JP2009054061A - 半導体装置 - Google Patents

Abstract

【課題】高い電源電圧と低い電源電圧の両方の電源電圧で動作するセキュアＩＣチップ（第１の半導体チップ）と、低い電源電圧で動作する不揮発性半導体記憶チップを搭載し、１つの電源端子から電圧を供給させるカードで、高い電源電圧が供給されたときに不揮発性半導体記憶チップに悪影響を与えることなくカードを動作させる手段を実現する。
【解決手段】第１の電源電圧とこの第１の電源電圧より高い第２の電源電圧とが供給される電源端子Ｖｃｃと、接地電圧が供給される接地端子ＧＮＤとに接続され、第１の電源電圧が供給されると不揮発性半導体記憶チップＭｅｍへ電圧を供給し、第２の電源電圧が供給されると不揮発性半導体記憶チップＭｅｍへの電圧の供給を停止する電圧供給遮断部ＢｌｋＩＣを有する。これにより、不揮発性半導体記憶チップＭｅｍに第２の電源電圧が与えられることなくカードを動作させることができる。
【選択図】図１

Description

本発明は、半導体装置技術に関し、特に、複数の半導体チップが搭載された半導体装置において、半導体装置外部から供給される電源電圧を各半導体チップに供給する技術に関するものである。

近年、メモリカードに、メモリカード機能を維持しながらセキュリティ機能を搭載したり、ＩＣカードに、ＩＣカード機能を維持しながらＳＩＭ（Subscriber Identity Module）機能を搭載したりする等、複数の半導体チップをカードに搭載して、多機能のカードが実現されている。

その中で、電源電圧について注目すると、例えば、メモリカードに不揮発性半導体記憶チップとセキュリティコントローラチップが搭載されたものでは、各半導体チップに同一の動作電圧が与えられる技術が、特開２００５−８４９３５号公報（特許文献１）などに公開されている。

また、ＩＣカードにメモリカードユニットのチップとＳＩＭユニットのチップとが搭載されたものでも、各半導体チップに同一の動作電圧が与えられる技術が、国際公開ＷＯ０１／０８４４９０号再公表特許（特許文献２）などに公開されている。
特開２００５−８４９３５号公報 国際公開ＷＯ０１／０８４４９０号再公表特許

しかし、本発明者らの検討によれば、複数の半導体チップが搭載され、複数のカード機能を有するＩＣカードにおいて、ＩＣカードに供給される電源電圧の問題を考慮する必要が出てきた。

例えば、以下のような問題を本発明者らは見出した。

ＭＭＣ（マルチメディアカード：登録商標）機能が付いたＳＩＭカードにおいては、カードをＩＣカードリーダに挿入して使用する。

ＩＣカードリーダは、ＩＣカードに供給する電源電圧として、３Ｖのものと、５Ｖのものとがある。

このため、ＭＭＣ機能が付いたＳＩＭカードは両方の電源電圧に対応する必要がある。

ＭＭＣ機能が付いたＳＩＭカードに搭載されるＩＣ部であり、セキュリティ機能を有するセキュアＩＣ部は、電源電圧３Ｖおよび５Ｖのいずれでも動作可能である。

これに対し、ＭＭＣ機能が付き、ＳＩＭカードに搭載される不揮発性半導体記憶装置を有するメモリカード機能のＩＣ（以下、メモリカード部と記す）は、電源電圧３Ｖでは動作可能なものの、電源電圧５Ｖを与えることは、たとえ動作可能であっても、信頼性上認められていない。

ここで、３Ｖとは、例えば２．５Ｖから３．５Ｖの範囲の電源電圧をいい、５Ｖとは、例えば４.５Ｖから５．５Ｖの範囲の電源電圧をいう。

このように、複数の半導体チップが搭載された複数のカード機能を有するカードにおいて、一部の半導体チップには一定以上の電圧を与えないようにする必要がでてきた。

また、他の課題として、ＭＭＣ機能が付いたＳＩＭカードに関する本発明者らの検討において、スタンバイ時にカードに流れる電流が約１００μＡ以上であり、将来的にはさらに増加することも予想されることから、このスタンバイ電流を抑制することが望ましいことを、本発明者らは見出した。

このように、複数のカード機能を有するカードにおいて、カード全体としてスタンバイ電流を抑制する必要性がある。しかしながら、具体的技術については、これまで考慮されていなかった。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては、複数の発明が開示されるが、そのうち１実施例を例に概要を簡単に説明すれば下記のとおりである。

１実施例に係る半導体装置は、第１の電源電圧とこの第１の電源電圧より高い第２の電源電圧とが供給される電源端子と、接地電圧が供給される接地端子と、電源端子に接続される第１の電源配線と、第１の電源配線と接地端子とに接続され、第１の電源電圧と第２の電源電圧のいずれにおいても動作し、入力されるデータに対し論理処理を行うロジック半導体チップと、第１の電源配線と接地端子とに接続され、第１の電源電圧が供給されると電圧を第２の電源配線に出力し、第２の電源電圧が供給されると電圧を第２の電源配線に供給することを停止する電源供給遮断半導体チップと、第２の電源配線と接地端子とに接続され、電圧の供給を受けて動作する不揮発性半導体記憶チップと、第２の電源配線と接地端子とに接続され、信号が入力される第１の端子を有し、その入力された信号を受けて、不揮発性半導体記憶チップとの間でデータの入出力を行うコントローラチップとを備えるものある。

本願において開示される複数の発明のうち上記１実施例により得られる効果を代表して簡単に説明すれば下記のとおりである。

電源供給遮断半導体チップを備えることで、不揮発性半導体記憶チップに、第１の電源電圧より高い第２の電源電圧が供給されるのを防ぐことができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
（カード内の構成）
図１は本実施の形態１の半導体装置であるＩＣカードの内部の構成図である。

本実施の形態１の半導体装置は、ＩＣカードの機能とメモリカードの機能とを有するものを例に示すが、ＩＣカードと同様な端子を有するカードであることから、以下単にＩＣカードと呼ぶ。

このＩＣカードは、以下に説明する３つのグループの半導体チップで構成されている。

なお、ここで述べる半導体チップは、1つのチップに限らず、複数のチップで1つのグループを構成する場合も含むが、単に半導体チップと呼ぶ。

図1に示されるように、ＩＣカードは、カード外部から電源電圧が供給される電源端子Ｖｃｃと、カード外部から接地電圧が供給される接地端子ＧＮＤとを有し、カード内にこれらの端子を介して電圧が供給される。

図１において、セキュアＩＣチップ（ロジック半導体チップ、第１の半導体チップ、セキュアＩＣ部）ＳｅｃＩＣは、電源端子Ｖｃｃに接続された第１の電源配線ＶｃｃＬ１と接地端子ＧＮＤに接続された接地配線ＧＮＤＬに接続されている。

ここでの例に示す、セキュアＩＣチップＳｅｃＩＣは、入力されるデータに対し論理処理を行うロジック半導体チップの一種である。具体的には、ＩＣカード内部に書き込まれた利用者の情報等が不正にカード内部から取り出されることにより、不正に使用されないように対策されたセキュリティ機能を有する。

図１において、電圧供給遮断部（電源供給遮断半導体チップ、第３の半導体チップ、電源供給遮断回路、電圧供給遮断回路）ＢｌｋＩＣは、第１の電源配線ＶｃｃＬ１、接地配線ＧＮＤＬおよび、後に述べるメモリカード部に電圧を供給する第２の電源配線（電源配線）ＶｃｃＬ２に接続されている。電圧供給遮断部ＢｌｋＩＣは、電源端子Ｖｃｃから供給された電源電圧値に応じて、第２の電源配線ＶｃｃＬ２に電圧を供給、および、第２の電源配線ＶｃｃＬ２への電圧供給を遮断する機能を有する。

図１において、第３のグループであるメモリカード部（第２の半導体チップ）Ｍ＿Ｃａｒｄは、第２の電源配線ＶｃｃＬ２と接地配線ＧＮＤＬとに接続されている。メモリカード部Ｍ＿Ｃａｒｄは、第２の電源配線ＶｃｃＬ２から電圧を供給され動作可能な状態になり、外部からの信号を受けて、データの読み出し及び、書込みを行なう。

（セキュアＩＣチップＳｅｃＩＣ）
図１に示すように、セキュアＩＣチップＳｅｃＩＣは、リセット端子（第２の端子）ＲＳＴと、第１のクロック端子（第２の端子）ＣＬＫと、第１のＩ／Ｏ（Input/Output）端子（第２の端子）Ｉ／Ｏ１とに接続されている。

リセット端子ＲＳＴには、セキュアＩＣチップＳｅｃＩＣの内部を初期状態に設定するリセット信号が入力される。

第１のクロック端子ＣＬＫには、セキュアＩＣチップＳｅｃＩＣの外部から、セキュアＩＣチップＳｅｃＩＣのタイミングを制御可能なクロック信号が入力される。

第１のＩ／Ｏ端子Ｉ／Ｏ１には、セキュアＩＣチップＳｅｃＩＣに与えられるデータやコマンドが第１のクロック端子ＣＬＫに入力されるクロック信号に応じて入力される。また、データやコマンドに応答した信号が第１のクロック端子ＣＬＫに入力されたクロック信号に応じて、第１のＩ／Ｏ端子Ｉ/Ｏ１から出力される。

ここで示されるセキュアＩＣチップＳｅｃＩＣは、幅広い電源電圧で動作する。

具体的には、電源端子Ｖｃｃから第１の電源電圧として例えば２．５Ｖから３．５Ｖの電源電圧と、第１の電源電圧より高い第２の電源電圧、例えば４．５Ｖから５．５Ｖのいずれの電源電圧を供給されても動作する。

ここでのセキュアＩＣチップＳｅｃＩＣは、第１の電源電圧に対しても、第２の電源電圧に対しても、外部から与えられた電源電圧を降圧して、チップ内部では、低電圧で使用している。

例えば外部電源電圧が３Ｖの場合、３Ｖから１．５Ｖに内部降圧し、内部電源電圧として用いる。

例えば外部電源電圧が５Ｖの場合、５Ｖから１.５Ｖに内部降圧し、内部電源電圧として用いる。

これらを実現する内部降圧回路としては、通常用いられているものでよい。

例えば、図１６に示すように外部電源電圧が与えられる配線と内部電源電圧が供給される配線の間に設けられるＰチャネルトランジスタＰ１と、このＰチャネルトランジスタＰ１のゲート電極を制御するカレントミラー回路ＣＭとを有する構成が考えられる。内部降圧回路ＶＤは、基準電圧ＲＥＦの電圧に応じて、出力される電圧値Ｖｏｕｔが決められる。したがって、例えば、高い電圧を出力させたい場合は、基準電圧ＲＥＦの値を高くし、低い電圧を出力させたい場合は、基準電圧ＲＥＦの値を低くする。

なお、ここでの内部降圧の例としては、第１の電源電圧および第２の電源電圧のいずれも降圧を行なう例を示したが、低い方の電源電圧である第１の電源電圧は内部降圧せずそのまま用い、第２の電源電圧を内部降圧しても良い。

（電圧供給遮断部ＢｌｋＩＣ）
次に電圧供給遮断部ＢｌｋＩＣ内の構成について図１を用いて説明する。

電圧供給遮断部ＢｌｋＩＣは、電源端子Ｖｃｃから供給される電源電圧が一定以上の電圧であるか否かを検知する過電圧検知回路Ｏ_ｖｏｌと、この過電圧検知回路Ｏ_ｖｏｌからの出力に応じて、第１の電源配線ＶｃｃＬ１からの電源電圧を第２の電源配線ＶｃｃＬ２に供給する、もしくは、供給を遮断するスイッチ回路ＳＷＴを備える。

なお、過電圧検知回路Ｏ_ｖｏｌとスイッチ回路ＳＷＴとが、別々の半導体チップに設けられても、１つの半導体チップに両方の回路が設けられても良い。

ただし、１つの半導体チップに両方の回路を設ける方が、半導体チップ数を減らせる面では、少なくとも有効である。

過電圧検知回路Ｏ_ｖｏｌは、第１の電源配線ＶｃｃＬ１と接地配線ＧＮＤＬとの間に直列に接続された２つの分圧抵抗Ｒ１，Ｒ２と、第１の電源配線ＶｃｃＬ１と接地配線ＧＮＤＬとにそれぞれ接続された２つのインバータ、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを有する。

電源電圧が一定以上の電圧になると、２つの分圧抵抗Ｒ１，Ｒ２で分圧された分圧電圧が一定以上の電圧になり、スイッチ回路ＳＷＴが電源電圧遮断を行なうよう指示する信号を、過電圧検知回路Ｏ_ｖｏｌの第１のインバータＩＮＶ１と第２のインバータＩＮＶ２により生成され、スイッチ回路ＳＷＴに出力される。

スイッチ回路ＳＷＴは、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ−ＭＯＳを有する。スイッチ回路ＳＷＴは、第１の電源配線ＶｃｃＬ１に接続され電圧を供給し、第２の電源配線ＶｃｃＬ２へ電圧を出力する。

このＰチャネルＭＯＳトランジスタＰ−ＭＯＳはゲート電極に過電圧検知回路Ｏ_ｖｏｌからの出力信号を受けて、この信号に応じてＰチャネルＭＯＳトランジスタＰ−ＭＯＳにより、電源電圧を第２の電源配線ＶｃｃＬ２へ供給、もしくは、電源電圧の供給を遮断する。

ここでは、例えば電源端子Ｖｃｃの電圧が２．５Ｖから３．５Ｖの場合、第２の電源配線ＶｃｃＬ２に電源電圧を供給し、電源端子Ｖｃｃの電圧が４．５Ｖ以上の場合、第２の電源配線ＶｃｃＬ２への電源電圧の供給を遮断するものとする。

このため、例えば、分圧抵抗Ｒ１，Ｒ２の抵抗比を１：１としておき、第１のインバータＩＮＶ１の論理しきい値を２．０Ｖと設定しておく。

これにより、電源電圧が４．０Ｖ未満の場合、分圧電圧が２．０Ｖ未満となり、インバータＩＮＶ１は高レベルを出力し、インバータＩＮＶ２により、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳのゲート電極には低レベルの信号が供給され、電圧が第２の電源配線ＶｃｃＬ２に供給される。

また、電源電圧が４．０Ｖを超える場合、分圧電圧が２．０Ｖを超え、インバータＩＮＶ１は低レベルを出力し、インバータＩＮＶ２により、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳのゲート電極には高レベルの信号が供給され、電圧が遮断される。

ここでは、電源電圧遮断の境界電圧を４．０Ｖとしたが、半導体チップの信頼性等に応じて適宜電圧条件に変更しても良い。

なお、図１においては、過電圧検知回路Ｏ_ｖｏｌの出力と第１の電源配線ＶｃｃＬ１との間に抵抗Ｒ３を設けたが、これは過電圧検知回路Ｏ_ｖｏｌの出力が安定しない場合、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳのゲート電極に電源電圧を与えることで、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳをＯＦＦ状態とし、誤って第２の電源配線ＶｃｃＬ２に過電圧がかからないようにしている。

また、スイッチ回路ＳＷＴを第１の電源配線ＶｃｃＬ１とメモリカード部Ｍ＿Ｃａｒｄの間に設けたが、メモリカード部Ｍ＿Ｃａｒｄと接地配線ＧＮＤＬとの間に設けても良い。この場合、例えば、スイッチ回路ＳＷＴは、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳとし、ゲートには第２のインバータＩＮＶ２の反転信号を入力することで実現できる。

（メモリカード部Ｍ＿Ｃａｒｄ）
図１において、メモリカード部Ｍ＿Ｃａｒｄは、不揮発性半導体記憶チップ（不揮発性半導体記憶装置）Ｍｅｍと、不揮発性半導体記憶チップＭｅｍを制御するコントローラチップＭ＿Ｃｔｒｌとを有する。

なお、本実施の形態１で例示する半導体装置では、不揮発性半導体記憶チップＭｅｍとして、フラッシュメモリを例に示している。またこの他に不揮発性半導体メモリでもよい。コントローラチップＭ＿Ｃｔｒｌは、メモリカード部Ｍ＿Ｃａｒｄの動作タイミングを制御するクロックが入力される第２のクロック端子（第１の端子）Ｍ＿ＣＬＫと、メモリカード部Ｍ＿Ｃａｒｄを制御する信号が入力されるコマンド端子（第１の端子）ＣＭＤと、データの入出力が行われるデータ端子（第１の端子）Ｄ０に接続されている。

第２のクロック端子Ｍ＿ＣＬＫから入力されるクロック信号に応じて、メモリカード部Ｍ＿Ｃａｒｄへデータを書込むとき、データ端子Ｄ０からデータが入力され、メモリカード部Ｍ＿Ｃａｒｄからデータを読出すとき、データが出力するデータ端子Ｄ０からデータが出力される。

コントローラチップＭ＿Ｃｔｒｌは、第２のクロック端子Ｍ＿ＣＬＫとコマンド端子ＣＭＤからの入力に応じて、不揮発性半導体記憶チップＭｅｍを制御する。

具体的には、不揮発性半導体記憶チップＭｅｍへのデータの書込みにおいて、コマンド端子ＣＭＤに書込みを指示する書込みコマンド信号が入力され、データ端子Ｄ０に書込みデータが入力され、データ入力中またはその後、コントローラチップＭ＿Ｃｔｒｌから不揮発性半導体記憶チップＭｅｍへ書込み指示信号、および、書込みデータを転送することで、不揮発性半導体記憶チップＭｅｍへデータの書込みが行われる。

不揮発性半導体記憶チップＭｅｍからのデータの読出しにおいては、コマンド端子ＣＭＤに読出しを指示する読出しコマンド信号が入力され、その後、不揮発性半導体記憶チップＭｅｍからコントローラチップＭ＿Ｃｔｒｌに読出しデータが転送され、コントローラチップＭ＿Ｃｔｒｌからデータ端子Ｄ０を介して、読出しデータが出力される。

次に、メモリカード部Ｍ＿Ｃａｒｄの電源電圧に対する動作について説明する。

不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌは、第２の電源配線ＶｃｃＬ２と接地配線ＧＮＤＬの間に接続されている。

不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌのいずれの半導体チップも、ここでは、電源端子Ｖｃｃから第１の電源電圧として例えば２．５Ｖから３．５Ｖの電源電圧が与えられる場合、動作可能となる。しかし、第１の電源電圧より高い第２の電源電圧、例えば４．５Ｖから５．５Ｖの電源電圧が与えられる場合、動作不可能となる。なお、動作不可能とは、たとえ動作可能であっても、信頼性上、第２の電源電圧での動作保証が認められていないものを含む。

電圧供給遮断部ＢｌｋＩＣで説明したように、電圧供給遮断部ＢｌｋＩＣは、例えば電源電圧が４．０Ｖ未満の場合、第２の電源配線ＶｃｃＬ２に電源端子Ｖｃｃに与えられた電源電圧が供給され、電源電圧が４．０Ｖを超える場合、第２の電源配線ＶｃｃＬ２への電源電圧の供給は遮断される。

このため、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌには、例えば４．５Ｖから５．５Ｖの電源電圧が与えられることはない。

なお、セキュアＩＣチップＳｅｃＩＣとメモリカード部Ｍ＿Ｃａｒｄの内部の電源回路の構成上の差異としては、例えば以下のようになる。

セキュアＩＣチップＳｅｃＩＣが、例えば外部電源電圧が２．５Ｖから５．５Ｖの範囲において、１．５Ｖに内部降圧し、内部電源電圧を生成する。

これに対し、メモリカード部Ｍ＿Ｃａｒｄの不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌは、例えば外部電源電圧が２．５Ｖから３．５Ｖの範囲において、１．５Ｖに内部降圧し、内部電源電圧を生成する。

または、コントローラチップＭ＿Ｃｔｒｌは内部降圧せず、例えば外部電源電圧２．５Ｖから３．５Ｖを用いてもよい。

なお、セキュアＩＣチップＳｅｃＩＣやメモリカード部Ｍ＿Ｃａｒｄが例えば２．５Ｖから３．５Ｖの範囲では内部降圧せずに、外部電源電圧を用いても良い。

その他の内部降圧の方法でも良く、セキュアＩＣチップＳｅｃＩＣの方が、メモリカード部Ｍ＿Ｃａｒｄより電源電圧が高い領域まで動作できるような電源回路の構成であればよい。

なお、内部降圧回路ＶＤは例えば図１６のものを用いればよい。

（カードの電極）
図２は、本実施の形態１のカードの電極面を示すものである。図２の電極面と反対のカードの面には電極は設けられていない。

図１を用いて説明した各端子と対応する電極に、同様の符号を付してある。即ち、図２に示すように、本実施の形態１で例示するカードには、電源端子Ｖｃｃ，接地端子ＧＮＤ，リセット端子ＲＳＴ，第１，第２クロック端子ＣＬＫ，Ｍ＿ＣＬＫ，コマンド端子ＣＭＤ，第１のＩ／Ｏ端子Ｉ／Ｏ１，および、データ端子Ｄ０に対応する電極が設けられている。

（実施の形態１の効果）
以上では、３Ｖから５Ｖの広範囲の電源電圧で動作可能なセキュアＩＣチップＳｅｃＩＣと、セキュアＩＣチップＳｅｃＩＣより低く、狭い範囲の電源電圧である３Ｖ前後で動作可能なメモリカード部Ｍ＿Ｃａｒｄが搭載されたＩＣカードについて述べた。

また、図２に示す電源端子Ｖｃｃと接地端子ＧＮＤをセキュアＩＣチップＳｅｃＩＣと、メモリカード部Ｍ＿Ｃａｒｄで共有し、電源電圧が供給される場合について示した。

この場合において、メモリカード部Ｍ＿Ｃａｒｄへ供給する電源電圧を制御する電圧供給遮断部ＢｌｋＩＣを、セキュアＩＣチップＳｅｃＩＣとメモリカード部Ｍ＿Ｃａｒｄと別のチップの構成とした。

これより、メモリカード部Ｍ＿Ｃａｒｄを構成する不揮発性半導体記憶チップＭｅｍとコントローラＭ＿Ｃｔｒｌの両方にそれぞれ、５Ｖの電圧が供給された場合に、電圧の供給を遮断する電圧供給遮断部ＢｌｋＩＣを設けなくてもよい。

つまり、上記とは異なり不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌの両方に電圧供給遮断部ＢｌｋＩＣを設けた場合を考えると以下のように不都合が生じる。電圧供給遮断部ＢｌｋＩＣの大きさは、通常、一辺が約１．５ｍｍから約２．０ｍｍの四角形と面積が大きい。このため、電圧供給遮断部ＢｌｋＩＣが２個設けられると、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌの両方のチップの面積が増加するため、メモリカード部Ｍ＿Ｃａｒｄの面積が大きくなる。

これに対し、本実施の形態１では、電圧供給遮断部ＢｌｋＩＣをメモリカード部Ｍ＿Ｃａｒｄと別チップにしたことで、メモリカード部Ｍ＿Ｃａｒｄの面積の縮小が可能となる。

別の観点から見ると、ＩＣカードの同一表面上に各半導体チップを搭載できない場合、一般にチップの面積の大きな半導体チップ上にチップ面積の小さい半導体チップを積み重ねる。半導体チップの積層に関して、より具体的には、後に図１１，１３等を用いて詳細に説明する。

この場合、最もチップ面積の大きい半導体チップの面積を縮小することで、ＩＣカード内の平面の面積に余裕ができ、ＩＣカード自身の面積縮小が可能となる。

特に不揮発性半導体記憶チップＭｅｍは、セキュアＩＣチップＳｅｃＩＣやコントローラチップＭ＿Ｃｔｒｌ等のチップよりも面積が大きいのが通常である。

このため、ＩＣカードに搭載する構造として、不揮発性半導体記憶チップＭｅｍの上にセキュアＩＣ部ＳｅｃＩＣ等を載せるような場合、ＩＣカード内の平面の面積は、不揮発性半導体記憶チップＭｅｍのチップの面積で決まるため、不揮発性半導体記憶チップＭｅｍのチップ面積を大きくしないことは、ＩＣカード内の平面の面積の縮小には効果がある。

なお、不揮発性半導体記憶チップＭｅｍが内部降圧回路ＶＤを有し、電圧供給遮断部ＢｌｋＩＣの回路と内部降圧回路ＶＤとの回路の共有化により、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌにそれぞれ電圧供給遮断部ＢｌｋＩＣを設けることも考えられる。

しかし、この場合でも、電圧供給遮断部ＢｌｋＩＣの一部の回路は内部降圧回路ＶＤと共有できないため、共有できない回路は、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌにそれぞれ新たに設ける必要が生じる。

本発明者らの検討によれば、これに比べても、本実施の形態１の方がチップを小さくできることを明らかにしている。

さらに別の観点から見ると、ＩＣカードに動作電圧範囲が異なる複数の半導体チップが搭載される場合において、広範囲の電源電圧で動作する半導体チップが、半導体チップ内部に電源電圧を降圧する内部降圧回路ＶＤを有する。

一方、低く狭い範囲の電源電圧で動作する半導体チップは、高い電源電圧が供給された場合、電源を遮断する回路をチップの外部に設ける、つまり別チップとしたものである。

これにより、広範囲の電源電圧で動作する半導体チップは、広範囲の電源電圧で動作するための内部電圧の値を自己の半導体チップ内で調整できる。

一方、狭い範囲の電源電圧で動作する半導体チップは、電源を遮断する回路をチップの外部に設けることで、高い電圧が供給された場合、電源電圧は供給されず、狭い範囲の電源電圧で動作する半導体チップが動作に対応できる電源電圧のみを受けられる。

これに対し、狭い範囲の電源電圧で動作する半導体チップ内に高い電圧を遮断する回路を設けると、少なくとも遮断する回路部分は高い電圧に耐えられる構成にする必要が生じ、高い電圧での信頼性が要求される。

一方、電源を遮断する回路をチップの外部に設けることで、高い電圧が供給されないので、高い電圧での信頼性が要求されない。よって、高い電源電圧に対する信頼性の問題が生じにくい。

（実施の形態２）
（キャパシタの配置）
図３は本実施の形態２の半導体装置であるＩＣカードの内部の構成図である。図１を用いて説明した上記実施の形態１との差異は、キャパシタＣａｐを有することである。

キャパシタＣａｐは、一方の電極が第２の電源配線ＶｃｃＬ２に接続され、他方の電極が、接地配線ＧＮＤＬに接続されている。

図３に示すように、電圧供給遮断部ＢｌｋＩＣからメモリカード部Ｍ＿Ｃａｒｄに第２の電源配線ＶｃｃＬ２が伸び、さらにその先にキャパシタＣａｐが配置されている。

つまり、電圧供給遮断部ＢｌｋＩＣからメモリカード部Ｍ＿Ｃａｒｄまでの第２の電源配線ＶｃｃＬ２の長さよりも、電圧供給遮断部ＢｌｋＩＣからキャパシタＣａｐまでの第２の電源配線ＶｃｃＬ２の長さのほうが長くなっている。

また、接地端子ＧＮＤからメモリカード部Ｍ＿Ｃａｒｄに接地配線ＧＮＤＬが伸び、さらにその先にキャパシタＣａｐが配置されている。

キャパシタＣａｐを設けることにより、半導体装置に供給される電源電圧の一時的な急峻な低下が生じたとしても、第２の電源配線ＶｃｃＬ２の電圧の変化を抑えることが可能になる。

また、キャパシタＣａｐを半導体チップと別に設けることで、カード全体の構成を考え、キャパシタＣａｐをＩＣカード内に自由に配置することが可能になる。

なお、ここでキャパシタＣａｐの配置の例としては、図３に示すように電圧供給遮断部ＢｌｋＩＣから見てメモリカード部Ｍ＿Ｃａｒｄより第２の電源配線ＶｃｃＬ２が遠い位置に配置した例を示したが、図４に示すように、キャパシタＣａｐを、電圧供給遮断部ＢｌｋＩＣから見て、第２の電源配線ＶｃｃＬ２上のメモリカード部Ｍ＿Ｃａｒｄより近い位置に配置してもよい。

図３の場合は、電圧供給遮断部ＢｌｋＩＣから見て、メモリカード部Ｍ＿Ｃａｒｄより遠いところに配置するので、配線遅延により、第２の電源配線（ＶｃｃＬ２）の電圧変化を比較的ゆるくできる。

一方、図４の場合は、第２の電源配線ＶｃｃＬ２の電圧供給遮断部ＢｌｋＩＣから見て、メモリカード部Ｍ＿Ｃａｒｄより近いところにキャパシタを配置するので、図３の場合に比べ、電圧変化を比較的速く吸収できる。

また、図５に示すように、メモリカード部Ｍ＿Ｃａｒｄ内にキャパシタＣａｐを配置してもよい。

つまり、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌを一体モールドした後に、カード実装する場合、モールドで一体化する中にキャパシタＣａｐを設けても良い。

（実施の形態２の効果）
以上より、図３に示されるように、キャパシタＣａｐを電圧供給遮断部ＢｌｋＩＣから見て、メモリカード部Ｍ＿Ｃａｒｄより遠いところに配置することで、配線遅延により、第２の電源配線ＶｃｃＬ２の電圧変化を比較的ゆるくできる。

これにより、外部からの電圧の供給が不安定な状態であっても、安定した電圧の供給が可能になる。

また、図４に示されるように第２の電源配線ＶｃｃＬ２の電圧供給遮断部ＢｌｋＩＣから見て、メモリカード部Ｍ＿Ｃａｒｄより近いところにキャパシタＣａｐを配置することで、メモリカード部Ｍ＿Ｃａｒｄが動作しているときに電源供給が停止された場合、電圧の急峻な低下を抑えることができる。

これより、例えば書込み中に何らかの理由で外部からの電圧が一瞬降下しても、電圧変化がキャパシタＣａｐで吸収されメモリカード部Ｍ＿Ｃａｒｄは安定に動作することができる。

また、図５に示されるようにメモリカード部Ｍ＿Ｃａｒｄ内にキャパシタＣａｐを配置し、キャパシタＣａｐが、不揮発性半導体記憶チップＭｅｍとコントローラＭ＿Ｃｔｒｌとモールドで一体化されることで、キャパシタＣａｐの耐湿性が向上する。

（実施の形態３）
（電圧供給遮断部ＢｌｋＩＣを内蔵したセキュアＩＣチップＳｅｃＩＣ）
図６は本実施の形態３で例示する半導体装置であるＩＣカードの構成図である。

図１を用いて説明した上記実施の形態１との差異は、電圧供給遮断部ＢｌｋＩＣがセキュアＩＣチップＳｅｃＩＣ内に搭載され、セキュアＩＣチップＳｅｃＩＣとメモリカード部Ｍ＿Ｃａｒｄの２つのグループの半導体チップで構成されている点である。

このＩＣカードにおいて、カードの外部から電源電圧を供給する場合、図２に示されている電源端子Ｖｃｃと接地端子ＧＮＤとを用いる。

図６において、セキュアＩＣチップＳｅｃＩＣは、電源端子Ｖｃｃに接続された第１の電源配線ＶｃｃＬ１と接地端子ＧＮＤとに接続された接地配線ＧＮＤＬに接続される。

セキュアＩＣチップＳｅｃＩＣは、上記実施の形態１において図１６を用いて示したように、チップの内部に内部降圧回路ＶＤを有するため、幅広い電源電圧で動作することが可能であり、セキュアＩＣチップＳｅｃＩＣのセキュア処理の動作等、セキュアＩＣチップＳｅｃＩＣの内部動作用の内部回路には、内部降圧回路ＶＤにより降圧された電圧が供給される。

また、セキュアＩＣチップＳｅｃＩＣ内に搭載された電圧供給遮断部ＢｌｋＩＣは、第１の電源配線ＶｃｃＬ１に接続されたセキュアＩＣチップＳｅｃＩＣ内の配線である第３の電源配線ＶｃｃＬ３に接続される。第３の電源配線ＶｃｃＬ３に接続された電圧供給遮断部ＢｌｋＩＣは、メモリカード部Ｍ＿Ｃａｒｄが動作可能な、例えば３Ｖの電圧が電源端子Ｖｃｃより供給された場合は、電圧を第２の電源配線ＶｃｃＬ２へ供給し、メモリカード部Ｍ＿Ｃａｒｄが動作しない、例えば５Ｖの電圧が供給された場合は電圧の供給を遮断する。

なお、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌは、図１を用いて説明した上記実施の形態１と同様である。

図７は、図６に示す電圧供給遮断部ＢｌｋＩＣを内蔵したセキュアＩＣチップＳｅｃＩＣからメモリカード部Ｍ＿Ｃａｒｄへ電圧を供給する手順をフローチャートに示したものである。以下に詳細を示す。

第１に、電源端子Ｖｃｃから電源電圧が供給される（手順Ｔ１）。

第２に、電源電圧がセキュアＩＣチップＳｅｃＩＣに供給され、セキュアＩＣチップＳｅｃＩＣが動作可能な状態に遷移される（手順Ｔ２）。

第３に、セキュアＩＣチップＳｅｃＩＣに供給された電源電圧と同じ電圧が、第１の電源配線ＶｃｃＬ１から、電圧供給遮断部ＢｌｋＩＣに供給される（手順Ｔ３）。

第４に、電圧供給遮断部ＢｌｋＩＣは、供給された電圧が、メモリカード部Ｍ＿Ｃａｒｄが動作可能な例えば３Ｖの電圧であるか否かを判定する（手順Ｔ４）。

このとき、メモリカード部Ｍ＿Ｃａｒｄが動作可能な例えば３Ｖの電圧が供給された場合、メモリカード部Ｍ＿Ｃａｒｄは電源電圧を供給され、動作可能な状態に遷移される（手順Ｔ５）。

また、メモリカード部Ｍ＿Ｃａｒｄが動作しない例えば５Ｖの電源電圧が供給された場合、電圧供給遮断部ＢｌｋＩＣは供給された電源電圧を遮断し、メモリカード部Ｍ＿Ｃａｒｄには電源電圧が供給されない（手順Ｔ６）。そして、セキュアＩＣチップＳｅｃＩＣのみが動作可能な状態となる（手順Ｔ７）。

（実施の形態３の効果）
以上より、電圧供給遮断部ＢｌｋＩＣがセキュアＩＣチップＳｅｃＩＣ内に搭載されことで、セキュアＩＣチップＳｅｃＩＣとメモリカード部Ｍ＿Ｃａｒｄとの２つのグループの半導体チップで構成することができる。

これより、電圧供給遮断部ＢｌｋＩＣをセキュアＩＣチップＳｅｃＩＣに設けたため、ＩＣカードの構成チップ数が減少できる。

また、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌのそれぞれに、メモリカード部Ｍ＿Ｃａｒｄが動作しない例えば５Ｖの電圧が供給されることがない。

これより、メモリカード部Ｍ＿Ｃａｒｄの誤動作を抑えることができる。

（実施の形態４）
（電圧供給遮断部ＢｌｋＩＣを内蔵したメモリカード部Ｍ＿Ｃａｒｄ）
図８は本実施の形態４の半導体装置であるＩＣカードの構成図である。

図１を用いて説明した上記実施の形態1との差異は、電圧供給遮断部ＢｌｋＩＣ内の過電圧検知回路Ｏ＿ｖｏｌが、コントローラチップＭ＿Ｃｔｒｌに内蔵された点である。

コントローラチップＭ＿Ｃｔｒｌに内蔵された過電圧検知回路Ｏ＿ｖｏｌは、コントローラチップＭ＿Ｃｔｒｌへ電源電圧を供給する第１の電源配線ＶｃｃＬ１と、スイッチ回路ＳＷＴに接続される。

スイッチ回路ＳＷＴは、電源電圧を供給する第１の電源配線ＶｃｃＬ１と、コントローラチップＭ＿Ｃｔｒｌに内蔵された過電圧検知回路Ｏ＿ｖｏｌと、不揮発性半導体記憶チップＭｅｍに接続される。

なお、過電圧検知回路Ｏ＿ｖｏｌと、スイッチ回路ＳＷＴの構成は、それぞれ上記実施の形態１において図１を用いて説明した電圧供給遮断部ＢｌｋＩＣのものと同様である。

過電圧検知回路Ｏ＿ｖｏｌはコントローラチップＭ＿Ｃｔｒｌに内蔵され、コントローラチップＭ＿Ｃｔｒｌは第１の電源配線ＶｃｃＬ１から電圧を供給され、過電圧検知回路Ｏ＿ｖｏｌへ電圧を供給する。

例えば、第１の電圧配線ＶｃｃＬ１より供給された電圧が、メモリカード部Ｍ＿Ｃａｒｄが動作可能な３Ｖの電圧であった場合は、コントローラチップＭ＿Ｃｔｒｌの過電圧検知回路Ｏ＿ｖｏｌから出力された信号を受けて、スイッチ回路ＳＷＴはオン状態となり、電圧が第１の電源配線ＶｃｃＬ１から不揮発性半導体記憶チップＭｅｍへ供給される。

また、例えば、第１の電圧配線ＶｃｃＬ１より供給された電圧が、メモリカード部Ｍ＿Ｃａｒｄが動作しない５Ｖの電圧であった場合は、スイッチ回路ＳＷＴは過電圧検知回路Ｏ＿ｖｏｌからの出力信号を受けてオフ状態となり、電圧を不揮発性半導体記憶チップＭｅｍへ供給するのを停止させる。

図９は、図８に示すように、電圧供給遮断部ＢｌｋＩＣをメモリカード部Ｍ＿Ｃａｒｄに内蔵したときの電圧の供給の手順をフローチャートに示したものである。以下に詳細を示す。

第１に、電源端子Ｖｃｃから電源電圧が供給される（手順Ｔ８）。

第２に、電源電圧が、セキュアＩＣチップＳｅｃＩＣと、メモリカード部Ｍ＿Ｃａｒｄのスイッチ回路ＳＷＴと、メモリカード部Ｍ＿ＣａｒｄのコントローラチップＭ＿Ｃｔｒｌとに供給され、セキュアＩＣチップＳｅｃＩＣが動作可能な状態に遷移される（手順Ｔ９）。

第３に、メモリカード部Ｍ＿ＣａｒｄのコントローラチップＭ＿Ｃｔｒｌ内に内蔵された過電圧検知回路Ｏ＿ｖｏｌに供給された電圧は、メモリカード部Ｍ＿Ｃａｒｄが動作可能な例えば３Ｖの電圧であるか否かを判定する（手順Ｔ１０）。

このとき、メモリカード部Ｍ＿Ｃａｒｄの動作が可能な例えば３Ｖの電源電圧が供給されている場合、不揮発性半導体記憶チップＭｅｍへ電源電圧が供給され、メモリカード部Ｍ＿Ｃａｒｄは動作が可能な状態に遷移される（手順Ｔ１１）。

また、メモリカード部Ｍ＿Ｃａｒｄが動作しない例えば５Ｖの電源電圧が供給された場合、スイッチ回路ＳＷＴは供給された電源電圧の供給を遮断し、不揮発性半導体記憶チップＭｅｍには電源電圧が供給されない（手順Ｔ１２）。そして、セキュアＩＣチップＳｅｃＩＣのみが動作可能な状態となる（手順Ｔ１３）。

ここで、過電圧検知回路Ｏ＿ｖｏｌがコントローラチップＭ＿Ｃｔｒｌに内蔵され、スイッチ回路ＳＷＴは別のチップで構成されることを示したが、スイッチ回路ＳＷＴもコントローラチップＭ＿Ｃｔｒｌに内蔵してもよい。

これにより、ＩＣカードの組立ての際の部品数を減らすことができる。

また、スイッチ回路ＳＷＴを不揮発性半導体記憶チップＭｅｍに内蔵してもよい。

これにおいても、ＩＣカードの組立ての際の部品数を減らすことができる。

なお、スイッチ回路ＳＷＴをコントローラチップＭ＿Ｃｔｒｌに内蔵せずに、別のチップにすることで、不揮発性半導体記憶チップＭｅｍに流れる電源電流がコントローラチップＭ＿Ｃｔｒｌに流れるのを防ぐことができる。

また、スイッチ回路ＳＷＴは面積が大きいため、不揮発性半導体記憶チップＭｅｍの面積を小さくするためには別チップの方が有効である。

（実施の形態４の効果）
以上より、過電圧検知回路Ｏ＿ｖｏｌがコントローラチップＭ＿Ｃｔｒｌに内蔵されることで、過電圧検知回路を独立なチップとしたものに比べ、ＩＣカードの組立ての際の部品数を減らすことができる。

（実施の形態５）
図１０は本実施の形態５の半導体装置であるＩＣカードの構成図である。

このＩＣカードは、ＩＣカード外部からの入力信号に応じて、メモリカード部Ｍ＿Ｃａｒｄの電源電圧供給と、電源電圧供給停止の動作の切替えが可能な機能を有するマニュアルリセット回路（電源電圧供給制御回路）ｍ＿ｒｓｔを有する。

図１０では、電圧供給遮断部ＢｌｋＩＣ内にマニュアルリセット回路ｍ＿ｒｓｔを有する例を示している。

なお、マニュアルリセット回路ｍ＿ｒｓｔは、セキュアＩＣチップＳｅｃＩＣやメモリカード部Ｍ＿Ｃａｒｄにあっても良い。

図１０に示すように、電圧供給遮断部ＢｌｋＩＣは電圧供給と電圧供給停止の動作を外部からの信号をセキュアＩＣチップＳｅｃＩＣから受けて切替えが可能なマニュアルリセット回路ｍ＿ｒｓｔと、マニュアルリセット回路ｍ＿ｒｓｔからの出力に応じて、電源電圧を第１の電源配線ＶｃｃＬ1からの第２の電源配線ＶｃｃＬ２に供給もしくは供給を遮断するスイッチ回路ＳＷＴとを有する。

（マニュアルリセット回路ｍ＿ｒｓｔ）
マニュアルリセット回路ｍ＿ｒｓｔは、セキュアＩＣチップＳｅｃＩＣ等に入力されるＩＣカード外部からの入力信号に応じて、電源電圧の供給を停止させることができるものである。

なお、メモリカード部Ｍ＿Ｃａｒｄが動作可能な電源電圧が供給されている場合でも、メモリカード部Ｍ＿Ｃａｒｄが動作不可能な電源電圧が供給されている場合でも、いずれの場合であっても良い。

なお、メモリカード部Ｍ＿Ｃａｒｄに規定されている電源電圧より高い電圧がかからないようにするためには、メモリカード部Ｍ＿Ｃａｒｄが動作可能な電源電圧が供給されている場合のみ、ＩＣカード外部からの入力信号に応じて、電源電圧の供給を制御する方が望ましい。

また、電源電圧の供給停止中にセキュアＩＣチップＳｅｃＩＣ等に入力される外部からの入力信号に応じて、メモリカード部Ｍ＿Ｃａｒｄに電源電圧を供給することができる。

図１０に示すように、ここでの例に示すマニュアルリセット回路ｍ＿ｒｓｔは、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳとＮチャネルＭＯＳトランジスタＮ−ＭＯＳとを有する。

マニュアルリセット回路ｍ＿ｒｓｔは、セキュアＩＣチップＳｅｃＩＣの外部端子から入力された制御信号に応じて生成される信号を出力する端子と接続されている。ここでは、マニュアルリセット回路ｍ＿ｒｓｔに信号を出力する端子を第２のＩ／Ｏ端子Ｉ／Ｏ２とする。

また、マニュアルリセット回路ｍ＿ｒｓｔを制御するＩＣカード外部から与えられる信号は、セキュアＩＣチップＳｅｃＩＣにおける一般にデータや制御信号の入力に用いられる第１のＩ／Ｏ端子Ｉ／Ｏ１から入力される。

そして、外部から与えられる制御信号に応じたＩＣカード内のマニュアルリセット回路ｍ＿ｒｓｔを制御する信号が第２のＩ／Ｏ端子Ｉ／Ｏ２から出力される。

電源端子Ｖｃｃから、例えば３Ｖの電源電圧が供給され、外部からメモリカード部Ｍ＿Ｃａｒｄへの電源電圧停止信号または電圧供給信号が入力されていないとき、第２の電源配線ＶｃｃＬ２に電源電圧が供給されるようにしておく。このために、セキュアＩＣチップＳｅｃＩＣは第２のＩ／Ｏ端子Ｉ／Ｏ２の出力信号を高レベル状態にするよう、セキュアＩＣチップＳｅｃＩＣに設けられたラッチ回路（図示せず）等のデータ保持が可能な回路でデータを保持する。

第１のＩ／Ｏ端子Ｉ／Ｏ１に外部からメモリカード部Ｍ＿Ｃａｒｄへの電源電圧供給停止信号が入力されると、第２のＩ／Ｏ端子Ｉ／Ｏ２から低レベル信号が出力される。これに応じて、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳにスイッチが入り、ＰチャネルＭＯＳトランジスタＰ−ＭＯＳは高レベル信号を出力し、電源電圧の供給を停止させる。

このとき、セキュアＩＣチップＳｅｃＩＣ内のラッチ回路は、第２のＩ／Ｏ端子Ｉ／Ｏ２が低レベル状態を保つようにデータを保持する。

また、第２のＩ／Ｏ端子Ｉ／Ｏ２からマニュアルリセット回路ｍ＿ｒｓｔへ低レベル信号が出力されているときに、外部からメモリカード部Ｍ＿Ｃａｒｄへの電源電圧供給信号が入力された場合、第２のＩ／Ｏ端子Ｉ／Ｏ２からの出力信号は、低レベル信号から高レベル信号に変化する。これにより、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳはオン状態になり、ＮチャネルＭＯＳトランジスタＮ−ＭＯＳから低レベル信号が出力され、メモリカード部Ｍ＿Ｃａｒｄへ電源電圧が供給される。

次に、消費電流について本発明者らが検討した事項を説明する。

コントローラチップＭ＿ＣｔｒｌにＩＣカード外部から入力される信号が一定期間変化しない状態を、通常、スタンバイ状態と呼ぶ。スタンバイ状態時には、メモリカード部Ｍ＿Ｃａｒｄ内の不揮発性半導体記憶チップＭｅｍと、コントローラチップＭ＿Ｃｔｒｌには、それぞれ約１０から５０μＡと約１００から３００μＡの消費電流が流れる。コントローラチップＭ＿Ｃｔｒｌの消費電流は、例えば外部電源電圧が２．５Ｖから３．５Ｖの範囲において、１．５Ｖに内部降圧する内部降圧回路ＶＤ等によるものである。

従来では、メモリカード部Ｍ＿Ｃａｒｄがスタンバイ状態の時でも、メモリカード部Ｍ＿Ｃａｒｄ内部の内部降圧回路ＶＤ等が動作しているため、約１００から３００μＡの電流が消費される。

一方、セキュアＩＣチップＳｅｃＩＣ部も、スタンバイ状態時に、１００から４００μＡの電流が流れている。

本実施の形態５で例示するように、スタンバイ状態の時にメモリカード部Ｍ＿Ｃａｒｄへの電源電圧の供給を停止させることで、メモリカード部Ｍ＿Ｃａｒｄで消費している電流を抑えることが可能となる。

また、メモリカードは、電源電圧の供給が停止してもデータの保持が可能な不揮発性半導体メモリなので、電源電圧の供給が停止しても問題がない。

本発明者らの検証によれば、本実施の形態５で例示した技術を用いることで、スタンバイ状態において、ＩＣカード全体として約半分に消費電流が抑えられ、効果が大きい。

特に、内部降圧回路ＶＤを有するチップで、スタンバイ状態時に電源電圧を遮断すると効果が大きい。

内部降圧回路ＶＤは、スタンバイ状態でも、チップ内部に高い電圧がかからないように外部から与えられる電源電圧を降圧をしており、これによる電流が流れるためである。

なお、スタンバイ時には内部降圧回路ＶＤ以外にも電流は流れることから、内部降圧回路ＶＤを有していない場合でも、低消費電力化の効果はある。

以上は、マニュアルリセット回路ｍ＿ｒｓｔがセキュアＩＣチップＳｅｃＩＣを介して制御される例を示したが、他の方法でも良い。

例えば、セキュアＩＣチップＳｅｃＩＣが有するリセット端子ＲＳＴ、第１のクロック端子ＣＬＫ、第１のＩ／Ｏ端子Ｉ／Ｏ１を、電圧供給遮断部ＢｌｋＩＣに接続し（図示せず）、リセット端子ＲＳＴ、第１のクロック端子ＣＬＫの信号のタイミングや組み合わせで第１のＩ／Ｏ端子Ｉ／Ｏ１の入力信号によりマニュアルリセット回路ｍ＿ｒｓｔを制御してもよい。

この場合、マニュアルリセット回路ｍ＿ｒｓｔを制御する信号は、セキュアＩＣチップＳｅｃＩＣを介さない。

このため、セキュアＩＣチップＳｅｃＩＣにおいて、制御信号の出力端子（本実施の形態５では第２のＩ／Ｏ端子Ｉ／Ｏ２）を不要とすることができる。

（実施の形態５の効果）
以上より、マニュアルリセット回路ｍ＿ｒｓｔは、ＩＣカード外部からの入力信号に応じて、電源電圧の供給を停止することができる。

また、電源電圧の供給停止中にＩＣカードの外部からの入力信号に応じて、メモリカード部Ｍ＿Ｃａｒｄに電源電圧を供給することができる。

これにより、メモリカード部Ｍ＿Ｃａｒｄの消費電流をＩＣカード外部から制御して抑制できる。

（実施の形態６）
図１１は本実施の形態６の半導体装置であるＩＣカード内のそれぞれの半導体チップの配置図である。これは、上記実施の形態１において図１を用いて説明したものをカードに実装したときの例を示している。

なお、符号等において、上記実施の形態１およびその対応図面と同じものは同じものを示している。

ＩＣカードは、セキュアＩＣチップＳｅｃＩＣと、メモリカード部Ｍ＿Ｃａｒｄ内に備えられた不揮発性半導体記憶チップＭｅｍと、コントローラチップＭ＿Ｃｔｒｌと、電圧供給遮断部ＢｌｋＩＣとをそれぞれ個別の半導体チップとして有している。これらを、配線基板Ｂｏａｒｄの配置面（第１の表面）Ｆ＿１に配置する。

なお、図２で示したカード電極を図１１にも示しているが、これらの電極（外部端子）は、上記の半導体チップが搭載される配線基板の配置面Ｆ＿１に対して厚さ方向に反対側に位置する電極面Ｆ＿２にある。従って、これらのカード電極は半導体チップが搭載される面からは見えないが、半導体チップとの位置関係や接続関係を示すために、便宜上図１１に示している。ここで、配線基板Ｂｏａｒｄの配置面Ｆ＿１に対して裏面である電極面Ｆ＿２に配置され、配置面Ｆ＿１からは見えない上記のカード電極やその端子に接続される配線（後に詳細を説明）などは、図１１において破線で示している。

不揮発性半導体記憶チップＭｅｍは長方形形状を有している。一般にＩＣカードに搭載される他の半導体チップよりも不揮発性半導体記憶チップＭｅｍの面積は大きい。そのため、他のチップよりも配置面Ｆ＿１に近い位置に配置される。

つまり、配線基板Ｂｏａｒｄを最下層とすると、その上には不揮発性半導体記憶チップＭｅｍが搭載され、その上に他のチップが搭載される。

また、不揮発性半導体記憶チップＭｅｍは、図１１に示されるように、複数枚の不揮発性半導体記憶チップＭｅｍを積層することも可能である。ここでは２枚配置し、上層である第２不揮発性半導体記憶チップＭｅｍ２が、下層である第１不揮発性半導体記憶チップＭｅｍ１に対して、配線基板Ｂｏａｒｄの配置面Ｆ＿１および電極面Ｆ＿２に沿う方向に、少しずらして配置されている。

コントローラチップＭ＿Ｃｔｒ１は四角形形状を有し、不揮発性半導体記憶チップＭｅｍよりも面積が小さい。そのため、図１１に示されるように不揮発性半導体記憶チップＭｅｍの上に配置することができる。

コントローラチップＭ＿Ｃｔｒ１は、長方形形状である不揮発性半導体記憶チップＭｅｍの１方の短辺側に近い位置に、第２不揮発性半導体記憶チップＭｅｍ２の短辺とコントローラチップＭ＿Ｃｔｒ１の辺が沿うように配置される。

ここでは、第２不揮発性半導体記憶チップＭｅｍ２の短辺とコントローラチップＭ＿Ｃｔｒｌの長辺とが沿うように配置される。

セキュアＩＣチップＳｅｃＩＣは四角形形状を有し、不揮発性半導体記憶チップＭｅｍよりも面積が小さい。そのため、図１１に示されるように第２不揮発性半導体記憶チップＭｅｍ２上へ積層できる。

セキュアＩＣチップＳｅｃＩＣは、第２不揮発性半導体記憶チップＭｅｍ２のほぼ中央部に配置される。

電圧供給遮断部ＢｌｋＩＣは、過電圧検知回路Ｏ＿ｖｏｌとスイッチ回路ＳＷＴの２つのチップを備え、四角形形状を有し、不揮発性半導体記憶チップＭｅｍよりも面積が小さい。そのため、図１１に示されるように第２不揮発性半導体記憶チップＭｅｍ２上へ搭載される。

電圧供給遮断部ＢｌｋＩＣは、長方形形状である第２不揮発性半導体記憶チップＭｅｍ２の一方の長辺（第１の長辺）ＭＬ１とセキュアＩＣチップＳｅｃＩＣ間に挟まれるように配置されている。

（半導体チップのパッドについて）
配線基板Ｂｏａｒｄは、図１１に示されるように配線基板Ｂｏａｒｄ内の配線に接続されるアルミ等の金属膜等で形成される電極である、複数のパッドＰａｄ１１，Ｐａｄ１２，Ｐａｄ１３（以下、配線基板のパッドと記述）を有する。

配線基板上のパッドＰａｄ１１〜Ｐａｄ１３は、不揮発性半導体記憶チップＭｅｍのまわりに配置されている。

不揮発性半導体記憶チップＭｅｍは、図１１に示されるように、長方形形状である不揮発性半導体記憶チップＭｅｍの一方の短辺ＳＬ１に、不揮発性半導体記憶チップＭｅｍ内の回路に接続されるアルミ等の金属膜等で形成される電極である、複数のパッドＰａｄ１（以下、不揮発性半導体チップのパッドと記述）を有している。

ここでは、短辺ＳＬ１に沿って不揮発性半導体記憶チップのパッドＰａｄ１が配置されている例を示しているが、長辺ＭＬ１や、それと向かい合うもう一方の長辺（第２の長辺）ＭＬ２に沿って配置されていても良い。

つまり、ここでは、長方形形状の不揮発性半導体記憶チップＭｅｍの４つの辺のうちの１つの辺にパッドが集中して設けられていれば良い。

この不揮発性半導体記憶チップのパッドＰａｄ１は、不揮発性半導体記憶チップのパッドＰａｄ１に沿って配置された配線基板のパッドＰａｄ１１とワイヤＷｉｒｅを介して接続されている。

２つの不揮発性半導体記憶チップＭｅｍ１，Ｍｅｍ２は、同じ短辺ＳＬ１側に不揮発性半導体記憶チップのパッドＰａｄ１が配置されており、下層の第１不揮発性半導体記憶チップＭｅｍ１の不揮発性半導体記憶チップのパッドＰａｄ１が、上層の第２不揮発性半導体記憶チップＭｅｍ２で覆われないように、上層をずらして配置している。

同じ一辺への不揮発性半導体記憶チップのパッドＰａｄ１の配置と、上記のようなずらしにより、複数枚の不揮発性半導体記憶チップＭｅｍを配線基板のパッドＰａｄ１１とワイヤＷｉｒｅで容易に接続することができる。つまり、配線基板のパッドＰａｄ１１と不揮発性半導体記憶チップのパッドＰａｄ１を接続するワイヤＷｉｒｅの接続を、不揮発性半導体記憶チップＭｅｍの複数辺に設けられるものに比べ、複雑にならないようにすることができる。

コントローラチップＭ＿Ｃｔｒｌは、図１１に示されるように、不揮発性半導体記憶チップのパッドＰａｄ１が配置された不揮発性半導体記憶チップＭｅｍの一方の短辺ＳＬ１とは反対側の短辺（第１の短辺）ＳＬ２に近い側に配置されている。

コントローラチップＭ＿Ｃｔｒｌ内の回路に接続される複数のパッドＰａｄ２（以下、コントローラのパッドと記述）は、不揮発性半導体記憶チップＭｅｍにおいて、不揮発性半導体記憶チップのパッドＰａｄ１が配置する短辺ＳＬ１の反対側に位置するもう一方の短辺ＳＬ２に沿って配置されている。

また、ここでは、コントローラのパッドＰａｄ２は、コントローラチップＭ＿Ｃｔｒｌの１辺の長辺に集中して設けられている。コントローラチップＭ＿Ｃｔｒｌが長方形の場合、同じ面積の正方形よりも、一辺にコントローラのパッドＰａｄ２を集めやすい。

このコントローラのパッドＰａｄ２は、配線基板Ｂｏａｒｄ上の不揮発性半導体記憶チップＭｅｍの短辺ＳＬ２に沿って配置された配線基板のパッドＰａｄ１２とワイヤＷｉｒｅを介して接続されている。

一辺を利用することで、ワイヤＷｉｒｅの接続が複雑にならないように接続することができる。

セキュアＩＣチップＳｅｃＩＣは、図１１に示されるように、セキュアＩＣチップＳｅｃＩＣの４つの角に近い位置に、セキュアＩＣチップＳｅｃＩＣ内の回路に接続されるパッドＰａｄ３（以下、セキュアＩＣチップのパッドと記述）がそれぞれ配置されている。

電圧供給遮断部ＢｌｋＩＣは図１１に示されるように電圧供給遮断部ＢｌｋＩＣ内の回路に接続されるパッドＰａｄ４（以下、電圧供給遮断部のパッドと記述）が配置されている。

セキュアＩＣチップのパッドＰａｄ３と電圧供給遮断部のパッドＰａｄ４は、図１１に示されるように、不揮発性半導体記憶チップＭｅｍの一方の長辺ＭＬ１に沿って配置されている配線基板のパッドＰａｄ１３とワイヤＷｉｒｅを介して接続されている。

図１１に示されるように、電圧供給遮断部ＢＬＫＩＣにおける不揮発性半導体記憶チップＭｅｍの一方の長辺ＭＬ１（または、長辺ＭＬ２でも同様）に対向する辺の長さが、セキュアＩＣチップＳｅｃＩＣのそれよりも短い。

このため、セキュアＩＣチップのパッドＰａｄ３をセキュアＩＣチップＳｅｃＩＣの４つの角に近い位置に配置することで、セキュアＩＣチップＳｅｃＩＣの中央部にセキュアＩＣチップのパッドＰａｄ３を配置したものに比べ、電圧供給遮断部ＢｌｋＩＣに接続されるワイヤＷｉｒｅとの間隔を十分とることができる。または、セキュアＩＣチップＳｅｃＩＣに接続されるワイヤＷｉｒｅが電圧供給遮断部ＢｌｋＩＣ上を通らないように設計することができる。

また、不揮発性半導体記憶チップＭｅｍの一方の長辺ＭＬ１に沿って配置されている配線基板のパッドＰａｄ１３のうち、セキュアＩＣチップのパッドＰａｄ３に接続されるパッドは、電圧供給遮断部のパッドＰａｄ４に接続されるパッドを両方から挟むように配置されている。

これにより、セキュアＩＣチップのパッドＰａｄ３と配線基板のパッドＰａｄ１３との間、および、電圧供給遮断部のパッドＰａｄ４と配線基板のパッドＰａｄ１３との間に接続しているワイヤＷｉｒｅの配線構成が複雑にならないようにできる。

（電源等のパッドについて）
上記に示された半導体チップのそれぞれのパッドＰａｄ１〜Ｐａｄ４は、図１１に示されるように、配線基板のパッドＰａｄ１１〜Ｐａｄ１３にワイヤＷｉｒｅを介して接続される。

不揮発性半導体記憶チップＭｅｍが、外部端子から電源電圧を供給されることについては、等価回路図として図１を用いて上記実施の形態１で説明した。図１１には、不揮発性半導体記憶チップＭｅｍが、外部端子から電源電圧を供給されるまでの配線について示している。

図１１に示されるように、外部から電源電圧を供給される電源端子Ｖｃｃは、第１の電源配線ＶｃｃＬ１に接続される。この第１の電源配線ＶｃｃＬ１は、配線基板のパッドＰａｄ１３のうち、特に、電圧供給遮断部ＢｌｋＩＣと接続しているパッドＶｃｃＰ＿ＢＢと接続される。

このパッドＶｃｃＰ＿ＢＢは、電圧供給遮断部のパッドＰａｄ４のうち、特に電源電圧を電圧供給遮断部ＢｌｋＩＣに供給するためのパッドＢ＿ＶｃｃＰとワイヤＷｉｒｅを介して接続される。電源電圧を第２の電源配線ＶｃｃＬ２に出力させるためのパッドＢ＿ＶｃｃＰ２は電圧供給遮断部ＢｌｋＩＣ上にあり、第２の電源配線ＶｃｃＬ２と接続されている配線基板のパッドＶｃｃ２Ｐ＿ＢＢとワイヤＷｉｒｅを介して接続される。

図１１に示す第２の電源配線ＶｃｃＬ２は配線基板Ｂｏａｒｄ内に設けられており、電源電圧を不揮発性半導体記憶チップＭｅｍに供給するための配線基板のパッドＢＦ＿ＶｃｃＰに接続される。

この配線基板のパッドＢＦ＿ＶｃｃＰは、不揮発性半導体記憶チップＭｅｍに電源電圧を供給するため不揮発性半導体記憶チップ上のパッドＦ＿ＶｃｃＰとワイヤを介して接続される。

ここでは、電源電圧系の配線やパッドの接続を例に説明したが、図１１から分かるように接地電圧系や信号系やデータ系も配線やパッドを介して接続されている。

なお、不揮発性半導体記憶チップＭｅｍとコントローラチップＭ＿Ｃｔｒｌが有するパッドＰａｄ１，Ｐａｄ２の数は図１１に示される数の限りではない。

（配線基板について）
図１２は、図１１に示された配置図におけるＡ-Ａ’線の断面図を示す。

配線基板Ｂｏａｒｄには、複数の半導体チップが搭載される第１の表面である配置面Ｆ＿１と、配置面Ｆ＿１の裏側の裏面であり、第２の表面である電極面Ｆ＿２を有する。電極面Ｆ＿２は、上記実施の形態１において図２を用いて説明したような、外部と接続するための電極である裏面パッドＰａｄｒを有する。配線基板Ｂｏａｒｄは、図１２に示されるように、複数の配線板層（本実施の形態６においては２層の配線板層Ｂｏａｒｄ１，Ｂｏａｒｄ２）を有し、これらの配線板層Ｂｏａｒｄ１，Ｂｏａｒｄ２が複数枚重ねられ形成される。

図１２に示されるように、配線板層Ｂｏａｒｄ１は、それぞれの半導体チップ間を、配置面Ｆ＿１上の配線基板のパッドＰａｄ１１〜１３を介して接続するための、第１のリード配線Ｌｅａｄ＿１を有する。図１１で対応させれば、第２の電源配線ＶｃｃＬ２等に相当する。

配線板層Ｂｏａｒｄ２は、配置面Ｆ＿１に設けられた配線基板のパッドＰａｄ１１〜Ｐａｄ１３（図１２では特に配線基板のパッドＰａｄ１２）と、電極面Ｆ＿２に設けられた裏面パッドＰａｄｒとを接続するための第２のリード配線Ｌｅａｄ＿２を有する。図１１で対応させれば、第１の電源配線ＶｃｃＬ１等に相当する。

なお、第１のリード配線Ｌｅａｄ＿１は、埋め込み電極ＴＰ１により、各配線基板のパッドＰａｄ１１〜１３等（図１２では特に配線基板のパッドＰａｄ１１）と接続されている。

同様に、第２のリード配線Ｌｅａｄ＿２は、埋め込み電極ＴＰ２により、各配線基板のパッドＰａｄ１１〜１３等（図１２では特に配線基板のパッドＰａｄ１２）と接続され、埋め込み電極ＴＰ３により、外部と接続される裏面パッドＰａｄｒと接続されている。

このように、２層のリード配線を設けることで、配線が交差する問題が解消でき、配線の自由度が増す。

（不揮発性半導体記憶チップのパッドＰａｄ１が２つの短辺ＳＬ１，ＳＬ２に配置される場合）
また図１３には、図１１に示される不揮発性半導体記憶チップＭｅｍとは異なり、不揮発性半導体記憶チップのパッドＰａｄ１を、不揮発性半導体記憶チップＭｅｍの両方の短辺ＳＬ１，ＳＬ２に有する場合の配置図を示す。

このとき、コントローラチップＭ＿Ｃｔｒｌは、電圧供給遮断回路ＢｌｋＩＣが配置されている不揮発性半導体記憶チップＭｅｍの一方の長辺ＭＬ１側とは反対側の長辺ＭＬ２側に配置されている例を示している。

これにより、図１３に示されるように、短辺ＳＬ１，ＳＬ２側に位置する不揮発性半導体記憶チップのパッドＰａｄ１とコントローラのパッドＰａｄ２とを、重なることなく配置することができる。

（電圧供給部ＢｌｋＩＣの他の配置）
電圧供給遮断部ＢｌｋＩＣが、不揮発性半導体記憶チップＭｅｍの長辺ＭＬ1とセキュアＩＣチップＳｅｃＩＣとの間に、並ぶように配置されることを図１１で示した。

その他に、図１４に示されるように、電圧供給遮断部ＢｌｋＩＣが、セキュアＩＣチップＳｅｃＩＣの上に、セキュアＩＣチップのパッドＰａｄ３を覆わないように積層してもよい。

これにより、例えば、カードの形状が小さくなった場合にも、特に不揮発性半導体記憶チップＭｅｍが小さくなっても、その上に有効に配置できる。

また、別の方法として、図１５に示されるように、電圧供給遮断部ＢｌｋＩＣが図１１に示されている配置とは反対側の、不揮発性半導体記憶チップＭｅｍの長辺ＭＬ２の近くに配置されてもよい。これにより例えば、セキュアＩＣチップＳｅｃＩＣの機能を追加するためにセキュアＩＣチップのパッドＰａｄ３を増加した場合、ワイヤＷｉｒｅのショートを防ぐことができる。

本実施の形態６においては、上記実施の形態１を例に実装の構成を説明したが、他の実施の形態にも適用できる。

（実施の形態６の効果）
以上より、不揮発性半導体記憶チップＭｅｍの上に、小さな形状の半導体チップが積層されることで、カードの形状が小さくなった場合にも配置することができる。

また、それぞれの半導体チップが有するパッドＰａｄ１〜Ｐａｄ４を半導体チップの一辺に集める場合は、半導体チップが搭載される配線基板のパッドＰａｄ１１〜Ｐａｄ１３と半導体チップ上のパッドとのワイヤ接続が容易になる。

また、不揮発性半導体記憶チップＭｅｍを配線基板Ｂｏａｒｄ上に複数枚積層する場合、半導体チップの一辺にパッドが集められていると、積層が容易となる。

さらにこれらの不揮発性半導体記憶チップＭｅｍの上にコントローラチップＭ＿Ｃｔｒｌを搭載する場合、不揮発性半導体記憶チップのパッドＰａｄ１が配置された辺までの距離に比べ、この辺と異なる辺までの距離に近い位置で、この異なる辺に沿ってコントローラチップＭ＿Ｃｔｒｌを配置する。これにより、コントローラのパッドＰａｄ２と配線基板のパッドＰａｄ１１〜Ｐａｄ１３を接続するワイヤＷｉｒｅが、不揮発性半導体記憶チップのパッドＰａｄ１と配線基板のパッドＰａｄ１１〜Ｐａｄ１３を接続するワイヤＷｉｒｅと接触する危険性が少なくなり、ワイヤＷｉｒｅ接続の形成が容易となる。

（その他の実施の形態）
実施の形態１から実施の形態６までを例に示したが、各実施の形態を組み合わせたり、実施の形態の中の１部を組み合わせたり、その他の組み合わせにより適宜変更しても良い。

本発明は、例えば複数のカード機能を有するＩＣカードを構成するのに必要な半導体産業に適用することができる。

実施の形態１の半導体装置であるＩＣカード内の構成図である。 本実施の形態のカードの電極面図である。 実施の形態２の半導体装置であるＩＣカード内の構成図である。 実施の形態２の半導体装置の変形例であるＩＣカード内の構成図である。 実施の形態２の半導体装置の更に別の変形例であるＩＣカード内の構成図である。 実施の形態３の半導体装置であるＩＣカード内の構成図である。 電圧供給遮断部をセキュアＩＣチップに内蔵させたときの動作フロー図である。 実施の形態４の半導体装置であるＩＣカード内の構成図である。 電圧供給遮断部をメモリカード部に内蔵させたときの動作フロー図である。 実施の形態５の半導体装置であるＩＣカード内の構成図である。 実施の形態６の半導体装置であるＩＣカード内のそれぞれの半導体チップの配置図である。 配線基板の断面図である。 不揮発性半導体記憶チップのパッドが両辺にある場合のコントローラチップ配置図である。 電圧供給遮断部の配置をセキュアＩＣ部の上に配置させたときのそれぞれの半導体チップの配置図である。 電圧供給遮断部の配置を不揮発性半導体記憶チップの第２の長辺に沿って配置させたときのそれぞれの半導体チップの配置図である。 カレントミラー回路図である。

符号の説明

Ｖｃｃ 電源端子
ＧＮＤ 接地端子
ＧＮＤＬ 接地配線
ＳｅｃＩＣ セキュアＩＣチップ（ロジック半導体チップ、第１の半導体チップ、セキュアＩＣ部）
ＶｃｃＬ１ 第１の電源配線
ＶｃｃＬ２ 第２の電源配線（電源配線）
ＢｌｋＩＣ 電圧供給遮断部（電源供給遮断半導体チップ、第３の半導体チップ、電源供給遮断回路、電圧供給遮断回路）
Ｍｅｍ 不揮発性半導体記憶チップ（不揮発性半導体記憶装置）
Ｍｅｍ１ 第１不揮発性半導体記憶チップ
Ｍｅｍ２ 第２不揮発性半導体記憶チップ
Ｍ＿Ｃｔｒｌ コントローラチップ
Ｍ＿Ｃａｒｄ メモリカード部（第２の半導体チップ）
Ｃａｐ キャパシタ
Ｏ＿ｖｏｌ 過電圧検知回路
ｍ＿ｒｓｔ マニュアルリセット回路（電源電圧供給制御回路）
ＳＷＴ スイッチ回路
ＩＮＶ１ 第１のインバータ
ＩＮＶ２ 第２のインバータ
ＲＳＴ リセット端子（第２の端子）
ＣＬＫ 第１のクロック端子（第２の端子）
Ｉ／Ｏ１ 第１のＩ／Ｏ端子（第２の端子）
ＣＭＤ コマンド端子（第１の端子）
Ｍ＿ＣＬＫ 第２のクロック端子（第１の端子）
Ｄ０ データ端子（第１の端子）
ＶＤ 内部降圧回路
Ｐ−ＭＯＳ ＰチャネルＭＯＳトランジスタ
Ｎ−ＭＯＳ ＮチャネルＭＯＳトランジスタ
ＭＬ１ 長辺（第１の長辺）
ＭＬ２ 長辺（第２の長辺）
ＳＬ１ 短辺
ＳＬ２ 短辺（第１の短辺）
Ｉ／Ｏ２ 第２のＩ／Ｏ端子
Ｐａｄ１ 不揮発性半導体記憶チップのパッド
Ｐａｄ２ コントローラのパッド
Ｐａｄ３ セキュアＩＣチップのパッド
Ｐａｄ４ 電圧供給遮断部のパッド
Ｐａｄｒ 裏面パッド
Ｐａｄ１１〜Ｐａｄ１３ 配線基板のパッド
Ｂｏａｒｄ 配線基板
Ｂｏａｒｄ１，Ｂｏａｒｄ２ 配線板層
Ｆ＿１ 配置面（第１の表面）
Ｆ＿２ 電極面（第２の表面）
Ｌｅａｄ＿１ 第１のリード配線
Ｌｅａｄ＿２ 第２のリード配線
Ｗｉｒｅ ワイヤ
ＴＰ１，ＴＰ２ 埋め込み電極

Claims (11)

1. 第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧とが供給される電源端子と、
   接地電圧が供給される接地端子と、
   前記電源端子に接続される第１の電源配線と、
   前記第１の電源配線と前記接地端子とに接続され、前記第１の電源電圧と前記第２の電源電圧のいずれにおいても動作し、入力されるデータに対し論理処理を行うロジック半導体チップと、
   前記第１の電源配線と前記接地端子とに接続され、前記第１の電源電圧が供給されると電圧を第２の電源配線に出力し、前記第２の電源電圧が供給されると前記電圧を前記第２の電源配線に供給することを停止する電源供給遮断半導体チップと、
   前記第２の電源配線と前記接地端子とに接続され、前記電圧の供給を受けて動作する不揮発性半導体記憶チップと、
   前記第２の電源配線と前記接地端子とに接続され、信号が入力される第１の端子を有し、入力された前記信号を受けて、前記不揮発性半導体記憶チップとの間でデータの入出力を行うコントローラチップとを備えることを特徴とする半導体装置。
2. 第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧とが供給される電源端子と、
   接地電圧が供給される接地端子と、
   前記電源端子に接続される第１の電源配線と、
   前記第１の電源配線と前記接地端子とに接続され、前記第１の電源電圧と前記第２の電源電圧のいずれにおいても動作し、入力されるデータに対し論理処理を行うロジック半導体チップと、
   前記第１の電源配線と前記接地端子とに接続され、前記第１の電源電圧が供給されると電圧を第２の電源配線に出力し、前記第２の電源電圧が供給されると前記電圧を前記第２の電源配線に供給することを停止する電源供給遮断半導体チップと、
   前記第２の電源配線と前記第１の電源配線とに接続され、前記電圧の供給を受けて動作する不揮発性半導体記憶チップと、
   前記第２の電源配線と前記第１の電源配線とに接続され、信号が入力される第１の端子を有し、入力された前記信号を受けて、前記不揮発性半導体記憶チップとの間でデータの入出力を行うコントローラチップとを備えることを特徴とする半導体装置。
3. 請求項１または２記載の半導体装置において、
   前記不揮発性半導体記憶チップは、前記ロジック半導体チップ、前記電源供給遮断半導体チップ、および、前記コントローラチップよりチップ面積が大きく、
   前記不揮発性半導体記憶チップ上に前記ロジック半導体チップ、前記電源供給遮断半導体チップ、および、前記コントローラチップが搭載されていることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記不揮発性半導体記憶チップは長方形形状であり、前記長方形形状の４辺のうちの１辺に沿ってパッドが配置され、
   前記不揮発性半導体記憶チップのパッドが前記不揮発性半導体記憶チップ間で並ぶように、前記不揮発性半導体記憶チップが複数積層され、
   前記コントローラチップは、積層の最上層の前記不揮発性半導体記憶チップ上であり、前記不揮発性半導体記憶チップのパッドが配置された辺に比べ、前記不揮発性半導体記憶チップのパッドが配置された辺と異なる辺に近い位置で、この辺に沿って搭載されていることを特徴とする半導体装置。
5. 第１の電源電圧と前記第１の電源電圧より高い第２の電源電圧とが供給される電源端子と、
   接地電圧が供給される接地端子と、
   前記電源端子に接続される第１の電源配線と、
   前記第１の電源電圧が供給されると電圧を第２の電源配線に出力し、前記第２の電源電圧が供給されると前記電圧を前記第２の電源配線に供給することを停止する電源供給遮断回路を有し、前記第１の電源配線と前記接地端子とに接続され、前記第１の電源電圧と前記第２の電源電圧のいずれにおいても動作し、入力されるデータに対し論理処理を行うロジック半導体チップと、
   前記第２の電源配線と前記接地端子とに接続され、前記電圧の供給を受けて動作する不揮発性半導体記憶チップと、
   前記第２の電源配線と前記接地端子とに接続され、信号が入力される第１の端子を有し、入力された前記信号を受けて、前記不揮発性半導体記憶チップとの間でデータの入出力を行うコントローラチップとを備えることを特徴とする半導体装置。
6. 電源電圧が供給される電源端子と、
   接地電圧が供給される接地端子と、
   前記電源端子に接続される第１の電源配線と、
   前記第１の電源配線と前記接地端子とに接続された第１の半導体チップと、
   前記第１の電源配線と前記接地端子とに接続され、外部から入力される信号に応じて、前記第１の電源配線から第２の電源配線に電圧を出力するか否か制御する電源電圧供給制御回路と、
   前記第２の電源配線と前記接地端子とに接続され、前記電圧の供給を受けて動作する第２の半導体チップとを備えることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１および第２の半導体チップと異なる第３の半導体チップは、前記電源電圧供給制御回路を有し、
   前記外部から入力される信号は、前記第１の半導体チップに与えられ、
   前記第１の半導体チップからの前記外部から入力される信号に応答した信号が前記第３の半導体チップに与えられて、前記電源電圧供給制御回路が電圧出力を制御することを特徴とする半導体装置。
8. 請求項６または７記載の半導体装置において、
   前記第２の半導体チップは、前記電源電圧の供給が停止してもデータの保持が可能な不揮発性半導体記憶チップを有することを特徴とする半導体装置。
9. 請求項６，７または８記載の半導体装置において、
   前記第２の半導体チップは、外部から与えられる前記電源電圧を降圧して内部に電圧を供給する内部降圧回路を有することを特徴とする半導体装置。
10. 第１の電源電圧が供給される電源端子と、接地電圧が供給される接地端子とに接続され入力信号に応じて制御信号を出力する第１の半導体チップと、
    前記電源端子と前記接地端子とに接続され、前記制御信号の出力に応じて第２の電源電圧を電源配線に供給あるいは停止させる電源供給遮断半導体チップと、
    前記電源配線と前記接地端子とに接続され、前記第２の電源電圧を受けて動作し、第１の端子から信号入力を受けてデータの入出力をする不揮発性半導体記憶チップと、
    前記不揮発性半導体記憶チップを制御するコントローラチップと、
    前記第１の半導体チップ、前記電源供給遮断半導体チップ、前記不揮発性半導体記憶チップ、または、前記コントローラチップを配置させる第１の表面と、前記第１の半導体チップに備えられた第２の端子と前記コントローラチップに備えられた前記第１の端子とに信号を入出力させる外部端子を有する第２の表面とを有する配線基板と、
    前記配線基板と、前記第１の半導体チップと、前記電源供給遮断半導体チップと、前記コントローラチップは、それぞれを接続させるためのワイヤによる接続が可能なパッドとを備え、
    前記不揮発性半導体記憶チップは、長方形形状を有し、前記配線基板上に設けられ、
    前記第１の半導体チップは、前記不揮発性半導体記憶チップよりもチップ面積が小さく、前記不揮発性半導体記憶チップ上に配置され、
    前記第１の半導体チップのパッドは、前記不揮発性半導体記憶チップの前記長方形形状の第１の長辺に沿って設けられ、前記第１の長辺に沿って設けられた前記配線基板のパッドと前記ワイヤを介して接続され、
    前記コントローラチップは、前記不揮発性半導体記憶チップよりもチップ面積が小さく、前記不揮発性半導体記憶チップ上に配置され、
    前記コントローラチップのパッドは、前記不揮発性半導体記憶チップの前記長方形形状の第１の短辺もしくは第２の長辺に沿って設けられ、前記第１の短辺もしくは前記第２の長辺に沿って設けられた前記配線基板のパッドと前記ワイヤを介して接続され、
    前記電源供給遮断半導体チップは、前記不揮発性半導体記憶チップよりもチップ面積が小さく、前記不揮発性半導体記憶チップ上に配置され、
    前記電源供給遮断半導体チップのパッドは、前記不揮発性半導体記憶チップの前記長方形形状の前記第１の長辺に沿って設けられ、前記第１の長辺に沿って設けられた前記配線基板上のパッドと前記ワイヤを介して接続されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記電源供給遮断半導体チップは、前記不揮発性半導体記憶チップの前記長方形形状の前記第１の長辺に沿って設けられた前記配線基板のパッドと前記第１の半導体チップの間に設けられ、
    前記第１の半導体チップおよび前記電源供給遮断半導体チップは四角形形状を有し、
    前記不揮発性半導体記憶チップの前記長方形形状の前記第１の長辺に向かい合う、前記第１の半導体チップの前記四角形形状の１辺は、前記不揮発性半導体記憶チップの前記第１の長辺に向かい合う前記電源供給遮断半導体チップの１辺の長さよりも長いことを特徴とする半導体装置。

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