JP2014011424A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2014011424A
JP2014011424A JP2012149284A JP2012149284A JP2014011424A JP 2014011424 A JP2014011424 A JP 2014011424A JP 2012149284 A JP2012149284 A JP 2012149284A JP 2012149284 A JP2012149284 A JP 2012149284A JP 2014011424 A JP2014011424 A JP 2014011424A
Authority
JP
Japan
Prior art keywords
semiconductor chip
surface side
pads
main surface
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012149284A
Other languages
English (en)
Other versions
JP5959097B2 (ja
Inventor
Hiroshi Kuroda
宏 黒田
Hideo Koike
秀雄 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012149284A priority Critical patent/JP5959097B2/ja
Priority to US13/931,684 priority patent/US9754919B2/en
Priority to CN201310272931.2A priority patent/CN103530679B/zh
Publication of JP2014011424A publication Critical patent/JP2014011424A/ja
Application granted granted Critical
Publication of JP5959097B2 publication Critical patent/JP5959097B2/ja
Priority to US15/664,022 priority patent/US9997499B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/20—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by the transmission technique; characterised by the transmission medium
    • H04B5/24—Inductive coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/24—Radio transmission systems, i.e. using radiation field for communication between two or more posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/2732—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48149—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H01L2224/48458—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで最適に構成する。
【解決手段】配線基板（３００）の上に、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップ（１００）を搭載し、前記第１半導体チップの上に、前記通信データの別のデータ処理を行う第２半導体チップ（２００）を搭載する。このとき、第１半導体チップにおける送信用パッド（１３１Ａ）を受信用パッド（１３１Ｂ）よりもチップの縁辺から遠ざけ、送信用パッドを避けるように第２半導体チップを第１半導体チップ上で偏倚させて搭載する。
【選択図】図４

Description

本発明は、積層された非接触通信用の２個の半導体チップが配線基板に搭載された半導体装置、更にはその製造方法に係り、特に２個の半導体チップの積層形態並びにパッド配置の最適化に関し、例えば非接触通信インタフェースを有するＩＣカードや携帯通信端末などに適用して有効な技術に関する。
ＩＣカードなどに適用される高周波非接触通信インタフェース方式には、特許文献１などに記載されるように、ＩＳＯ（International Organization for Standardization）／ＩＥＣ（International Electrical Commission）１４４４３に準拠するタイプＡ及びタイプＢと、ＩＳＯ／ＩＥＣ１８０９２に準拠する２１２ｋｂｐｃパッシブモードのＮＦＣ（Near Field Communication）などがある。それら非接触通信インタフェース方式についての半導体装置としては夫々の通信方式を個別に適用するもの、更には特許文献１に記載の如く上記３種類の通信方式の何れにも対応する技術が提供されている。
上記タイプＡ、タイプＢ、及び２１２ｋｂｐｃパッシブモードのＮＦＣ（これを便宜上タイプＣとも記す）は、何れもキャリア周波数が等しく１３．５６ＭＨｚで、受信信号の変調方式はタイプＡがＡＳＫ１００％、タオプイＢがＡＳＫ１０％，タイプＣがＡＳＫ１０％であり、送受信信号のビットコーディングもそれぞれの規格にしたがって相違される。
特許文献１では受信信号に対して何れの規格に準拠する信号かを判別し、判別結果に従ったタイプに応じた信号デコードやセキュア処理を行うように構成した半導体集積回路が開示されている。そのような半導体集積回路は、電源回路、復調回路、変調回路、通信タイプの判別や送受信データのエンコード・デコード処理を行う非接触制御回路、そして送受信のための暗号化・復号や認証などのセキュア処理を行うデータ処理回路を備える。斯かる半導体集回路はシングルチップだけでなく、マルチチップであってもよいとされる。マルチチップとする場合、第１半導体チップには電源回路、復調回路、変調回路、及び非接触制御回路を搭載し、第２半導体チップにはＲＡＭ、ＲＯＭ、ＣＰＵ、ＥＥＰＲＯＭ、第１チップとのインタフェース回路などを搭載すればよいとある。
特開２０１０−９３５３号公報 特開２０１０−１７１１６９号公報
本発明者は上記タイプＡ、タイプＢ、及びタイプＣに代表されるように異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで構成することについて更に検討を進めた。上述の如く特許文献１によれば、第１チップには高周波インタフェース、並びに異なる通信方式に応じた変復調及びデータのデコード・エンコードを行う回路を搭載し、第２チップには異なる通信方式の夫々に対応してセキュア処理などを行うデータ処理回路を搭載する。
しかしながら、そのような場合には、第１チップ及び第２チップの夫々を新たに開発することが必要になる。例えばタイプＣの非接触通信方式においてベースバンド処理乃至セキュア処理に利用されていた既存の半導体チップを流用することができない。また、第２チップに上記３種類の異なる通信方式の夫々に対応してセキュア処理などを行うデータ処理回路を搭載しようとすると、夫々のセキュア処理プログラムを格納するためのＲＯＭ、更にはデータ処理のワーク領域若しくはデータの一時記憶領域を構成するためのＲＡＭの記憶容量が大きくなって、そのチップサイズが第１チップに比べて極端に大きくなってしまう。チップサイズに極端な差のある複数個の半導体チップを積層して構成した半導体装置は無駄に大型化してしまう。
本発明者は、積層する半導体チップの大きさが極端に異ならないこと、そして、一つの非接触通信方式のセキュア処理に利用されていた既存のデータ処理用の半導体チップを流用して、異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで構成すること、の有用性について着眼した。すなわち、３タイプの非接触通信方式に対応するセキュア処理回路を２個の半導体チップに分散させて、２個の半導体チップの大きさの差を吸収し、このとき、一方の半導体チップにはベースバンド処理乃至セキュア処理に利用されていた既存の半導体チップを流用可能にする。
本発明者はそのような観点に従おうとしたところ、更なる課題に直面した。第１に、高周波出力電流を外部に出力する外部出力バッファは他の外部入出力バッファのサイズに比べて大きくなる。そのため、この外部出力バッファに必要な面積を維持した上で、この外部出力バッファに接続する外部接続用のパッドを他の外部入出力バッファに接続する外部接続用のパッドの配置列と同じライン上に配置する（ずらす）、あるいは、他の外部入出力バッファに接続する外部接続用のパッドをこの外部出力バッファに接続する外部接続用のパッドの配置列と同じライン上に配置する（ずらす）と、パッド配置の面積効率が悪化する。一方、パッド配置の面積効率を考慮し、外部出力バッファに接続する外部接続用のパッドを、他の外部入出力バッファに接続する外部接続用のパッドと同じライン上に配置した場合は、高周波出力電流を外部に出力する外部出力バッファから、この外部接続用のパッドまでの内部配線が無駄に長くなって所要の電気的な特性を得ることができなくなる虞がある。特許文献２には本願と課題の居閏生は皆無であるが一部のパッドを他からずらした配置が示されている。第２に、仮に高周波送信電流の出力パッドを他の入出力パッド列からずらした場合には、そのずれが、半導体チップの積層と対応パッドの電気的接続の障害にならないように考慮しなければならない。
上記課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的ものの概要を簡単に説明すれば下記の通りである。
すなわち、配線基板の上に、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップを搭載し、前記第１半導体チップの上に、前記通信データの別のデータ処理を行う第２半導体チップを搭載する。このとき、第１半導体チップにおける送信用パッドを受信用パッドよりもチップの縁辺から遠ざけ、送信用パッドを避けるように第２半導体チップを第１半導体チップ上で偏倚させて搭載する。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで最適に構成することができる。例えば、双方の半導体チップに通信データのデータ処理機能を分散させたから双方の半導体チップの大きさが極端に異ならない。通信データのデータ処理機能が分散された一方の第２半導体チップとして、一つの非接触通信方式のセキュア処理に利用されていた既存のデータ処理用の半導体チップを流用可能になる。送信用パッドを受信用パッドよりもチップの縁辺から遠ざけることによって、高周波出力電流を外部に出力する外部出力バッファが他の外部入出力バッファのサイズに比べて大きいということによって送信用パッドの配置に関する面積効率が悪化するという制約を回避することが容易になる。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長さの最適化も容易になる。送信用パッドが他の入出力パッド列からずれていても、送信用パッドを避けるように第２半導体チップを第１半導体チップ上で偏倚させることによって、半導体チップの積層と対応パッドの電気的接続の障害を容易に回避することが可能になる。
図１は一実施の形態に係る半導体装置が適用された高周波非接触通信システムを例示するブロック図である。 図２は一実施の形態に係る半導体装置の上面側を示す平面図である。 図３は図２の半導体装置の下面側を示す平面図である。 図４は図２に示す半導体装置の封止体を除去した上面側を示す平面図である。 図５は図４のＡ−Ａ’線に沿った断面図である。 図６は図４のＢ−Ｂ’線に沿った断面図である。 図７は配線基板の上面側を示す平面図である。 図８は図７に示す配線基板の下面側を示す平面図である。 図９は図７のＡ−Ａ’線に沿った断面図である。 図１０は図７のＢ−Ｂ’線に沿った断面図である。 図１１はＲＦチップの上面を示す平面図である。 図１２はセキュリティチップの上面を示す平面図である。 図１３は準備工程で用意される基材（配線基板、インタポーザ基板）の全体構造を示す上面図である。 図１４は図１３の下面図である。 図１５は図１３に示すＡ−Ａ’線に沿った断面図である。 図１６は図１３のＢ−Ｂ’線に沿った断面図である。 図１７はチップマウント工程において母材のデバイス領域にＲＦチップが搭載された状態を示す平面図である。 図１８は図１７に示すＡ−Ａ’線に沿った断面図である。 図１９は図１７のＢ−Ｂ’線に沿った断面図である。 図２０はチップマウント工程において母材のデバイス領域にＲＦチップ及びセキュリティチップが搭載された状態を示す平面図である。 図２１は図２０に示すＡ−Ａ’線に沿った断面図である。 図２２は図２０のＢ−Ｂ’線に沿った断面図である。 図２３は母材のデバイス領域に搭載したＲＦチップ及びセキュリティチップに対するワイヤボンディング工程において下段のＲＦチップにワイヤボンディングを行った状態を示す平面図である。 図２４は図２３に示すＡ−Ａ’線に沿った断面図である。 図２５は図２３のＢ−Ｂ’線に沿った断面図である。 図２６は母材のデバイス領域に搭載したＲＦチップ及びセキュリティチップに対するワイヤボンディング工程において上段のセキュリティチップにワイヤボンディングを行った状態を示す平面図である。 図２７は図２６に示すＡ−Ａ’線に沿った断面図である。 図２８は図２６のＢ−Ｂ’線に沿った断面図である。 図２９は一括モールドを行った後の状態を示す平面図である。 図３０は図２９に示すＡ−Ａ’線に沿った断面図である。 図３１は図２９のＢ−Ｂ’線に沿った断面図である。 図３２はボールマウント工程からダイシング工程を経た後の状態を示す平面図である。 図３３は図３２に示すＡ−Ａ’線に沿った断面図である。 図３４は図３２のＢ−Ｂ’線に沿った断面図である。
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜送信用パッドを受信用パッドよりもチップの縁辺から遠ざける＞
代表的な実施の形態に係る半導体装置（１）は、配線基板（３００）の上に、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップ（１００）が搭載され、前記第１半導体チップの上に、前記通信データの別のデータ処理を行う第２半導体チップ（２００）が搭載された構成を基本とする。前記配線基板は、平面形状が四角形からなる上面（３１５）、前記上面の第１上面辺（３１１）に沿って形成された複数の第１ボンディングリード（３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ）、前記上面の前記第１上面辺と対向する第２上面辺（３１２）に沿って形成された複数の第２ボンディングリード（３２２）、前記上面とは反対側の下面、および前記下面に形成された複数のバンプランド（３０２）を有する。前記第1半導体チップは、平面形状が四角形からなる主面（１２５）、前記主面の第１主面辺に沿って形成された複数の第１主面辺パッド（１３１Ａ，１３１Ｂ，１３１Ｃ）、前記主面の前記第１主面辺と対向する第２主面辺（１２２）に沿って形成された複数の第２主面辺パッド（１３２）、および前記主面とは反対側の裏面を有し、前記裏面が前記配線基板の前記上面と対向し、かつ、平面視において前記第１及び第２主面辺が前記第１及び第２上面辺とそれぞれ並び、かつ、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードがそれぞれ露出するように、前記配線基板の前記上面に搭載される。前記第２半導体チップは、平面形状が四角形からなる表面（２１５）、前記表面の第１表面辺（２２１）に沿って形成された複数の第１表面辺パッド（２３１）、および前記表面とは反対側の背面を有し、前記背面が前記第１半導体チップの前記主面と対向し、かつ、平面視において前記第１表面辺が前記第１主面辺とそれぞれ並び、かつ、前記複数の第１主面辺パッドおよび前記複数の第２主面辺パッドがそれぞれ露出するように、前記第１半導体チップの前記主面に搭載される。前記複数の第１主面辺パッドと前記複数の第１ボンディングリードの第１リード群（３２１Ａ，３２１Ｂ，３２１Ｃ）は、複数の第１ワイヤ（４１０Ａ，４１０Ｂ，４１０Ｃ）によってそれぞれ電気的に接続される。前記複数の第２主面辺パッドと前記複数の第２ボンディングリードは、複数の第２ワイヤ（４１１）によってそれぞれ電気的に接続される。前記複数の第１表面辺パッドと前記複数の第１ボンディングリードの第２リード群（３２１Ｄ）は、複数の第３ワイヤ（４１２）によってそれぞれ電気的に接続される。前記複数の第１主面辺パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッド（１３１Ａ）と、高周波受信電流信号を外部から入力するための複数の第２パッド（１３１Ｂ）を有している。前記複数の第１パッドは、前記複数の第１主面辺パッドのうちの他のパッドよりも前記第２主面辺寄りに配置されている。
上記半導体装置によれば、第１半導体チップと第２半導体チップの双方に通信データのデータ処理機能を分散させたから双方の半導体チップの大きさが極端に異ならない。更に、上記データ処理機能の分散により、通信データのデータ処理機能が分散された一方の第２半導体チップとして、一つの非接触通信方式のセキュア処理に利用されていた既存のデータ処理用の半導体チップを流用可能になる。また、送信用パッドを受信用パッドよりもチップの縁辺から遠ざけることによって、高周波出力電流を外部に出力する外部出力バッファが他の外部入出力バッファのサイズに比べて大きいということによって送信用パッドの配置に関する面積効率が悪化するという事態を回避することが容易になる。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長さの最適化も容易になる。送信用パッドが他の入出力パッド列からずれていても、送信用パッドを避けるように第２半導体チップを第１半導体チップ上で偏倚させることによって半導体チップの積層と対応パッドの電気的接続の障害を容易に回避することが可能になる。これらにより、異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで最適に構成することができる。
〔２〕＜アンテナへの接続パッド＞
項１において、前記第１パッド及び第２パッドは電磁波通信のためのアンテナ（３）への接続に用いられるパッドである。
これにより、電磁波通信のためのアンテナへの接続に用いられるパッドは送信用と受信用に個別化されているので、復調の前段でフィルタリングする回路などを外付け配置することが容易になり、また、変調の後段で送信信号をフィルタリングする回路などを外付け配置することが容易になる。
〔３〕＜出力トランジスタ＞
項２において、前記第１パッドに接続する出力トランジスタは前記第２パッドに接続する入力トランジスタよりも大きなトランジスタサイズを有する。
これにより、入力トランジスタよりも通常大きなサイズの出力トランジスタが第１パッドに接続される場合にも当然項１と同じ作用効果を奏する。
〔４〕＜第２半導体チップを偏倚して搭載＞
項１において、前記第２半導体チップは、前記第１半導体チップに対して前記第１主面辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの前記主面に搭載されている。
これにより、第１半導体チップ表面の空きスペースを生かしてその上に第２半導体チップを搭載することができる。
〔５〕＜前記第２リード群と第１表面辺パッドを夫々偏倚配置＞
項４において、前記第２リード群は前記第１上面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置される。前記第１表面辺パッドは前記第１表面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている。
これにより、第２リード群と第１表面パッドとを接続する第３ワイヤ長の短縮に資することができる。
〔６〕＜通信方式に応じてセキュア処理を第１及び第２半導体チップに分散＞
項１において、前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号である。第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号である。第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号である。前記第１半導体チップは、前記高周波非接触通信のインタフェース制御と共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。
これにより、第１乃至第３のＡＳＫ変調方式に兼用される半導体装置を提供するとき、新たに開発すべき第１半導体チップには、前記高周波非接触通信のインタフェース制御と共に、第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う機能を搭載すればよい。第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う既存の半導体チップがあればそれを第２半導体チップに流用することができる。
〔７〕＜送信用パッドを受信用パッドよりもチップの縁辺から遠ざける製造方法＞
別の実施の形態に係る半導体装置の製造方法は以下の工程を含む：
（ａ）平面形状が四角形からなる上面、前記上面の第１上面辺に沿って形成された複数の第１ボンディングリード、前記上面の前記第１上面辺と対向する第２上面辺に沿って形成された複数の第２ボンディングリード、前記上面とは反対側の下面、および前記下面に形成された複数のバンプランドを有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、平面形状が四角形からなる主面、前記主面の第１主面辺に沿って形成された複数の第１主面辺パッド、前記主面の前記第１主面辺と対向する第２主面辺に沿って形成された複数の第２主面辺パッド、および前記主面とは反対側の裏面とを有し、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップを、前記第１半導体チップの前記裏面が前記配線基板の前記上面と対向し、かつ、平面視において前記第１及び第２主面辺が前記第１及び第２上面辺とそれぞれ並び、かつ、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードが前記第１半導体チップからそれぞれ露出するように、前記配線基板の前記上面に搭載する工程；
（ｃ）前記（ｂ）工程の後、平面形状が四角形からなる表面、前記表面の第１表面辺に沿って形成された複数の第１表面辺パッド、および前記表面とは反対側の背面を有し、前記通信データの別のデータ処理を行う第２半導体チップを、前記背面が前記第１半導体チップの前記主面と対向し、かつ、平面視において前記第１表面辺が前記第１主面辺とそれぞれ並び、かつ、前記複数の第１主面辺パッドおよび前記複数の第２主面辺パッドがそれぞれ露出するように、前記第１半導体チップの前記主面に搭載する工程；
（ｄ）前記（ｃ）工程の後、複数の第１ワイヤを介して前記複数の第１主面辺パッドと前記複数の第１ボンディングリードの第１リード群を、複数の第２ワイヤを介して前記複数の第２主面辺パッドと前記複数の第２ボンディングリードを、複数の第３ワイヤを介して前記複数の第１表面辺パッドと前記複数の第１ボンディングリードの第２リード群を、それぞれ電気的に接続する工程；
ここで、前記第１半導体チップの前記複数の第１主面辺パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッドと、高周波受信電流信号を外部から入力するための複数の第２パッドを有する。前記複数の第１パッドは、前記複数の第１主面辺パッドのうちの他のパッドよりも前記第２主面辺寄りに配置されている。
上記製造方法によれば、これに用いる第１半導体チップにおいては、送信用パッドが受信用パッドよりもチップの縁辺から遠ざけられているから、高周波出力電流を外部に出力する外部出力バッファが他の外部入出力バッファのサイズに比べて大きいということによって送信用パッドの配置に関する面積効率が悪化するという制約が回避される。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長も容易に最適化されている。これによって送信用パッドが他の入出力パッド列からずれていても、送信用パッドを避けるように第２半導体チップを第１半導体チップ上で偏倚させることにより、半導体チップの積層と対応パッドの電気的接続の障害を容易に回避することが可能になる。また、第１半導体チップと第２半導体チップの双方に通信データのデータ処理機能が分散されているから双方の半導体チップの大きさは極端に異ならない。更に、上記データ処理機能の分散により、通信データのデータ処理機能が分散された一方の第２半導体チップとして、一つの非接触通信方式のセキュア処理に利用されていた既存のデータ処理用の半導体チップを流用可能になる。したがって、異なる複数の高周波非接触通信方式に対応する半導体装置をマルチチップで小型且つ経済的に製造することができる。
〔８〕＜アンテナへの接続パッド＞
項７において、前記第１パッド及び第２パッドは電磁波通信のためのアンテナへの接続に用いられるパッドである。
これによれば、復調の前段で受信信号のフィルタリング等を行う回路を外付け配置することが容易になり、また、変調の後段で送信信号をフィルタリングする回路等を外付け配置することが容易になる。
〔９〕＜出力トランジスタ＞
項８において、前記第１パッドに接続する出力トランジスタは前記第２パッドに接続する入力トランジスタよりも大きなトランジスタサイズを有する。
これにより、入力トランジスタよりも通常大きなサイズの出力トランジスタが第１パッドに接続される場合にも当然項７と同じ作用効果を奏する。
〔１０〕＜第２半導体チップを偏倚して搭載＞
項７において、前記行程（ｃ）において、前記第２半導体チップは、前記第１半導体チップに対して前記第１主面辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの前記主面に搭載される。
これにより、第１半導体チップ表面の空きスペースを生かしてその上に第２半導体チップを搭載することができる。
〔１１〕＜前記第２リード群と第１表面辺パッドを夫々偏倚配置＞
項１０において、前記第２リード群は前記第１上面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置される。前記第１表面辺パッドは前記第１表面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている。
これにより、第２リード群と第１表面パッドとを接続する第３ワイヤ長の短縮に資することができる。
〔１２〕＜通信方式に応じてセキュア処理を第１及び第２半導体チップに分散＞
項７において、前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号であり、第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号である。第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号である。前記第１半導体チップは、受信信号の変調方式を判別すると共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。
これにより第１乃至第３のＡＳＫ変調方式に兼用される半導体装置を提供するとき、第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う既存の半導体チップがあればそれを第２半導体チップに流用することができる。
〔１３〕＜送信用パッドを受信用パッドよりもチップの縁辺から遠ざける＞
更に別に実施の形態にかかる半導体装置は、一縁辺に沿って複数のボンディングリードを有する配線基板と、前記配線基板の前記一縁辺に相隣り合う一縁辺に沿って複数のパッドを有し、前記複数のボンディングリードがそれぞれ露出するように、前記配線基板の上に搭載され、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う前記第１半導体チップを有する。更に、前記第１半導体チップの前記一縁辺に相隣り合う一縁辺に沿って複数のパッドを有し、前記第１半導体チップの複数のパッドがそれぞれ露出するように、前記第１半導体チップの上に搭載され、前記通信データの別のデータ処理を行う前記第２半導体チップと、を有する。前記第１半導体チップの前記パッドと前記複数のボンディングリードの第１リード群は、複数の第１ワイヤによってそれぞれ電気的に接続される。前記第２半導体チップの前記パッドと前記複数のボンディングリードの第２リード群は、複数の第２ワイヤによってそれぞれ電気的に接続される。前記第１半導体チップの前記パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッドと、高周波受信電流信号を外部から入力するための複数の第２パッドを有している。前記複数の第１パッドは、前記第１半導体チップの前記パッドのうちの他のパッドよりも前記第１半導体チップの前記一縁辺からの距離が大きくされる。前記第２半導体チップは、前記第１半導体チップに対してその前記一縁辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの上に搭載されている。
これによれば、項１及び項４と同様の作用効果を奏する。
〔１４〕＜前記第２リード群と第１表面辺パッドを夫々偏倚配置＞
項１３において、前記第２リード群は前記配線基板の前記一縁辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置される。前記第２半導体チップの前記パッドはその一縁辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている。
これによれば、項５と同様の作用効果を奏する。
〔１５〕＜通信方式に応じてセキュア処理を第１及び第２半導体チップに分散＞
項１３において、前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号であり、第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号である。第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号である。前記第１半導体チップは、受信信号の変調方式を判別すると共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う。
これによれば、項６と同様の作用効果を奏する。
２．実施の形態の詳細
実施の形態について更に詳述する。
≪高周波非接触通信システム≫
図１には一実施の形態に係る半導体装置が適用された高周波非接触通信システムが例示される。
同図に示される高周波非接触通信システムは、非接触ＩＣカード、非接触ＩＣカード機能を搭載した携帯電話機などの携帯通信端末などに適用され、例えば、半導体装置１、外付け回路２及びアンテナ３が例示される。
アンテナ３はコイル１０とキャパシタ１１を有し、ＬＣ共振回路を構成する。
外付け回路２は復調用外部回路１２及び変調用外部回路１３を有する。復調用外部回路１２及び変調用外部回路１３はモノリシック回路に限らずハイブリッド回路で構成することも可能である。復調用外部回路１２は、他の機器から発生されるノイズとアンテナとの競合などによって生ずる高周波ノイズを除去するためのバンドパスフィルタやローパスフィルタなどによって構成される。変調用外部回路１３は他の機器から発生される高周波ノイズを除去するためのバンドパスフィルタやローパスフィルタなどによって構成される。
半導体装置１は、３種類の高周波非接触通信、例えば前記タイプＡ、前記タイプＢ、前記タイプＣの何れにも対応する高周波非接触インタフェース機能と通信データに対するデータ処理機能を備えたデバイスである。本実施の形態において、タイプＡ、タイプＢ、及びタイプＣの何れの通信方式もキャリア周波数が等しく１３．５６ＭＨｚで、受信信号の変調方式はタイプＡがＡＳＫ１００％、タオプイＢがＡＳＫ１０％，タイプＣがＡＳＫ１０％である。通信速度はタイプＡ及びタイプＢが１０６ｋｂｐｓ、タイプＣが２１２ｋｂｐｓであり、送受信信号のビットコーディングもそれぞれの規格にしたがって決まっている。
この半導体装置１の詳細なデバイス構造については後で説明するが、例えば、配線基板の上に２個のモノリシック型半導体集積回路としての半導体チップを重ねて搭載したＳＩＰ（System In Package）形態のデバイスとして構成される。これに重ねて搭載された下側の半導体チップは高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップであり、例えば図１に示されたＲＦチップ１００である。重ねて搭載された上側の半導体チップは、前記通信データの別のデータ処理を行う第２半導体チップであり、例えば図１に示されたセキュリティチップ２００である。
ＲＦチップ１００は、特に制限されないが、前記タイプＡ、前記タイプＢ、前記タイプＣの夫々の高周波非接触通信のインタフェース制御用に、復調回路１１０、変調回路１１１、及び非接触制御回路１１２を有する。非接触制御回路１１２は内部バス１０８に接続される。ＲＦチップ１１は、通信データのセキュリティ処理を行うために、前記内部バス１０８に夫々接続される、プログラムを実行する中央処理装置（ＣＰＵ）１０１、ＣＰＵ１０１のアクセラレータとしての暗号化／復号回路１０２を有する。更に、ＣＰＵ１０１が実行するプログラムなどを格納するＲＯＭ１０３、ＣＰＵ１０１のワーク領域に用いられるＲＡＭ１０４、電気的に書き換え可能であってパラメータテーブルの保持などに利用されるＥＥＰＲＯＭ１０５を有する。更に、ＲＦチップ１００は、セキュリティチップ２００とのインタフェースなどに利用される通信制御回路、例えばＩＳＯ／ＩＥＣ７８１６−３の規格に準拠した半二重調歩同期式通信インタフェースをＲＦチップ１００との間で行うためのＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）１０６を有し、内部バス１０８に接続される。１０７はＲＦチップの電源回路である。
電源回路１０７はＲＦチップ１００の外部端子Ｔｒ１，Ｔｒ２及び半導体装置１の外部端子Ｔｄ１，Ｔｄ２を介してアンテナ３に接続され、アンテナ３の両端に生ずる電圧を整流して直流電圧を生成してこれをＲＦチップ１００の動作電源として利用させる。
復調回路１１０はその入力端子がＲＦチップ１００の外部端子Ｔｒ３，Ｔｒ４及び半導体装置１の外部端子Ｔｄ３，Ｔｄ４を介して復調用外部回路１２の出力端子に接続される。復調回路１１０はアンテナ３で受信された電磁波に変調された信号、例えばアンテナ３の両端に生ずる高周波電圧信号を復調する。復調回路１１０はタイプＡとタイプＢに対応する低速復調と、タイプＣに対応する高速復調とを並行して行い、復調した信号を非接触制御回路１１２に与える。
非接触制御回路１１２は、復調回路１１０から与えられた復調信号がＡＳＫ１００％の復調信号であれば、これを前記タイプＡの受信信号と判別する。そして、前記タイプＡの受信信号に対してデコードやセキュリティ処理などの必要なデータ処理をＣＰＵ等に要求する。非接触制御回路１１２は、復調回路１１０から与えられた復調信号がＡＳＫ１００％の復調信号でなければ、その復調信号の先頭に付加されている値”０”のパルス幅の長短を判別し、長ければその値”０”のパルス幅を前記タイプＢのＳＯＦ（Start Of Frame）と認識して当該復調信号をタイプＢと判別し、前記タイプＢの受信信号に対してデコードやセキュリティ処理などの必要なデータ処理をＣＰＵ１０１等に要求する。そのときのパルス幅が短ければその値”０”のパルス幅をタイプＣのプリアンブル（Preamble）と認識して当該復調信号をタイプＣと判別し、タイプＣの受信信号をセキュリティチップ２００に転送する処理をＣＰＵ１０１等に要求する。即ち、タイプＣの受信データに対するセキュリティ処理はセキュリティチップ２００に委ねられる。尚、受信信号に対する前記タイプＡ，前記タイプＢ、前記タイプＣの判別手法の詳細については特許文献１に詳しくある。前記タイプＡ、前記タイプＢの受信信号に対するデコードは例えばＣＰＵ１０１が行ってもよいし、非接触制御回路１１２で行ってもよい。デコードされた受信データに対するセキュリティ処理は、ＣＰＵ１０１の制御にしたがってその受信データを暗号化／復号回路１０２に与えて行えばよい。
変調回路１１１はその出力端子がＲＦチップ１００の外部端子Ｔｒ５，Ｔｒ６及び半導体装置１の外部端子Ｔｄ５，Ｔｄ６を介して変調用外部回路１３の入力端子に接続される。変調回路１１１は、ＣＰＵ１０１の制御にしたがって暗号化／復号回路１０２で暗号化され、送信信号の信号タイプに従って非接触制御回路１１２でエンコードされた送信データを受け取って、信号タイプにしたがった変調度で変調する。変調されて外部端子Ｔｒ５，Ｔｒ６から出力された送信信号によってアンテナ３が駆動され、変調された信号が電磁波としてアンテナ３から送信される。
セキュリティチップ２００は、ＲＦチップ１００とのインタフェースなどに利用される通信制御回路として、例えばＩＳＯ／ＩＥＣ７８１６−３の規格に準拠した半二重調歩同期式通信インタフェースをＲＦチップとの間で行うためのＵＡＲＴ２０６を有する。ＵＡＲＴ２０６が接続する内部バス２０８には、タイプＣの通信データのセキュリティ処理を行うために、プログラムを実行する中央処理装置（ＣＰＵ）２０１、ＣＰＵ２０１のアクセラレータとしての暗号化／復号回路２０２を有する、更に、ＣＰＵ２０１が実行するプログラムなどを格納するＲＯＭ２０３、ＣＰＵ２０１のワーク領域に用いられるＲＡＭ２０４、電気的に書き換え可能であってパラメータテーブルの保持などに利用されるＥＥＰＲＯＭ２０５が接続される。２０７はセキュリティチップ２００の電源回路である。
セキュリティチップ２００はＵＡＲＴ１０６を用いてタイプＣの通信データをＲＦチップ１００との間でやりとりする。通信データの秘匿性を維持するために、ＲＦチップ１００とセキュリティチップ２００との間でやり取りする通信データは暗号化されたデータである。即ち、送信データの場合にはＵＡＲＴ２０６は暗号化／復号回路２０２で暗号化されたデータをＦＲチップ１００のＵＡＲＴ１０６に転送する。受信データの場合には、ＵＡＲＴ２０６はＲＦチップ１００のＵＡＲＴ１０６から復号されていない状態でタイプＣの受信データを受け取る。特に制限されないが、ここではＵＡＲＴ２０６，１０６は送信と受信で夫々１ビットの非同期データ通信が可能なものとする。Ｔｓ７，Ｔｓ８はセキュリティチップ２００におけるＵＡＲＴ２０６の外部インタフェース端子、Ｔｒ７，Ｔｒ８はＲＦチップ１００におけるＵＡＲＴ１０６の外部インタフェース端子である。
ＣＰＵ２０１はＲＦチップ１００からＵＡＲＴ２０６を介してタイプＣの受信データを受け取ることによって暗号化／復号回路２０２に受信データに対して所定の暗号化／復号アルゴリズムに従った復号処理を実行させる。タイプＣの送信を行うとき、ＣＰＵ２０１は送信データを暗号化／復号回路２０２で暗号化し、これをタイプＣの送信指示と共にＵＡＲＴ２０６を介してＲＦチップ１００に与える。ＲＦチップ１００のＣＰＵ１０１は、例えばタイプＣの通信指示に対する割込み要求などに応答して、非接触制御回路１１２に送信データをタイプＣ用にエンコードさせ、変調回路１１１で変調させて送信する制御を行う。
電源回路１０７は、特に制限されないが、ＲＦチップ１００の外部出力用の電源端子Ｔｒ９，Ｔｒ１０からセキュリティチップ２００の電源端子Ｔｓ９，Ｔｓ１０に供給される電源電圧を用いて動作電源を生成する。高周波非接触通信システムに電池電源があれば、ＲＦチップ１００の電源回路１０７はもとよりセキュリティチップ２００の電源回路２０７もその電池電源を動作電源に用いてもよい。
以上の如く、タイプＡ、タイプＢ、タイプＣの何れにも対応可能な高周波非接触通信システムに用いる半導体装置１として、ＲＦチップ１００にはタイプＡ及びタイプＢのセキュア処理を割り当て、セキュリティチップ２００にはタイプＣのセキュア処理を割り当て、通信方式に応じて双方に通信データのセキュアデータ処理機能を分散させた。
≪半導体装置≫
次に、図１で例示した一実施の形態に係る半導体装置１の構成について説明する。図２は本実施の形態の半導体装置１の上面側を示す平面図、図３は図２に示す半導体装置１の下面側を示す平面図、図４は図２に示す半導体装置１の封止体を除去した上面側を示す平面図、図５は図４のＡ−Ａ’線に沿った断面図、図６は図４のＢ−Ｂ’線に沿った断面図である。
本実施の形態の半導体装置１は、基材として配線基板３００を用いている。そして、この配線基板３００の上面（チップ搭載面）上には、図４乃至図６に示すように、接着材（ダイボンド材）５５０を介して、複数の半導体チップとしての前記ＲＦチップ１００とセキュリティチップ２００が搭載（積層）される。一方、配線基板３００の下面（実装面）には、図３、図５及び図６に示すように、外部端子となる複数の半田ボール（半田材）３０１が形成された、所謂、チップ積層型のＢＧＡ（Ball Grid Array）である。なお、本実施の形態では、図１に対応して、２つ（２種類）の半導体チップとしてＲＦチップ１００とセキュリティチップ２００が配線基板３００上に搭載されている構造を一例とするものである。
また、本実施の形態では、図４乃至図６に示すように、ＲＦチップ１００とセキュリティチップ２００のうち、外形サイズが大きい半導体チップが１段目に配置され、この１段目の半導体チップよりも外形サイズが小さい別の半導体チップが２段目に配置されている。具体的には、ＲＦチップ１００が下段、セキュリティチップ２００が上段に配置される。
また、図４乃至図６に示すように、各半導体チップ１００，２００は、図示を省略する半導体回路（半導体素子、トランジスタなど）が形成された主面（回路形成面）を上方に向ける、言い換えると、この主面とは反対側の裏面が配線基板の上面と対向するように、それぞれ搭載されている。そして、各半導体チップ１００，２００は、複数の導電性部材４１１、４１２を介して配線基板とそれぞれ電気的に接続されている。なお、本実施の形態の導電性部材４１１、４１２は、例えばワイヤである。
さらに、本実施の形態では、図１、図５及び図６に示すように、複数の半導体チップ１００，２００、複数の導電性部材４１１、４１２および配線基板３００の上面は封止体５００で覆われている。そして、この封止体５００の表面（上面）の一部のマーク領域５０１には、製品名などの適宜のマーク５０２が付与されている。マーク５０２の付与は、例えばレーザ光照射で行われ、図５及び図６に例示されるように、マーク５０２の表面には凹陥下マーク痕が形成される。
≪基材（配線基板、インタポーザ基板）≫
次に、基材（配線基板、インタポーザ基板）の一例である配線基板３００について説明する。
図７は配線基板３００の上面側を示す平面図、図８は図７に示す配線基板３００の下面側を示す平面図、図９は図７のＡ−Ａ’線に沿った断面図、図１０は図７のＢ−Ｂ’線に沿った断面図である。
基材の一例である配線基板３００は、図９及び図１０に示すように、例えば絶縁層（コア層）の表裏それぞれに配線層が形成された、所謂、多層配線基板である。なお、本実施の形態の絶縁層は、例えばガラス繊維を含む樹脂から成る。配線基板の配線層の数は２層に限らず、さらに多い４層、あるいは６層であってもよい。この場合は、各配線層間に別の絶縁層が配置される。
また、配線基板３００の上面（チップ搭載面）３１５の平面形状は、図４及び図７などに示すように、四角形から成る。詳細に説明すると、上面は、第１辺（第１上面辺、図７で言う上辺側）３１１と、この第１辺（第１上面辺）と対向する第２辺（第２上面辺、図７で言う下辺側）３１２と、この第１辺および第２辺と交差する第３辺（第３上面辺、図７で言う左辺側）３１３と、前記第３辺と対向する第４辺（第４上面辺、図７で言う右辺側）３１４を有している。
また、配線基板３００における絶縁層の表面（最上層、１層目）に形成された配線層は、導電性部材を介して半導体チップ１００，２００とそれぞれ電気的に接続される複数の電極パッド（ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，３２２を有している。なお、ボンディングリード３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，３２２に代表される本実施の形態の電極パッドは、例えば銅（Ｃｕ）から成る。詳細に説明すると、本実施の形態では、図４及び図７に示すように、基材の上面（チップ搭載面）の第１辺（第１上面辺）３１１に沿って形成（配置）された複数のボンディングリード（第１ボンディングリード）３２１Ａ，３３２１Ｂ，３２１Ｃ，３２１Ｄを有する。更に、この第１辺と対向する第２辺（第２上面辺）３１２に沿って形成（配置）された複数のボンディングリード（第２ボンディングリード）３２２とを有している。そして、複数の電極パッド（ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３３２１Ｄ，３２２の表面には、図示しない金属層（めっき膜）が形成されており、本実施の形態では、例えば、ニッケル（Ｎｉ）上に金（Ａｕ）が形成された積層膜である。
一方、配線基板３００の下面（実装面）の平面形状も、図３及び図８に示すように、四角形から成る。詳細に説明すると、下面は、第１辺（第１下面辺、図８で言う上辺側）３３１と、この第１辺（第１下面辺）と対向する第２辺（第２下面辺、図８で言う下辺側）３３２と、この第１辺および第２辺と交差する第３辺（第３下面辺、図８で言う右辺側）３３３と、前記第３辺と対向する第４辺（第４下面辺、図８で言う左辺側）３３４を有している。そして、絶縁層の裏面（最下層、２層目）に形成された配線層は、外部端子が形成（接続）される複数の電極パッド（バンプランド）３０２を有している。なお、上述した複数の外部端子Ｔｄ１、Ｔｄ２、Ｔｄ３，Ｔｄ４，Ｔｄ５，Ｔｄ６（図１参照）は、この複数の電極パッド（バンプランド）３０２の一部である。また、この電極パッド３０２について詳細に説明すると、本実施の形態では、図３及び図８に示すように、複数の電極パッド３０２は各辺（第１、第２、第３および第４辺）に沿って配置（形成）されている。言い換えると、複数の電極パッド３０２は、平面視において、行列状に配置されている。なお、本実施の形態の電極パッド３０２は、例えば銅（Ｃｕ）から成る。また、複数の電極パッド（バンプランド）３０２の表面には、図示しない金属層（めっき膜）が形成されており、本実施の形態では、例えば、ニッケル（Ｎｉ）上に金（Ａｕ）が形成された積層膜である。
なお、上面に形成された複数の電極パッド（ボンディングリード）３２１Ａ，３３２１Ｂ，３２１Ｃ、３３２１Ｄ，３２２は、図示しない上面および下面のそれぞれに形成された配線（上面側配線パターン、下面側配線パターン）と、図示しない上面および下面のうちの一方から他方に向かって形成された孔（ビア）の内部に形成された配線（ビア配線）を介して、下面に形成された複数の電極パッド（バンプランド）３０２と、それぞれ電気的に接続されている。
また、配線基板３００の上面は、複数の電極パッド（ボンディングリード）３２１Ａ，３３２１Ｂ，３２１Ｃ、３２１Ｄ，３２２のそれぞれが露出するように、図示しない絶縁膜（ソルダレジスト膜）で覆われている。一方、配線基板３００の下面も、複数の電極パッド（バンプランド）３０２のそれぞれが露出するように、図示しない絶縁膜（ソルダレジスト膜）で覆われている。
≪ＲＦチップ≫
次に、ＲＦチップ１００について説明する。図１１はＲＦチップ１００の上面を示す平面図である。
ＲＦチップ１００は、図４及び図１１に示すように、平面形状が四角形からなる主面（表面、回路形成面）１２５、前記主面に形成された複数の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２、および主面とは反対側の裏面（背面）を有している。詳細に説明すると、主面（表面、回路形成面）１２５は、第１辺（第１主面辺、図１１で言う上辺側）１２１と、この第１辺（第１主面辺）１２１と対向する第２辺（第２主面辺、図１１で言う下辺側）１２２と、この第１辺および第２辺と交差する第３辺（第３主面辺、図１１で言う左辺側）１２３と、前記第３辺と対向する第４辺（第４主面辺、図１１で言う右辺側）１２４を有している。
ＲＦチップ１００には、前述のように外部から入力（受信）した信号（アナログ信号）を別の信号（デジタル信号）に変換する復調回路や、外部へ出力（送信）する信号（デジタル信号）を別の信号（アナログ信号）に変換する変調回路、ＣＰＵ１０１、ＵＡＲＴ１０６等が形成されていることは言うまでもない。
また、図１１に示すように、半導体チップの主面（表面、回路形成面）１２５に形成された複数の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２、は、主面１２５の第１辺（第１主面辺）１２１に沿って形成（配置）された複数の電極パッド（第１主面辺パッド）１３１Ａ，１３１Ｂ、１３１Ｃと、この第１辺と対向する第２辺（第２主面辺）１２２に沿って形成（配置）された複数の電極パッド（第２主面辺パッド）１３２に大別される。言い換えると、本実施の形態では、上記２つの辺（第１主面辺、第２主面辺）１２１，１２２以外の辺には電極パッドが形成されていない、所謂、２辺パッド構造である。
ここで、ＲＦチップ１００の構成について詳細に説明すると、ＲＦチップ１００は、例えばシリコン（Ｓｉ）からなる半導体基板の上面に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などが形成され、さらに、この上面上に複数の配線層および複数の絶縁層が交互に積層されている。そして、複数の配線層のうちの最上層の配線層に形成された配線の一部が上記の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２に相当しており、本実施の形態では、この電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２が形成された面を主面（表面、回路形成面）１２５と呼んでいる。
複数の電極パッド（第１主面辺パッド）１３１Ａは、非接触通信による送信信号（アナログ信号）を、アンテナ３を介して外部へ出力するための複数の電極パッド（第１パッド、送信用パッド）であり、図１の外部端子Ｔｒ５，Ｔｒ６に対応される。
複数の電極パッド（第１主面辺パッド）１３１Ｂは、非接触通信による受信信号（アナログ信号）を、アンテナ３を介して外部から入力（受信）するための複数の電極パッド（第２パッド、受信用パッド）であり、図１の外部端子Ｔｒ３，Ｔｒ４に対応される。
複数の電極パッド（第１主面辺パッド）１３１Ｃは、電源回路１０７をアンテナ３に接続するパッド（図１の外部端子Ｔｒ１，Ｔｒ２に対応する）、電源回路１０７をセキュリティチップ２００に接続するパッド（図１の外部端子Ｔｒ９，Ｔｒ１０に対応する）、ＲＦチップ１００のＵＡＲＴ１０６をセキュリティチップ２００のＵＡＲＴ２０６に接続するための複数の電極パッド（通信用パッド）を意味する。尚、第１主面辺パッド１３１Ｃの数は、便宜上、実際の数よりも少ない数にて図示している。
複数の電極パッド（第２主面辺パッド）１３２は、図１では図示を省略した入出力ポートの外部入出端子やクロック入力端子などを意味する。
本実施の形態では、図４及び図１１に示すように、第１辺（第１主面辺）１２１に沿って配置された複数の電極パッド（第１パッド、送信用パッド）１３１Ａが、他のパッド（第１パッドを除く第１主面辺パッド）１３１Ｂ，１３１Ｃよりも第２辺（第２主面辺）１２２側に配置されている。言い換えると、複数の電極パッド（第１パッド、送信用パッド）１３１Ａの配置列は、他のパッド（第１パッドを除く第１主面辺パッド）１３１Ｂ，１３１Ｃの配置列とは異なる（同じライン上ではない）。さらに言い換えると、平面視において、複数の電極パッド（第１パッド、送信用パッド）１３１Ａは、他のパッド（第１パッドを除く第１主面辺パッド）１３１Ｂ，１３１Ｃと複数の電極パッド（第２主面辺パッド）１３２との間に配置されている。すなわち、複数の電極パッド（第１主面辺パッド）１３１Ａ，１３１Ｂ，１３１Ｃは、第１辺（第１主面辺）１２１に沿って複数列（本実施の形態では２列）に亘って形成（配置）されているのに対し、複数の電極パッド（第２主面辺パッド）１３２は、第２辺（第２主面辺）１２２に沿って単数列（１列）で形成（配置）されている。さらに詳細に説明すると、本実施の形態では、複数の電極パッド（第１パッド、送信用パッド）１３１Ａは、第１辺（第１主面辺）１２１を二等分する中心点を通過する中央線（仮想線）ＬＣｖよりも第４辺（図１１で言う右辺側）１２４に位置している。また、第３辺（第３主面辺）１２３を二等分する中心点を通過する中央線（仮想線）ＬＣｈよりも第１辺（図１１で言う上辺側）１２１に位置している。
上記送信用パッド１３１Ａを受信用パッド１３１Ｂやその他の電極パッド１３１Ｃの列に比べて第１辺１２１からの距離を大きく採る理由は以下の通りである。すなわち、アンテナ３を駆動する送信信号を出力する送信バッファの駆動の駆動能力は、ＵＡＲＴ１０６のシリアル出力バッファやその他の入出力ポートの出力バッファに比べても大きくなり、まして、駆動用に出力トランジスタのサイズは、受信用の入力バッファやその他の入力バッファの入力トランジスタに比べてそのサイズは格段に小さい。サイズの大きなトランジスタは複数個の要素トランジスタを並列接続して構成され、ＥＳＤ保護回路も個々の要素トランジスタ毎に配置されることになる。したがって、上記送信用パッド１３１Ａに接続する送信バッファのサイズは出力トランジスタサイズが大きいだけでなく其れに応じてＥＳＤ保護回路も大きくなる。したがって、そのような送信バッファをその他の入出力回路の外部入出力インタフェース回路のアレイと同等のＩＯセル領域に配置して構成する場合には、面積的な制約を受けたり、送信バッファ回路から送信パッドまでの配線に無駄を生ずる虞がある。これを回避するために、図１１に例示されるようにパッド１３１Ｂ，１３１Ｃに接続される外部入出力インタフェース回路用のＩＯセル領域１４０に比べて、大きな回路領域１４１に送信バッファ回路を構成する領域を割り当てて、送信用パッド１３１Ａの配置に関する面積効率が悪化するという事態を回避できるようにした。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長の最適化も容易化できるようにした。
≪セキュリティチップ≫
次に、セキュリティチップ２００について説明する。図１２はセキュリティチップ２００の上面を示す平面図である。
本実施の形態のセキュリティチップ２００は、図４及び図１２に示すように、平面形状が四角形からなる表面（主面、回路形成面）２１５、前記表面に形成された複数の電極パッド（ボンディングパッド）２３１、および表面とは反対側の背面（裏面）を有している。詳細に説明すると、表面（主面、回路形成面）は、第１辺（第１主面辺、図１２で言う上辺側）２２１と、この第１辺（第１表面辺）２２１と対向する第２辺（第２表面辺、図１２で言う下辺側）２２２と、この第１辺および第２辺と交差する第３辺（第３表面辺、図１２で言う左辺側）２２３と、前記第３辺と対向する第４辺（第４表面辺、図１２で言う右辺側）２２４を有している。
セキュリティチップ２００には、前述のようにＣＰＵ２０１やＵＡＲＴ２０６などが形成されていることは言うまでもない。
図１２に示すように、セキュリティチップ２００の表面（主面、回路形成面）２１５に形成された複数の電極パッド（ボンディングパッド）２３１は、主面の第１辺（第１表面辺）２２１に沿って形成（配置）されている。言い換えると、本実施の形態では、上記１つの辺（第１表面辺）２２１以外の辺には電極パッドが形成されていない、所謂、片辺パッド構造である。
ここで、セキュリティチップ２００の構成について詳細に説明する。セキュリティチップ２００は、例えばシリコン（Ｓｉ）からなる半導体基板の上面に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などが形成され、さらに、この上面上に複数の配線層および複数の絶縁層が交互に積層されている。そして、複数の配線層のうちの最上層の配線層に形成された配線の一部が上記の電極パッド（ボンディングパッド）２３１に相当しており、本実施の形態では、この電極パッド（ボンディングパッド）２３１が形成された面を表面（主面、回路形成面）２１５と呼んでいる。
複数の電極パッド（第１表面辺パッド）２３１は、セキュリティチップ２００とＲＦチップ１００との間で信号（デジタル信号）の入出力を行うための複数の通信用パッド（図１の外部端子Ｔｓ７，Ｔｓ８に対応する）と、外部から電源を入力（受信）するための複数の電源用パッド（図１のＴｓ９、Ｔｓ１０に対応する）とに割り当てられている。複数の電極パッド（通信用パッド、電源用パッド）２３１は、第１辺（第１表面辺）２２１を二等分する中心点を通過する中央線（仮想線）ＬＣｖよりも第３辺（図１２で言う左辺側）２２３寄りに位置している。また、第３辺（第３表面辺）２２３を二等分する中心点を通過する中央線（仮想線）ＬＣｈよりも第１辺（図１２で言う上辺側）２２１寄りに位置している。
≪半導体装置の製造工程≫
図１乃至図６に示す半導体装置１の製造工程について説明する。
半導体装置１の製造法手は、主に、１）．基材準備工程、２）．チップマウント（ダイボンド）工程、３）．ワイヤボンディング工程、４）．モールド工程、５）．ボールマウント工程、６）．切断（ダイシング）工程、７）．マーキング工程、及び８）．検査工程から成る。
１）．基材準備工程；
図１３は基材（配線基板、インタポーザ基板）の全体構造を示す上面図、図１４は図１３の下面図、図１５は図１３に示すＡ−Ａ’線に沿った断面図、図１６は図１３のＢ−Ｂ’線に沿った断面図である。
まず、基材の準備工程として、図１３乃至図１６に示すような母材（配線基板）４００を準備する。本実施の形態で使用する母材４００は、図１３乃至図１６に示すように、図７乃至図１０に示す複数のデバイス領域（パッケージ形成領域）４０１と、この複数のデバイス領域のうちの互いに隣り合う２つのデバイス領域間、言い換えると、各デバイス領域の周囲に位置するダイシング領域４０２を有する、所謂、多数個取り基板である。本実施の形態では、図１３及び図１６に示すように、複数のデバイス領域が行列状に配置されている。
また、各デバイス領域４０１は、ダイシングされて分割されることにより前記配線基板３００とされ、前述したように、平面形状が四角形（第１辺、第２辺、第３辺および第４辺）から成り、複数の電極パッド（ボンディングリード、バンプランド）が上下面それぞれに形成されている。以下の製造工程に説明において、便宜上、デバイス領域４０１は配線基板３００と同意義で用いるものとする。
なお、次の工程からは、１つのデバイス領域のみ抜粋して説明する。
２）．チップマウント（ダイボンド）工程；
次にチップマウント（ダイボンド）工程について説明する。図１７はチップマウント工程において母材のデバイス領域にＲＦチップが搭載された状態を示す平面図、図１８は図１７に示すＡ−Ａ’線に沿った断面図、図１９は図１７のＢ−Ｂ’線に沿った断面図である。
図１７乃至図１９に示すように、上記したＲＦチップ１００を母材４００の各デバイス領域４０１における上面（チップ搭載面）上に、接着材（ダイボンド材）を介して搭載する。詳細に説明すると、ＲＦチップ１００の裏面（背面）が母材（基材）４００の上面と対向するように、接着材（ダイボンド材）を介して母材（基材）４００の上面に搭載する。このとき、基材４００の上面に形成された複数の電極パッド（ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，３２２がＲＦチップ１００から露出するように、第１辺（第１上面辺）３１１に沿って形成（配置）された複数のボンディングリード（第１ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄと、第２辺（第２上面辺）３１２に沿って形成（配置）された複数のボンディングリード（第２ボンディングリード）３２２との間にＲＦチップ１００を搭載する。また、図４及び図１７に示すように、ＲＦチップ１００の第１辺（第1主面辺）１２１、第２辺（第２主面辺）１２２、第３辺（第３主面辺）１２３および第４辺（第４主面辺）１２４が、基材４００におけるデバイス領域４０１の第１辺（第１上面辺）３１１、第２辺（第２上面辺）３１２、第３辺（第３上面辺）および第４辺（第４上面辺）とそれぞれ並ぶように、ＲＦチップ１００を配置している。
なお、本実施の形態の接着材は、例えばフィルム状の接着材であり、絶縁性から成る。しかしながら、ペースト状（流動性を有する）の接着材（流動性を有する接着材）であってもよい。
図２０はチップマウント工程においてデバイス領域にＲＦチップ及びセキュリティチップが搭載された状態を示す平面図、図２１は図２０に示すＡ−Ａ’線に沿った断面図、図２２は図２０のＢ−Ｂ’線に沿った断面図である。
図２０乃至図２２に示すように、次に、上記セキュリティチップ２００をＲＦチップ１００の主面（表面、回路形成面）１２５上に、接着材（ダイボンド材）を介して搭載する。詳細に説明すると、セキュリティチップ２００の背面（裏面）がＲＦチップ１００の主面１２５と対向するように、接着材（ダイボンド材）を介してＲＦチップ１００の主面１２５に搭載する。このとき、下段側に位置するＲＦチップ１００の主面１２５に形成された複数の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２がセキュリティチップ２００から露出するように、第１辺（第１主面辺）１２１に沿って形成（配置）された複数の電極パッド（第１主面辺パッド）１３１Ａ，１３１Ｂ，１３１Ｃと、第２辺（第２主面辺）１２２に沿って形成（配置）された複数の電極パッド（第２主面辺パッド）１３２との間にセキュリティチップ２００を搭載する。また、図４及び図２０に示すように、セキュリティチップ２００の第１辺（第1表面辺）２２１、第２辺（第２表面辺）２２２、第３辺（第３表面辺）２２３および第４辺（第４表面辺）２２４が、ＲＦチップ１００の第１辺（第１主面辺）１２１、第２辺（第2主面辺）１２２、第３辺（第３主面辺）１２３および第４辺（第４主面辺）１２４とそれぞれ並ぶように、セキュリティチップ２００を配置している。すなわち、セキュリティチップ２００は、セキュリティチップ２００の第１辺（第1表面辺）２２１、第２辺（第２表面辺）２２２、第３辺（第３表面辺）２２３および第４辺（第４表面辺）２２４が、基材４００のデバイス領域４０１の第１辺（第１上面辺）３１１、第２辺（第2上面辺）３１２、第３辺（第３上面辺）および第４辺（第４上面辺）とそれぞれ並ぶように、配置されている。
ここで、上記したように、ＲＦチップ１００の第１辺（第１主面辺）１２１に沿って配置された複数の電極パッド（第１パッド、送信用パッド）１３１Ａは、他のパッド（第１パッドを除く第１主面辺パッド）１３１Ｂ，１３１Ｃよりも第２辺（第２主面辺）１２２側に配置されている。そのため、図２０に示すように、セキュリティチップ２００の中心部がＲＦチップ１００の第４辺（第４主面辺、図１１で言う右辺側）１２４よりも第３辺（第３主面辺、図１１で言う左辺側）１２３側に位置するように、セキュリティチップ２００をＲＦチップ１００上に配置している。言い換えると、セキュリティチップ２００は、ＲＦチップ１００の主面において、ＲＦチップ１００の第３辺（第３主面辺、図１１で言う左辺側）１２３側に寄せている。これにより、本実施の形態では、セキュリティチップ２００の中心部は、ＲＦチップ１００の中心部と重ならない。
なお、本実施の形態の接着材は、例えばフィルム状の接着材であり、絶縁性から成る。しかしながら、ペースト状（流動性を有する）の接着材（流動性を有する接着材）であってもよい。
３）．ワイヤボンディング工程；
図２３は母材のデバイス領域に搭載したＲＦチップ及びセキュリティチップに対するワイヤボンディング工程において下段のＲＦチップにワイヤボンディングを行った状態を示す平面図、図２４は図２３に示すＡ−Ａ’線に沿った断面図、図２５は図２３のＢ−Ｂ’線に沿った断面図である。
図２３乃至図２５に示すように、下段側に位置するＲＦチップ１００の複数の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２と各デバイス領域４０１における複数の電極パッド（ボンディングリード、第1リード群）３２１Ａ，３２１Ｂ，３２１Ｃ，３２２に対しては、導電性部材である複数のワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１を介してそれぞれ電気的に接続する。
詳細に説明すると、まず、ワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１の一部（端部）をＲＦチップ１００の電極パッド（ボンディングパッド）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２に接続した後、このワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１の他部を基材４０１の電極パッド（ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３２２に接続している。すなわち、本実施の形態では、ＲＦチップ１００と基材４０１とを電気的に接続するワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１は、所謂、正ボンディング方式により形成している。そのため、ＲＦチップ１００の電極パッド１３１Ａ，１３１Ｂ，１３１Ｃ，１３２上では、図２５に例示されるように、ＲＦチップ１００の主面に対してほぼ垂直にワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１が形成されている。また、電極パッド（ボンディングリード）３２１Ａ，３２１Ｂ，３２１Ｃ，３２２の表面（図示しない絶縁膜から露出した面）とワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１のなす角度は、電極パッド（ボンディングパッド）３２１Ａ，３２１Ｂ，３２１Ｃ，３２２の表面（図示しない絶縁膜から露出した面）とワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１のなす角度よりも小さい。
なお、ワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１の一部（端部）には第１ボンドのためのボール部（バンプ）４２０が形成されており、このボール部４２０をＲＦチップ）１００の電極パッド（ボンディングパッド）３２１Ａ，３２１Ｂ，３２１Ｃ，３２２に接続している。図２３乃至図２５において第１ボンドのための上記ボール部４２０は一部のみ図示してある。
図２６は母材４００のデバイス領域４０１に搭載したＲＦチップ及びセキュリティチップに対するワイヤボンディング工程において上段のセキュリティチップにワイヤボンディングを行った状態を示す平面図、図２７は図２６に示すＡ−Ａ’線に沿った断面図、図２８は図２６のＢ−Ｂ’線に沿った断面図である。
図２６乃至図２８に示すように、その次に、上段側に位置するセキュリティチップ２００の複数の電極パッド（ボンディングパッド）２３１と各デバイス領域（基材）４０１の複数の電極パッド（ボンディングリード、第２リード群）３２１Ｄを、導電性部材である複数のワイヤ４１２を介してそれぞれ電気的に接続する。
詳細に説明すると、まず、ワイヤ４１２の一部（端部）を基材４０１の電極パッド（ボンディングリード）３２１Ｄに接続した後、このワイヤ４１２の他部をセキュリティチップ２００の電極パッド（ボンディングパッド）２３１に接続している。このとき、本実施の形態では、セキュリティチップ２００の電極パッド２３１には、予め、ワイヤ４１２の一部からなるボール部（バンプ）４３０を形成しておき、このボール部（バンプ）４３０を介して、ワイヤ４１２の他部と電極パッド（ボンディングパッド）２３１とを電気的に接続している。ワイヤ４１２の一部（端部）に形成された第１ボンドのためのボール部（バンプ）４２０は、基材４０１の電極パッド（ボンディングリード）３２１Ｄに接続される。すなわち、本実施の形態では、セキュリティチップ２００と基材４０１とを電気的に接続するワイヤ４１２は、所謂、逆ボンディング方式により形成している。そのため、基材４０１の電極パッド上では、基材４０１の上面に対してほぼ垂直にワイヤ４１２が形成されている。また、電極パッド（ボンディングリード）２３１の表面（図示しない絶縁膜から露出した面）とワイヤ４１２のなす角度は、電極パッド（ボンディングパッド）２３１の表面（図示しない絶縁膜から露出した面）とワイヤ４１２のなす角度よりも大きい。
なお、図２６乃至図２８において第１ボンドのための上記ボール部４２０は一部のみ図示してある。
４）．モールド工程；
次にモールド工程を説明する。
図２９は一括モールドを行った後の状態を示す平面図、図３０は図２９に示すＡ−Ａ’線に沿った断面図、図３１は図２９のＢ−Ｂ’線に沿った断面図である。
モールド工程では、図示しない成形金型内に、ＲＦチップ１００及びセキュリティチップ２００搭載された母材（多数個取り基板）４００を配置する。そして、図２９乃至図３１に示すように、ＲＦチップ１００、セキュリティチップ２００および複数のワイヤ４１０Ａ，４１０Ｂ，４１０Ｃ，４１１，４１２を樹脂で封止して封止体５００を形成する。このとき、本実施の形態では、複数のデバイス領域４０１にそれぞれ配置された複数の半導体チップ１００，２００を、図示しない成形金型に形成された１つのキャビティで覆い、複数の半導体チップ１００，２００（またはデバイス領域４０１）を一括して封止する。これにより、隣り合う２つのデバイス領域４０１の間に位置するダイシング領域の上面も、樹脂で覆われる。なお、本実施の形態の樹脂は、例えばエポキシ系の熱硬化性樹脂である。
５）．ボールマウント工程；
図３２はボールマウント工程からダイシング工程を経た後の状態を示す平面図、図３３は図３２に示すＡ−Ａ’線に沿った断面図、図３４は図３２のＢ−Ｂ’線に沿った断面図である。
次に、封止体５００が形成された基材４００を図示しない成形金型から取り出した後、図３２乃至図３４に示すように、各デバイス領域４０１における下面に形成された電極パッド（バンプランド）３０２に、外部端子となる半田ボール（半田材）３０１を形成（接続）する。
なお、本実施の形態の半田ボール３０１は、例えば錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）の合金からなる、所謂、鉛フリー半田材を使用している。なお、前記鉛フリー半田材とは、ＲｏＨＳ（Restriction of Hazardous Substances）指令に基づいて、鉛（Ｐｂ）の含有率が１０００ｐｐｍ（０．１ｗｔ％）以下のものを言う。なお、錫（Ｓｎ）を含有する半田材を使用した場合には、銅（Ｃｕ）が拡散しやすいことから、本実施の形態は、前記鉛フリー半田材に限らず、鉛（Ｐｂ）を含有する半田材を使用した場合にも適用することができるが、環境汚染対策を考慮した場合は、本実施の形態のように、鉛フリー半田材を使用することが好ましい。
６）．切断（ダイシング）工程；
次に、封止体５００と母材（多数個取り基板）４００を切断することで、各デバイス領域４０１を母材４００から分離する。詳細に説明すると、上記した母材４００のダイシング領域内に、図示しないダイシングブレードを走行させることで、外部端子が形成されたデバイス領域４０１を母材（多数個取り基板）４００から分離する。
７）．マーキング工程；
次に、図示しないトレイに個片化された基材を配置し、図２に示すように、封止体５００の表面に製品名などのマーク５０２を形成（付与）する。本実施の形態では、例えばレーザを封止体５００の表面に照射することで、封止体５００の表面にマーク５０２を刻印している。そのため、図５及び図６に示すように、封止体５００の表面にはマーク５０２の痕跡として凹部（溝）が形成される。
８）．検査工程：
その後、形成したマーク５０２の外観検査（視認性チェック）や、搭載された半導体チップ１００，２００の電気試験などを行い、半導体装置１が完成する。
≪電子装置（電子システム）について≫
上記の製造工程により完成された半導体装置１（検査工程において良品と判定された半導体装置）は、例えば図１で説明したように携帯電話機やＩＣカードなどの、図示しない実装基板（マザーボード）に、その他の回路部品と共に実装されて、高周波非接触通信システムを構成することになる。
≪実施形態による効果≫
図１などに基づいて説明したように、タイプＡ、タイプＢ、タイプＣの何れにも対応可能な高周波非接触通信システムに用いる半導体装置１として、上述のように、ＲＦチップ１００にはタイプＡ及びタイプＢのセキュア処理を割り当てる。セキュリティチップ２００にはタイプＣのセキュア処理を割り当てる。このように通信方式に応じて双方に通信データのセキュアデータ処理機能を分散させたから、セキュリティチップに全ての通信方式のセキュアデータ処理機能を負担させる場合に比べて、ＲＥチップ１００とセキュリティチップ２００の大きさが極端に異ならないようになる。したがって、半導体装置１の平面的サイズの小型化、実装基板に対する占有面積の縮小化、という効果を得ることができる。
更に、上記セキュアデータ処理機能の分散により、通信データのセキュアデータ処理機能が分散された一方のセキュリティチップ２００として、タイプＣの非接触通信方式のセキュア処理に利用されていた既存のデータ処理用の半導体チップを流用可能になる。
図１１に例示されるようにパッド１３１Ｂ，１３１Ｃに接続される外部入出力インタフェース回路用のＩＯセル領域１４０に比べて、大きな回路領域１４１に送信バッファ回路を構成する領域を割り当てた。これによって、送信用パッド１３１Ａの配置に関する面積効率が悪化するという事態を回避できる。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長の最適化も容易化できるようになる。
また、送信用パッド１３１Ａを受信用パッド１３１Ｂよりもチップの縁辺から遠ざけることによって、高周波出力電流を外部に出力する外部出力バッファが他の外部入出力バッファのサイズに比べて大きいということによって送信用パッドの配置に関する面積効率が悪化するという事態を回避することが容易になる。また、高周波出力電流を外部に出力する外部出力バッファから対応する送信パッドまでの内部配線長の最適化も容易になる。
送信用パッド１３１Ａが他の入出力パッド列からずれていても、送信用パッド１３１Ａを避けるようにセキュアチップ２００をＲＦチップ１００上で偏倚させることによって半導体チップの積層と対応パッドの電気的接続の障害を容易に回避することが可能になる。
これらにより、異なる複数の高周波非接触通信方式に対応する半導体装置１をマルチチップで最適に、即ち、高機能化して信頼性を確保しながら小型化を実現することができる。
また、上述のようにワイヤボンディングによってそのような半導体装置１を得ることができるから、フリップチップ実装に比べて半導体装置１の低コスト化に資することができる。
更に、上段チップ２００のワイヤは逆ボンディング方式により形成しているため、半導体装置１の薄型化、あるいはレーザによるマーキングが可能となる。正ボンディングを採用する場合には上段チップ２００のパッドから立ち上がるワイヤの立ち上がり長さが長くなり、その分を併せて、レーザマーキングによる表面の凹陥寸法を考慮しなければ、レーザマーキングによる凹陥痕跡部分からワイヤが露出する不良を生ずることになる。
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本実施の形態では、基材（配線基板、インタポーザ基板）の電極パッド（ボンディングリード、バンプランド）の表面（絶縁膜からの露出面）に金属膜（めっき膜）が形成され手いることについて説明したが、これに限定されるものではない。すなわち、各電極パッドの表面には金属膜は形成されていなくてもよい。しかしながら、電極パッド（ボンディングリード、バンプランド）が銅（Ｃｕ）から成る場合は、その表面（絶縁膜からの露出面）が酸化し易いため、導電性部材（ワイヤ、半田材）との接合性（密着性）を考慮すると、前記実施の形態のように、金属膜を形成しておくことが好ましい。
また、本実施の形態では、半導体チップ（ＲＦチップ）が２辺パッド構造であることについて説明したが、これに限定されるものではない。例えば、使用する基材や半導体チップ（ＲＦチップ１００、セキュリティチップ２００）の大きさによっては、各辺あるいは３つの辺に沿って電極パッドが形成されていてもよい。ただし、各半導体チップ１００、２００を、複数のワイヤを介して基材と電気的に接続することを考慮すると、下段の半導体チップに形成される電極パッドは、上段の半導体チップで覆われていない、言い換えると、上段の半導体チップから露出していなければならない。
また、本実施の形態では、半導体チップ（ＲＦチップ１００）の主面の第１辺（第１上面辺）に沿って形成された複数の電極パッド（第１主面辺パッド）が、この半導体チップ（ＲＦチップ１００）と半導体チップ（セキュリティチップ２００）との間で信号（デジタル信号）の入出力を行うための複数の電極パッド（通信用パッド）を有していることについて説明したが、これに限定されるものではない。例えば、複数の電極パッド（通信用パッド）は、前記実施の形態とは異なる辺、すなわち、半導体チップ（ＲＦチップ１００）の主面の第２辺（第２上面辺）に沿って形成された複数の電極パッド（第２主面辺パッド）に含まれていてもよい（電源用パッドも同様）。なお、上段に積層される半導体チップ（セキュリティチップ２００）の電極パッド（通信用パッド）は、図４に示すように、基材の第１辺（第１上面辺）側に配置されているため、この電極パッド（通信用パッド）との接続（配線長）を考慮した場合は、前記実施の形態のように、同じ辺側に半導体チップ（ＲＦチップ１００）の電極パッド（通信用パッド）を配置しておくことが好ましい。
また、下段チップ（ＲＦチップ１００）は正ボンディング方式、上段チップ（セキュリティチップ２００）は逆ボンディング方式をメイン形態とする。但し、封止体の厚さが大きい場合には、上段チップに対しても正ボンディング方式を採用してもよい。
基材（配線基板）の下面に形成されたバンプランドには、外部端子となる半田ボールが形成される。但し、半導体装置の構成としては、半田ボールがバンプランドの表面に形成された、所謂、ＢＧＡ（Ball Grid Array）型の半導体装置に限らず、半田材がバンプランドの表面に形成された、所謂、ＬＧＡ（Land Grid Array）型の半導体装置であってもよい。
また、前記実施の形態では、複数のデバイス領域が設けられた母材（配線基板）を用いて半導体装置を製造することについて説明したが、これに限定されるものではなく、図７乃至図１０に示すような１つのデバイス領域のみからなる基材（配線基板）を用いてもよい。
また、半導体装置がサポートする高周波非接触インタフェース方式は上記タイプＡ、タイプＢ、タイプＣに限定されず、その他の通信方式であってもよりことは言うまでもない。さらに、変調方式はＡＳＫに限定されず、周波数変調方式などを採用することも可能である。第１半導体チップ及び第２半導体チップはＲＦチップ及びセキュリティチップに限定されず、夫々の内部回路も上記実施の形態に限定されず適宜変更可能である。
１ 半導体装置
２ 外付け回路
３ アンテナ
１０ コイル
１１ キャパシタ
１２ 復調用外部回路
１３ 変調用外部回路
１００ ＲＦチップ（第１半導体チップ）
１０１ 中央処理装置（ＣＰＵ）
１０２ 暗号化／復号回路
１０６ ＵＡＲＴ
１０７ 電源回路
１１０ 復調回路
１１１ 変調回路
１１２ 非接触制御回路
１２１ ＲＦチップ１００の第１主面辺
１２２ ＲＦチップ１００の第２主面辺
１２３ ＲＦチップ１００の第３主面辺
１２４ ＲＦチップ１００の第４主面辺
１２５ ＲＦチップの主面（表面、回路形成面）
１３１Ａ 電極パッド（ボンディングパッド、送信用の電極パッド、第１主面辺パッド）
１３１Ｂ 電極パッド（ボンディングパッド、受信用の電極パッド、第１主面辺パッド）
１３１Ｃ 電極パッド（ボンディングパッド）
１３２ 電極パッド（ボンディングパッド）
２００ セキュリティチップ（第２半導体チップ）
２０１ 中央処理装置（ＣＰＵ）
２０２ 暗号化／復号回路
２０６ ＵＡＲＴ
２０７ 電源回路
２１５ セキュリティチップ２００の表面（主面、回路形成面）
２２１ セキュリティチップ２００の第１表面辺
２２２ セキュリティチップ２００の第２表面辺
２２３ セキュリティチップ２００の第３表面辺
２２４ セキュリティチップ２００の第４表面辺
２３１ 電極パッド（ボンディングパッド）
３００ 配線基板（基材）
３０１ 半田ボール（半田材）
３０２ 電極パッド（バンプランド）
３１１ 配線基板３００の第１上面辺
３１２ 配線基板３００の第２上面辺
３１３ 配線基板３００の第３上面辺
３１４ 配線基板３００の第４上面辺
３１５ 配線基板３００の上面（チップ搭載面）
３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，３２２ 電極パッド（ボンディングリード）
３３１ 配線基板３００の第１下面辺
３３２ 配線基板３００の第２下面辺
３３３ 配線基板３００の第３下面辺
３３４ 配線基板３００の第４下面辺
４００ 母材（配線基板）
４０１ デバイス領域（パッケージ形成領域）
４０２ ダイシング領域
４１０Ａ，４１０Ｂ，４１０Ｃ，４１１，４１２ ワイヤ
４２０，４３０ ボール部（バンプ）
５００ 封止体
５０１ マーク領域
５０２ マーク
５５０ 接着材（ダイボンド材）

Claims (15)

  1. 平面形状が四角形からなる上面、前記上面の第１上面辺に沿って形成された複数の第１ボンディングリード、前記上面の前記第１上面辺と対向する第２上面辺に沿って形成された複数の第２ボンディングリード、前記上面とは反対側の下面、および前記下面に形成された複数のバンプランドを有する配線基板と、
    平面形状が四角形からなる主面、前記主面の第１主面辺に沿って形成された複数の第１主面辺パッド、前記主面の前記第１主面辺と対向する第２主面辺に沿って形成された複数の第２主面辺パッド、および前記主面とは反対側の裏面を有し、前記裏面が前記配線基板の前記上面と対向し、かつ、平面視において前記第１及び第２主面辺が前記第１及び第２上面辺とそれぞれ並び、かつ、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードがそれぞれ露出するように、前記配線基板の前記上面に搭載された第１半導体チップと、
    平面形状が四角形からなる表面、前記表面の第１表面辺に沿って形成された複数の第１表面辺パッド、および前記表面とは反対側の背面を有し、前記背面が前記第１半導体チップの前記主面と対向し、かつ、平面視において前記第１及び第２表面辺が前記第１及び第２主面辺とそれぞれ並び、かつ、前記複数の第１主面辺パッドおよび前記複数の第２主面辺パッドがそれぞれ露出するように、前記第１半導体チップの前記主面に搭載された第２半導体チップと、
    前記複数の第１主面辺パッドと前記複数の第１ボンディングリードの第１リード群を、それぞれ電気的に接続する複数の第１ワイヤと、
    前記複数の第２主面辺パッドと前記複数の第２ボンディングリードを、それぞれ電気的に接続する複数の第２ワイヤと、
    前記複数の第１表面辺パッドと前記複数の第１ボンディングリードの第２リード群を、それぞれ電気的に接続する複数の第３ワイヤと、
    を含み、
    前記第１半導体チップは、高周波非接触通信のインタフェース制御と、通信データのデータ処理と、を行い、
    前記第２半導体チップは、前記通信データの別のデータ処理を行い、
    前記複数の第１主面辺パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッドと、高周波受信電流信号を外部から入力するための複数の第２パッドを有しており、
    前記複数の第１パッドは、前記複数の第１主面辺パッドのうちの他のパッドよりも前記第２主面辺寄りに配置されている半導体装置。
  2. 前記第１パッド及び第２パッドは電磁波通信のためのアンテナへの接続に用いられるパッドである、請求項１記載の半導体装置。
  3. 前記第１パッドに接続する出力トランジスタは前記第２パッドに接続する入力トランジスタよりも大きなトランジスタサイズを有する、請求項２記載の半導体装置。
  4. 前記第２半導体チップは、前記第１半導体チップに対して前記第１主面辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの前記主面に搭載されている、請求項１記載の半導体装置。
  5. 前記第２リード群は前記第１上面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置され、
    前記第１表面辺パッドは前記第１表面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている、請求項４記載の半導体装置。
  6. 前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号であり、第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号であり、第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号であり、
    前記第１半導体チップは、前記高周波非接触通信のインタフェース制御と共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行い、
    前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う、請求項１記載の半導体装置。
  7. 以下の工程を含む半導体装置の製造方法：
    （ａ）平面形状が四角形からなる上面、前記上面の第１上面辺に沿って形成された複数の第１ボンディングリード、前記上面の前記第１上面辺と対向する第２上面辺に沿って形成された複数の第２ボンディングリード、前記上面とは反対側の下面、および前記下面に形成された複数のバンプランドを有する配線基板を準備する工程；
    （ｂ）前記（ａ）工程の後、平面形状が四角形からなる主面、前記主面の第１主面辺に沿って形成された複数の第１主面辺パッド、前記主面の前記第１主面辺と対向する第２主面辺に沿って形成された複数の第２主面辺パッド、および前記主面とは反対側の裏面とを有し、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う第１半導体チップを、前記第１半導体チップの前記裏面が前記配線基板の前記上面と対向し、かつ、平面視において前記第１及び第２主面辺が前記第１及び第２上面辺とそれぞれ並び、かつ、前記複数の第１ボンディングリードおよび前記複数の第２ボンディングリードが前記第１半導体チップからそれぞれ露出するように、前記配線基板の前記上面に搭載する工程；
    （ｃ）前記（ｂ）工程の後、平面形状が四角形からなる表面、前記表面の第１表面辺に沿って形成された複数の第１表面辺パッド、および前記表面とは反対側の背面を有し、前記通信データの別のデータ処理を行う第２半導体チップを、前記背面が前記第１半導体チップの前記主面と対向し、かつ、平面視において前記第１表面辺が前記第１主面辺とそれぞれ並び、かつ、前記複数の第１主面辺パッドおよび前記複数の第２主面辺パッドがそれぞれ露出するように、前記第１半導体チップの前記主面に搭載する工程；
    （ｄ）前記（ｃ）工程の後、複数の第１ワイヤを介して前記複数の第１主面辺パッドと前記複数の第１ボンディングリードの第１リード群を、複数の第２ワイヤを介して前記複数の第２主面辺パッドと前記複数の第２ボンディングリードを、複数の第３ワイヤを介して前記複数の第１表面辺パッドと前記複数の第１ボンディングリードの第２リード群を、それぞれ電気的に接続する工程；
    ここで、
    前記第１半導体チップの前記複数の第１主面辺パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッドと、高周波受信電流信号を外部から入力するための複数の第２パッドを有しており、
    前記複数の第１パッドは、前記複数の第１主面辺パッドのうちの他のパッドよりも前記第２主面辺寄りに配置されている。
  8. 前記第１パッド及び第２パッドは電磁波通信のためのアンテナへの接続に用いられるパッドである、請求項７記載の半導体装置の製造方法。
  9. 前記第１パッドに接続する出力トランジスタは前記第２パッドに接続する入力トランジスタよりも大きなトランジスタサイズを有する、請求項８記載の半導体装置の製造方法。
  10. 前記行程（ｃ）において、前記第２半導体チップは、前記第１半導体チップに対して前記第１主面辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの前記主面に搭載される、請求項７記載の半導体装置の製造方法。
  11. 前記第２リード群は前記第１上面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置され、
    前記第１表面辺パッドは前記第１表面辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている、請求項１０記載の半導体装置の製造方法。
  12. 前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号であり、第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号であり、第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号であり、
    前記第１半導体チップは、高周波非接触通信のインタフェース制御と共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行い、
    前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う、請求項７記載の半導体装置の製造方法。
  13. 一縁辺に沿って複数のボンディングリードを有する配線基板と、
    前記配線基板の前記一縁辺に相隣り合う一縁辺に沿って複数のパッドを有し、前記複数のボンディングリードがそれぞれ露出するように、前記配線基板の上に搭載され、高周波非接触通信のインタフェース制御と通信データのデータ処理とを行う前記第１半導体チップと、
    前記第１半導体チップの前記一縁辺に相隣り合う一縁辺に沿って複数のパッドを有し、前記第１半導体チップの複数のパッドがそれぞれ露出するように、前記第１半導体チップの上に搭載され、前記通信データの別のデータ処理を行う前記第２半導体チップと、を有し、
    前記第１半導体チップの前記パッドと前記複数のボンディングリードの第１リード群は、複数の第１ワイヤによってそれぞれ電気的に接続され、
    前記第２半導体チップの前記パッドと前記複数のボンディングリードの第２リード群は、複数の第２ワイヤによってそれぞれ電気的に接続され、
    前記第１半導体チップの前記パッドは、高周波送信電流信号を外部へ出力するための複数の第１パッドと、高周波受信電流信号を外部から入力するための複数の第２パッドを有しており、
    前記複数の第１パッドは、前記第1半導体チップの前記パッドのうちの他のパッドよりも前記第１半導体チップの前記一縁辺からの距離が大きくされ、
    前記第２半導体チップは、前記第１半導体チップに対してその前記一縁辺に沿って前記第１パッドから離隔する方向に偏倚して、前記第１半導体チップの上に搭載されている、半導体装置。
  14. 前記第２リード群は前記配線基板の前記一縁辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置され、
    前記第２半導体チップの前記パッドはその一縁辺に沿って前記第２半導体チップの偏倚方向に偏倚して配置されている、請求項１３記載の半導体装置。
  15. 前記第１半導体チップが高周波非接触通信の対象とする通信信号は搬送波周波数が相互に等しく第１乃至第３のＡＳＫ変調方式の信号であり、第２のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号と通信速度が等しい信号であり、第３のＡＳＫ変調方式の信号は第１のＡＳＫ変調方式の信号よりも変調度が低く且つ第１のＡＳＫ変調方式の信号よりも通信速度が速い信号であり、
    前記第１半導体チップは、前記高周波非接触通信のインタフェース制御と共に、前記データ処理として第１及び第２のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行い、
    前記第２半導体チップは、前記別のデータ処理として第３のＡＳＫ変調方式に係る受信データ及び送信データに対するセキュア処理を行う、請求項１３記載の半導体装置。
JP2012149284A 2012-07-03 2012-07-03 半導体装置 Expired - Fee Related JP5959097B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012149284A JP5959097B2 (ja) 2012-07-03 2012-07-03 半導体装置
US13/931,684 US9754919B2 (en) 2012-07-03 2013-06-28 Semiconductor device and method of manufacturing the same
CN201310272931.2A CN103530679B (zh) 2012-07-03 2013-07-02 半导体器件及其制造方法
US15/664,022 US9997499B2 (en) 2012-07-03 2017-07-31 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012149284A JP5959097B2 (ja) 2012-07-03 2012-07-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2014011424A true JP2014011424A (ja) 2014-01-20
JP5959097B2 JP5959097B2 (ja) 2016-08-02

Family

ID=49878876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012149284A Expired - Fee Related JP5959097B2 (ja) 2012-07-03 2012-07-03 半導体装置

Country Status (3)

Country Link
US (2) US9754919B2 (ja)
JP (1) JP5959097B2 (ja)
CN (1) CN103530679B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514533B (zh) * 2012-03-22 2015-12-21 Hon Hai Prec Ind Co Ltd 高頻傳輸模組及光纖連接器
FR3002099B1 (fr) 2013-02-12 2016-05-27 Proton World Int Nv Configuration de routeurs nfc pour communication p2p
JP5779227B2 (ja) * 2013-03-22 2015-09-16 株式会社東芝 半導体装置の製造方法
WO2016093833A1 (en) * 2014-12-11 2016-06-16 Ruckus Wireless, Inc. Low-profile clip for reduced electrical noise
WO2018110513A1 (ja) * 2016-12-15 2018-06-21 株式会社村田製作所 能動素子、高周波モジュールおよび通信装置
WO2020087253A1 (en) * 2018-10-30 2020-05-07 Yangtze Memory Technologies Co., Ltd. Ic package
CN109408127B (zh) * 2018-11-09 2022-05-24 四川科道芯国智能技术股份有限公司 芯片系统加载方法及芯片卡
WO2022027556A1 (zh) * 2020-08-07 2022-02-10 京东方科技集团股份有限公司 显示基板、显示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000172806A (ja) * 1998-12-08 2000-06-23 Hitachi Ltd 非接触ｉｃカード
JP2005057085A (ja) * 2003-08-05 2005-03-03 Matsushita Electric Ind Co Ltd 半導体装置
JP2005084935A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp メモリカード
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
JP2009054061A (ja) * 2007-08-29 2009-03-12 Renesas Technology Corp 半導体装置
JP2009152341A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置
US20120001347A1 (en) * 2010-07-02 2012-01-05 Samsung Electronics Co., Ltd. Semiconductor package having a stacked structure
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
JP2012114791A (ja) * 2010-11-26 2012-06-14 Renesas Electronics Corp 無線通信用半導体装置

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
DE19652395A1 (de) * 1996-06-13 1997-12-18 Samsung Electronics Co Ltd Integrierte Schaltkreisanordnung
TW455964B (en) * 2000-07-18 2001-09-21 Siliconware Precision Industries Co Ltd Multi-chip module package structure with stacked chips
US6873044B2 (en) * 2000-09-11 2005-03-29 Xytrans, Inc. Microwave monolithic integrated circuit package
US6472747B2 (en) * 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP2004111656A (ja) * 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
JP2004215225A (ja) * 2002-12-17 2004-07-29 Sony Corp 通信システムおよび通信方法、並びにデータ処理装置
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
KR100560770B1 (ko) * 2003-09-15 2006-03-13 삼성전자주식회사 실시간 프로토콜 전환 기능을 갖는 비접촉 집적회로 카드및 그것을 포함한 카드 시스템
JP2005340674A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置とその製造方法
KR20060039044A (ko) * 2004-10-29 2006-05-08 삼성전기주식회사 스택형 반도체 멀티칩 패키지
JP4748648B2 (ja) * 2005-03-31 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
CN100555589C (zh) 2005-06-29 2009-10-28 皇家飞利浦电子股份有限公司 制造半导体组件的方法
US7304395B2 (en) * 2005-07-05 2007-12-04 Oki Electric Industry Co., Ltd. Semiconductor chip package
KR100690922B1 (ko) * 2005-08-26 2007-03-09 삼성전자주식회사 반도체 소자 패키지
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US20070187836A1 (en) * 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate, with back-to-back die combination
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
JP2007317170A (ja) * 2006-04-28 2007-12-06 Renesas Technology Corp Ｉｃモジュールおよび携帯電話
KR100809693B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 하부 반도체 칩에 대한 신뢰도가 개선된 수직 적층형멀티칩 패키지 및 그 제조방법
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
GB0700671D0 (en) * 2006-12-15 2007-02-21 Innovision Res & Tech Plc Nfc communicator and method of data communication
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
JP2008166438A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
WO2008084841A1 (ja) * 2007-01-11 2008-07-17 Nec Corporation 半導体装置
US8609463B2 (en) * 2007-03-16 2013-12-17 Stats Chippac Ltd. Integrated circuit package system employing multi-package module techniques
GB0705635D0 (en) * 2007-03-23 2007-05-02 Innovision Res & Tech Plc Near field RF communicators
JP4877998B2 (ja) * 2007-03-30 2012-02-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7872356B2 (en) * 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7872340B2 (en) * 2007-08-31 2011-01-18 Stats Chippac Ltd. Integrated circuit package system employing an offset stacked configuration
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US8049321B2 (en) * 2008-05-30 2011-11-01 Mediatek Inc. Semiconductor device assembly and method thereof
JP5295657B2 (ja) 2008-06-27 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路、半導体集積回路を実装したｉｃカードおよびその動作方法
US8110441B2 (en) * 2008-09-25 2012-02-07 Stats Chippac, Ltd. Method of electrically connecting a shielding layer to ground through a conductive via disposed in peripheral region around semiconductor die
KR101004684B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 적층형 반도체 패키지
US8049312B2 (en) 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
JP2010171169A (ja) 2009-01-22 2010-08-05 Sanken Electric Co Ltd 半導体モジュール及びその制御方法
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
US7863100B2 (en) * 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
JP5455753B2 (ja) * 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
WO2010119772A1 (ja) * 2009-04-15 2010-10-21 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびそれを実装したｉｃカード
US8387238B2 (en) * 2009-06-14 2013-03-05 Jayna Sheats Processes and structures for IC fabrication
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
US8653654B2 (en) * 2009-12-16 2014-02-18 Stats Chippac Ltd. Integrated circuit packaging system with a stackable package and method of manufacture thereof
US8288844B2 (en) * 2009-12-17 2012-10-16 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
KR20120035297A (ko) * 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101711048B1 (ko) * 2010-10-07 2017-03-02 삼성전자 주식회사 차폐막을 포함하는 반도체 장치 및 제조 방법
US8502387B2 (en) * 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US8432028B2 (en) * 2011-03-21 2013-04-30 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8779562B2 (en) * 2011-03-24 2014-07-15 Stats Chippac Ltd. Integrated circuit packaging system with interposer shield and method of manufacture thereof
WO2012140169A1 (fr) * 2011-04-15 2012-10-18 Gemalto Sa Procede, circuit et dispositif de communication sans contact a emission activee
US8749056B2 (en) * 2011-05-26 2014-06-10 Infineon Technologies Ag Module and method of manufacturing a module
KR101909200B1 (ko) * 2011-09-06 2018-10-17 삼성전자 주식회사 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지
US8587123B2 (en) * 2011-09-27 2013-11-19 Broadcom Corporation Multi-chip and multi-substrate reconstitution based packaging
US8873282B2 (en) * 2011-10-18 2014-10-28 Micron Technology, Inc. Interfaces and die packages, and appartuses including the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000172806A (ja) * 1998-12-08 2000-06-23 Hitachi Ltd 非接触ｉｃカード
JP2005057085A (ja) * 2003-08-05 2005-03-03 Matsushita Electric Ind Co Ltd 半導体装置
JP2005084935A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp メモリカード
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
JP2009054061A (ja) * 2007-08-29 2009-03-12 Renesas Technology Corp 半導体装置
JP2009152341A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置
US20120001347A1 (en) * 2010-07-02 2012-01-05 Samsung Electronics Co., Ltd. Semiconductor package having a stacked structure
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
JP2012114791A (ja) * 2010-11-26 2012-06-14 Renesas Electronics Corp 無線通信用半導体装置

Also Published As

Publication number Publication date
US9754919B2 (en) 2017-09-05
US20170330864A1 (en) 2017-11-16
CN103530679B (zh) 2018-06-08
JP5959097B2 (ja) 2016-08-02
US9997499B2 (en) 2018-06-12
US20140011453A1 (en) 2014-01-09
CN103530679A (zh) 2014-01-22

Similar Documents

Publication Publication Date Title
JP5959097B2 (ja) 半導体装置
US9397072B2 (en) Method of manufacturing semiconductor device
JP4409455B2 (ja) 半導体装置の製造方法
CN104064486B (zh) 半导体装置以及层叠型半导体装置的制造方法
TWI636538B (zh) 整合扇出線圈結構
US8791544B2 (en) Semiconductor device, mounted substrate to be used in semiconductor device, and manufacturing method of mounted substrate
JP2005183923A (ja) 半導体装置およびその製造方法
US8736074B2 (en) Multi chip semiconductor device
KR20140141474A (ko) 반도체 장치
JP2012053831A (ja) Ｒｆｉｃチップの実装構造
US8928129B2 (en) Semiconductor packaging for a memory device and a fabricating method thereof
TWI612589B (zh) 半導體裝置及其製造方法
JP4141857B2 (ja) 半導体装置
US7265441B2 (en) Stackable single package and stacked multi-chip assembly
JP2003142648A (ja) 半導体装置およびその製造方法
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
US10692823B2 (en) Semiconductor device, semiconductor device manufacturing method, and electronic device
JP7462088B1 (ja) 高周波モジュール及びフェーズドアレイアンテナモジュール
JP7462089B1 (ja) 半導体パッケージ及びフェーズドアレイアンテナモジュール
KR19990051002A (ko) 적층형 패키지 및 그 제조방법
CN116364681A (zh) 一种感应芯片封装结构、工艺及半导体器件
JP2004063753A (ja) チップオンチップ接続用半導体チップ及びその接続方法
KR20100096916A (ko) 스택 패키지 및 그의 제조방법
JP2008258279A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160616

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160620

R150 Certificate of patent or registration of utility model

Ref document number: 5959097

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees