KR20100096916A - 스택 패키지 및 그의 제조방법 - Google Patents

스택 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR20100096916A
KR20100096916A KR1020090016003A KR20090016003A KR20100096916A KR 20100096916 A KR20100096916 A KR 20100096916A KR 1020090016003 A KR1020090016003 A KR 1020090016003A KR 20090016003 A KR20090016003 A KR 20090016003A KR 20100096916 A KR20100096916 A KR 20100096916A
Authority
KR
South Korea
Prior art keywords
hole
semiconductor chip
wiring
stack package
substrate
Prior art date
Application number
KR1020090016003A
Other languages
English (en)
Inventor
남종현
이웅선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090016003A priority Critical patent/KR20100096916A/ko
Publication of KR20100096916A publication Critical patent/KR20100096916A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명에 따른 스택 패키지 및 그의 제조방법은, 기판과, 상기 기판 상에 부착된 제1반도체 칩과, 상기 제1반도체 칩 상에 페이스-업(Face-Up) 타입으로 부착된 제2반도체 칩과, 상기 제1 및 제2반도체 칩을 포함하는 기판의 상면을 밀봉하며, 상기 기판을 노출시키는 제1홀, 상기 제2반도체 칩의 일부를 노출시키는 제2홀 및 상기 제1홀과 제2홀을 연결하는 트렌치를 구비한 봉지부 및 상기 제1홀과 제2홀 및 트렌치 내에 형성된 배선을 포함한다.

Description

스택 패키지 및 그의 제조방법{STACK PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 스택 패키지 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 봉지부 내에 배선이 형성된 스택 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
한편, 상기와 같은 스택 패키지 형성시, 센터 패드(Center Pad) 타입의 반도체 칩들 간을 스택하는 경우에는, 센터 패드의 반도체 칩과 기판 간을 연결하기 위해 금(Au)으로 이루어진 재배선(ReDistribution Layer)을 이용하거나, 또는, 각 반도체 칩 사이에 스페이서(Spacer)를 형성하고, 상기 스페이서를 통해 확보된 공간 내에 길이가 긴 와이어(Long Wire)를 형성하는 방식으로 스택 패키지를 구현하고 있다.
그러나, 전술한 종래 기술의 경우에는, 상기와 같은 금 재배선으로 인해 제조 비용이 증가하게 되며, 또한, 상기와 같이 긴 와이어의 공간을 확보하기 위한 스페이서로 인해, 전체 패키지의 높이를 증가시켜 봉지부 마진을 감소시키게 되고, 그래서, 작업성의 신뢰성을 저하시키게 된다.
본 발명은 제조 비용 증가를 방지할 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 전체 패키지의 높이 증가를 방지하여 봉지부 마진 감소를 방지함과 아울러, 그에 따른 작업성의 신뢰성 저하를 방지할 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 스택 패키지는, 기판; 상기 기판 상에 부착된 제1반도체 칩; 상기 제1반도체 칩 상에 페이스-업(Face-Up) 타입으로 부착된 제2반도체 칩; 상기 제1 및 제2반도체 칩을 포함하는 기판의 상면을 밀봉하며, 상기 기판을 노출시키는 제1홀, 상기 제2반도체 칩의 일부를 노출시키는 제2홀 및 상기 제1홀과 제2홀을 연결하는 트렌치를 구비한 봉지부; 및 상기 제1홀과 제2홀 및 트렌치 내에 형성된 배선;을 포함한다.
상기 기판은 레진(Resin)으로 이루어진 필름 형태인 것을 특징으로 한다.
상기 제1반도체 칩은 상기 레진으로 이루어진 필름 형태의 기판 내에 일부 삽입되어 부착된다.
상기 제1홀은 상기 제1 및 제2반도체 칩의 주변부에 형성된다.
상기 트렌치는 반구형인 것을 특징으로 한다.
상기 배선은, 상기 제1홀 내에 형성된 제1배선; 상기 제2홀 내에 형성된 제2배선; 및 상기 제1배선과 제2배선 간을 연결하는 연결 배선;을 포함한다.
상기 배선을 포함하는 봉지부 상에 형성된 코팅막을 더 포함한다.
또한, 본 발명의 실시예에 따른 스택 패키지의 제조방법은, 기판 상에 제1반도체 칩을 부착하는 단계; 상기 제1반도체 칩 상에 페이스-업(Face-Up) 타입으로 제2반도체 칩을 부착하는 단계; 상기 제2반도체 칩 및 제1반도체 칩을 포함하는 기판의 상면을 밀봉하는 봉지부를 형성하는 단계; 상기 봉지부 내에 상기 기판을 노출시키는 제1홀, 상기 제2반도체 칩의 상면을 노출시키는 제2홀 및 상기 제1홀 및 제2홀을 연결하는 트렌치를 형성하는 단계; 및 상기 제1홀과 제2홀 및 트렌치 내에 배선을 형성하는 단계;를 포함한다.
상기 기판은 레진(Resin)으로 이루어진 필름으로 형성한다.
상기 제1반도체 칩은 상기 레진으로 이루어진 필름 형태의 기판 내에 일부 삽입되어 부착한다.
상기 제1홀은 상기 제1 및 제2반도체 칩의 주변부에 형성한다.
상기 트렌치는 반구형으로 형성한다.
상기 제1홀, 제2홀 및 트렌치는 각각 레이저(Laser) 방식으로 형성한다.
상기 배선은, 상기 제1홀 내에 형성된 제1배선, 상기 제2홀 내에 형성된 제2배선 및 상기 제1배선과 제2배선 간을 연결하는 연결 배선으로 형성한다.
상기 배선을 형성하는 단계는, 상기 제1홀과 제2홀 및 트렌치를 포함한 봉지부 상에 전도성 물질을 형성하는 단계; 및 상기 제1홀과 제2홀 및 트렌치 이외의 나머지 부분에 형성된 전도성 물질을 제거하는 단계;를 포함한다.
상기 배선을 형성하는 단계 후, 상기 배선을 포함하는 봉지부 상에 코팅막을 형성하는 단계;를 더 포함한다.
본 발명은 스택 패키지 형성시, 하부 반도체 칩은 플립 칩으로 방식으로 기판과 연결하고, 봉지부 내에 상부 반도체 칩과 기판 간을 연결시키는 배선을 형성함으로써, 이를 통해 센터 패드 타입의 반도체 칩 간을 용이하게 직접 스택할 수 있다.
따라서, 본 발명은 상기와 같이 센터 패드 타입의 반도체 칩을 간을 직접 스택할 수 있으므로, 종래의 재배선 또는 긴 와이어를 사용하지 않아도 되므로, 그에 따른 제조 비용 증가 및 전체 패키지의 높이 증가에 따른 봉지부 마진 감소와 작업성의 신뢰성 저하를 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 평면도이고, 도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도이며, 도 3은 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1 내지 도 3에 도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지(100)는, 기판(102), 제1반도체 칩(108), 제2반도체 칩(116), 봉지부(126), 배선 및 외부 접속 단자(130)를 포함한다.
기판(102)은 예를 들면 레진(Resin)으로 이루어진 필름(Flim) 형태를 포함한다.
또한, 이러한 레진으로 이루어진 필름 형태의 기판(102)은, 내부에 구비된 회로 배선(104)을 포함한다.
아울러, 기판(102)은 하면에 다수 개 배치되며, 내부에 구비된 회로 배선(104)과 전기적으로 연결되는 볼 랜드(106)를 포함한다.
제1반도체 칩(108)은 이러한 기판(102) 상에 부착되며, 상면 중앙에 배치된 센터 패드 타입의 제1본딩패드(110)를 포함한다.
여기서, 제1반도체 칩(108)은 기판(102) 상에 페이스-다운(Face-Down) 타입의 플립-칩(Flip-Chip) 방식으로 배치되며, 제1본딩패드(110) 상에 형성된 범프(112)를 매개로 기판(102)의 회로 배선(104)과 전기적으로 연결된다.
이때, 제1본딩패드(110) 상에 형성된 범프(112)는 레진으로 이루어진 기판(102) 내에 일부 삽입되어 회로 배선(104)과 전기적으로 연결되며, 이 경우, 이러한 범프(112)가 기판(102) 내에 일부 삽입될 때, 제1반도체 칩(108)과 기판(102) 간은 접착되어, 언더-필과 같은 후속 공정을 생략할 수 있다.
제2반도체 칩(116)은 제1반도체 칩(108) 상에 접착제(114)를 매개로 하여 페이스-업(Face-Up) 타입으로 배치된다.
또한, 제2반도체 칩(116)은 상면에 배치된 센터 패드 타입의 제2본딩패드(118)를 포함한다.
봉지부(126)는 제1반도체 칩(108)과 제2반도체 칩(116)을 외부의 스트레스로부터 보호하기 위해, 제1반도체 칩(108) 및 제2반도체 칩(116)을 포함하는 기판(102)의 상면을 밀봉한다.
이때, 이러한 봉지부(126)는 제1홀(H1), 제2홀(H2) 및 트렌치(T)를 포함한다.
제1홀(H1)은 제1 및 제2반도체 칩(108, 116)의 주변부의 봉지부(126) 내에 형성되며, 기판(102)의 회로 배선(104)을 노출시키도록 형성된다.
제2홀(H2)은 제2반도체 칩(116) 상면의 제2본딩패드(118)를 노출시키도록 형성된다.
트렌치(T)는 제2반도체 칩(116)의 상측 봉지부(126) 부분 내에 형성되며, 제1홀(H1)과 제2홀(H2) 간을 연결하도록 형성된다. 이때, 이러한 트렌치(T)는, 예를 들면 반구형으로 이루어진다.
배선은 이러한 제1홀(H1)과 제2홀(H2) 및 트렌치(T) 내에 형성되며, 이러한 배선은 예를 들면 구리와 같은 전도성 물질이 매립되어 형성된다.
이때, 배선은 예를 들면 제1홀(H1) 내에 형성된 제1배선(120), 제2홀(H2) 내에 형성된 제2배선(122) 및 제1배선(120)과 제2배선(122) 간을 연결하는 연결 배선(124)으로 이루어진다.
또한, 본 발명의 실시예에 따른 스택 패키지(100)는, 배선을 포함하는 봉지부(126) 상에 형성된 코팅막(128)을 더 포함할 수 있다.
외부 접속 단자(130)는 기판(102) 하면의 볼 랜드(106)에 실장 수단으로 다 수 개 부착되며, 이러한 기판(102) 하면의 볼 랜드(106)에 실장 수단으로 다수 개 부착된 외부 접속 단자(130)는 예를 들면 솔더 볼을 포함한다.
자세하게, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 레진(Resin)으로 이루어진 필름(Flim) 형태의 기판(102)이 마련되며, 이러한 기판(102) 상에 페이스-다운(Face-Down) 타입의 플립-칩(Flip-Chip) 방식으로 제1반도체 칩(108)이 부착된다.
이때, 제1반도체 칩(108)은 상면 중앙에 센터 패드 타입의 제1본딩패드(110)가 형성되며, 이러한 제1본딩패드(110) 상에 형성된 범프(112)를 매개로 기판(102)의 회로 배선(104)과 전기적으로 연결된다.
여기서, 제1본딩패드(110) 상에 형성된 범프(112)는 레진으로 이루어진 기판(102) 내에 일부 삽입되어 회로 배선(104)과 전기적으로 연결된다.
이 경우, 이러한 범프(112)가 기판(102) 내에 일부 삽입될 때, 제1반도체 칩(108)과 기판(102) 간은 접착되어, 언더-필과 같은 후속 공정을 생략할 수 있다.
한편, 기판(102)은 내부에 구비된 회로 배선(104)이 형성되며, 아울러, 하면에 다수 개 배치되며, 내부에 구비된 회로 배선(104)과 전기적으로 연결되는 볼 랜드(106)가 형성된다.
도 4b를 참조하면, 이러한 제1반도체 칩(108) 상에 페이스-업(Face-Up) 타입으로 제2반도체 칩(116)이 부착된다.
이때, 이러한 제2반도체 칩(116)은 접착제(114)를 매개로 제1반도체 칩(108) 상에 부착되며, 상면에 센터 패드 타입의 제2본딩패드(118)가 형성된다.
도 4c를 참조하면, 제1 및 제2반도체 칩(108, 116)을 포함하는 기판(102)의 상면이 EMC(Epoxy Molding Compound)와 같은 봉지부(126)로 밀봉된다.
도 4d를 참조하면, 제1 및 제2반도체 칩(108, 116)을 포함하는 기판(102)의 상면을 밀봉한 봉지부(126) 내에 제1홀(H1), 제2홀(H2) 및 트렌치(T)가 형성된다.
제1홀(H1)은 제1 및 제2반도체 칩(108, 116)의 주변부의 봉지부(126) 내에 형성되며, 기판(102)의 회로 배선(104)을 노출시키도록 형성된다.
제2홀(H2)은 제2반도체 칩(116) 상면의 제2본딩패드(118)를 노출시키도록 형성된다.
트렌치(T)는 제2반도체 칩(116)의 상측 봉지부(126) 부분 내에 형성되며, 제1홀(H1)과 제2홀(H2) 간을 연결하도록 형성된다. 이때, 이러한 트렌치(T)는, 예를 들면 반구형으로 형성된다.
이때, 이러한 제1홀(H1), 제2홀(H2) 및 트렌치(T)는 각각 레이저(Laser) 방식으로 형성된다.
도 4e를 참조하면, 제1홀(H1)과 제2홀(H2) 및 트렌치(T)를 포함한 봉지부(126) 상에 구리와 같은 전도성 물질(132)이 형성된다. 이때, 이러한 전도성 물질(132)은 도금 방식으로 형성된다.
도 4f를 참조하면, 제1홀(H1)과 제2홀(H2) 및 트렌치(T) 이외의 나머지 부분에 형성된 전도성 물질(132), 즉, 봉지부(126) 외측 및 제2홀(H2)과 트렌치(T) 상부의 전도성 물질(132)이 제거되어, 제1홀(H1) 내에 형성된 제1배선(120), 제2 홀(H2) 내에 형성된 제2배선(122) 및 제1배선(120)과 제2배선(122) 간을 연결하는 연결 배선(124)으로 이루어진 배선이 형성된다.
이때, 이러한 나머지 전도성 물질(132)의 제거는, 에칭(Etching) 또는 그라인딩(Grinding) 방식으로 수행되며, 이러한 그라인딩 방식은 샌드 블래스터(Sand Blaster) 또는 CMP(Chemical Mechanical Polishing)로 수행된다.
도 4g를 참조하면, 배선을 포함하는 봉지부(126) 상에 코팅막(128)이 형성된다. 그런 다음, 기판(102) 하면의 볼 랜드(106)에 실장 수단으로서 외부 접속 단자(130)가 다수 개 부착된다. 이때, 이러한 외부 접속 단자(130)는 예를 들면 솔더 볼로 형성된다.
전술한 바와 같이 본 발명은, 하부 반도체 칩은 플립 칩으로 방식으로 기판과 연결하고, 봉지부 내에 상부 반도체 칩과 기판 간을 연결시키는 배선을 형성함으로써, 이를 통해 센터 패드 타입의 반도체 칩 간을 용이하게 직접 스택할 수 있다.
따라서, 상기와 같이 센터 패드 타입의 반도체 칩을 간을 직접 스택할 수 있으므로, 종래의 재배선 또는 긴 와이어를 사용하지 않아도 되므로, 그에 따른 제조 비용 증가 및 전체 패키지의 높이 증가에 따른 봉지부 마진 감소와 작업성의 신뢰성 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 평면도.
도 2는 도 1의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 3은 도 1의 B-B' 절단선에 대응하는 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (16)

  1. 기판;
    상기 기판 상에 플립-칩(Flip-Chip) 방식으로 부착된 제1반도체 칩;
    상기 제1반도체 칩 상에 페이스-업(Face-Up) 타입으로 부착된 제2반도체 칩;
    상기 제1 및 제2반도체 칩을 포함하는 기판의 상면을 밀봉하며, 상기 기판을 노출시키는 제1홀, 상기 제2반도체 칩의 일부를 노출시키는 제2홀 및 상기 제1홀과 제2홀을 연결하는 트렌치를 구비한 봉지부; 및
    상기 제1홀과 제2홀 및 트렌치 내에 형성된 배선;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 기판은 레진(Resin)으로 이루어진 필름 형태인 것을 특징으로 하는 스택 패키지.
  3. 제 2 항에 있어서,
    상기 제1반도체 칩은 상기 레진으로 이루어진 필름 형태의 기판 내에 일부 삽입되어 부착되는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제1홀은 상기 제1 및 제2반도체 칩의 주변부에 형성된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 트렌치는 반구형인 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 배선은,
    상기 제1홀 내에 형성된 제1배선;
    상기 제2홀 내에 형성된 제2배선; 및
    상기 제1배선과 제2배선 간을 연결하는 연결 배선;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 배선을 포함하는 봉지부 상에 형성된 코팅막을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 기판 상에 제1반도체 칩을 부착하는 단계;
    상기 제1반도체 칩 상에 페이스-업(Face-Up) 타입으로 제2반도체 칩을 부착하는 단계;
    상기 제2반도체 칩 및 제1반도체 칩을 포함하는 기판의 상면을 밀봉하는 봉지부를 형성하는 단계;
    상기 봉지부 내에 상기 기판을 노출시키는 제1홀, 상기 제2반도체 칩의 상면을 노출시키는 제2홀 및 상기 제1홀 및 제2홀을 연결하는 트렌치를 형성하는 단계; 및
    상기 제1홀과 제2홀 및 트렌치 내에 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  9. 제 8 항에 있어서,
    상기 기판은 레진(Resin)으로 이루어진 필름으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1반도체 칩은 상기 레진으로 이루어진 필름 형태의 기판 내에 일부 삽입되어 부착하는 것을 특징으로 하는 스택 패키지의 제조방법.
  11. 제 8 항에 있어서,
    상기 제1홀은 상기 제1 및 제2반도체 칩의 주변부에 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  12. 제 8 항에 있어서,
    상기 트렌치는 반구형으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  13. 제 8 항에 있어서,
    상기 제1홀, 제2홀 및 트렌치는 각각 레이저(Laser) 방식으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  14. 제 8 항에 있어서,
    상기 배선은, 상기 제1홀 내에 형성된 제1배선, 상기 제2홀 내에 형성된 제2배선 및 상기 제1배선과 제2배선 간을 연결하는 연결 배선으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  15. 제 8 항에 있어서,
    상기 배선을 형성하는 단계는,
    상기 제1홀과 제2홀 및 트렌치를 포함한 봉지부 상에 전도성 물질을 형성하는 단계; 및
    상기 제1홀과 제2홀 및 트렌치 이외의 나머지 부분에 형성된 전도성 물질을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  16. 제 8 항에 있어서,
    상기 배선을 형성하는 단계 후,
    상기 배선을 포함하는 봉지부 상에 코팅막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
KR1020090016003A 2009-02-25 2009-02-25 스택 패키지 및 그의 제조방법 KR20100096916A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090016003A KR20100096916A (ko) 2009-02-25 2009-02-25 스택 패키지 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090016003A KR20100096916A (ko) 2009-02-25 2009-02-25 스택 패키지 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20100096916A true KR20100096916A (ko) 2010-09-02

Family

ID=43004387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090016003A KR20100096916A (ko) 2009-02-25 2009-02-25 스택 패키지 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR20100096916A (ko)

Similar Documents

Publication Publication Date Title
KR100923562B1 (ko) 반도체 패키지 및 그 형성방법
US7846768B2 (en) Stacked die package for peripheral and center device pad layout device
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
US8749040B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
US20070257348A1 (en) Multiple chip package module and method of fabricating the same
KR101478247B1 (ko) 반도체 패키지 및 이를 이용한 멀티 칩 패키지
KR20100050750A (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
KR20090004584A (ko) 반도체 패키지 및 그 제조 방법
US20080237833A1 (en) Multi-chip semiconductor package structure
US20060284298A1 (en) Chip stack package having same length bonding leads
KR101227078B1 (ko) 반도체 패키지 및 그 형성방법
US7679169B2 (en) Stacked integrated circuit leadframe package system
US7977779B2 (en) Mountable integrated circuit package-in-package system
US7687920B2 (en) Integrated circuit package-on-package system with central bond wires
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
US20080237831A1 (en) Multi-chip semiconductor package structure
KR20090088271A (ko) 스택 패키지
US20080237832A1 (en) Multi-chip semiconductor package structure
KR20100096916A (ko) 스택 패키지 및 그의 제조방법
KR20010027266A (ko) 적층 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
KR20110001183A (ko) 스택 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid