JP4182065B2

JP4182065B2 - 半導体装置

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Publication number: JP4182065B2
Application number: JP2005026171A
Authority: JP
Inventors: 和良寺山
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-02-02
Filing date: 2005-02-02
Publication date: 2008-11-19
Anticipated expiration: 2025-02-02
Also published as: US7330067B2; US20060238236A1; JP2006217138A

Description

本発明は、半導体装置に係り、特に低電力モードで動作する半導体装置に係る。

近年、携帯電話市場の拡大により、携帯機器用ランダム・アクセス・メモリ（以下、モバイルＲＡＭと呼ぶ）と呼ばれる携帯向けの半導体需要が大きく伸びている。一般にモバイルＲＡＭは、アプリケーションＣＰＵやフラッシュメモリなどと共にマルチ・チップ・パッケージ（ＭＣＰ）にて提供されていることが多い。

モバイルＲＡＭの特徴の一つとして、通常のＲＡＭよりも低電力特性に優れる点があげられる。その一例として、ディープパワーダウンモードという低電力モードがある（例えば特許文献１、特許文献２参照）。外部コマンドによって、ディープパワーダウンに動作モードが移行すると、モバイルＲＡＭは、ＲＡＭ内部の電源をほとんど遮断して、モバイルＲＡＭの電力消費を極限まで低下させる。実際には、入力初段回路と電源回路の一部のみが動作（ＲＡＭ情報は非保持）していて、消費電流は１０μＡ以下となっている。

次に、このようなモバイルＲＡＭにおける入力部について説明する。図５は、従来のモバイルＲＡＭにおける入力部のブロック図である。モバイルＲＡＭにおける入力部は、外部入力端子１１３、入力容量調整用コンデンサ１１２、初段入力回路１１４、静電破壊防止用の半導体素子１１７、１１８、１１９、１２０、静電破壊防止用の抵抗素子１２１を備える。このような構成の入力部において、外部入力端子１１３に入力される信号は、抵抗素子１２１を介して初段入力回路１１４に入力される。また、外部入力端子１１３に印加される静電ノイズは、初段入力回路１１４および入力容量調整用コンデンサ１１２に対しダメージを与えないように、半導体素子１１７、１１８、１１９、１２０、抵抗素子１２１によって減衰される。ここで半導体素子１１７、１１８、１１９、１２０は、ダイオードあるいはＭＯＳトランジスタ等で構成され、所定電圧レベル以上の信号が到来した場合に導通し、接地に対して電流を流すように動作する。

ところで、半導体素子１１７、１１８、１１９、１２０、抵抗素子１２１等は、少なからぬ静電容量を有している。一般に半導体ＩＣにおいては、電気的規格の中で入力端子の静電容量が規定されている。このため、製造時のプロセス変動などで設計した容量規格から外れることを想定して、入力端子容量規格を基準内に収めるための入力容量調整用コンデンサ１１２が入力端子に対し付加されている。例えばダブル・データ・レートシンクロナスＤＲＡＭ（ＤＤＲＳＤＲＡＭ）の場合、入力端子容量の規格は、２．５ｐＦ〜３．５ｐＦとなっている。そこで、０．１ｐＦステップ程度で調整可能な複数のコンデンサからなる入力容量調整用コンデンサ１１２を初段入力回路１１４の入力端と接地間に接続する。そして、配線切り替え等によって複数のコンデンサを選択して接続することで容量を調整できる仕組みを組み込んでいる。入力容量調整用コンデンサ１１２は、総容量として０．５ｐＦから１ｐＦ程度の容量が配置されるように構成される。

特開２００３−１３３９３５号公報（図１、図２）特開２００４−３９２０５号公報（図１）

従来のモバイルＲＡＭにおいて、モバイルＲＡＭ側が消費電力低減モードへ移行した時に、アドレス信号などの外部入力ピンに対してクロック信号（消費電力低減モードではモバイルＲＡＭは動作していないので、モバイルＲＡＭ側にとっては意味のない信号）が入力されると、入力容量調整用コンデンサ１１２を介して交流的に接地（ＧＮＤ）などに電流が流れることになる。仮に、簡単なＲＣ回路としてこの電流をシミュレーションしてみると、抵抗値Ｒ＝２００Ω、入力容量Ｃ＝１ｐＦ、クロック信号周波数ｆ＝１００ＭＨｚ、電源電圧Ｖ＝１．８Ｖの条件下で、約１．１２ｍＡもの実効電流が流れることになる。モバイルＲＡＭ内部では、消費電流を１０μＡ以下に抑えているのにも関わらず、このような大きな消費電流がモバイルＲＡＭに流れてしまうこととなる。この電流は、モバイルシステム全体にとって無駄な電力消費であり、バッテリの持ち時間の減少などを引き起こしてしまう。

本発明の目的は、消費電力低減モード時において外部入力端子からの電流流入を低減する半導体装置を提供することにある。

前記目的を達成するために、本発明に係る半導体装置は、一つのアスペクトによれば、外部入力端子と、外部入力端子に対して容量を付加する入力容量調整用コンデンサと、半導体装置の動作が消費電力低減モードであるか通常動作モードであるかを表すモード信号を出力するモード判定回路と、外部入力端子と入力容量調整用コンデンサとの間に挿入され、モード信号を入力し、モード信号が、消費電力低減モードを示す場合に非導通状態となり、通常動作モードを示す場合に導通状態となる遮断回路と、少なくとも通常動作モードの場合には外部入力端子に接続される初段入力回路と、を備える。

第１の展開形態の半導体装置において、遮断回路の一端には、外部入力端子が接続され、遮断回路の他端には、入力容量調整用コンデンサと初段入力回路とが接続され、モード信号が消費電力低減モードを示す場合に、外部入力端子と入力容量調整用コンデンサおよび初段入力回路とが遮断回路によって遮断され、モード信号が通常動作モードを示す場合に、外部入力端子と入力容量調整用コンデンサおよび初段入力回路とが遮断回路によって導通されることが好ましい。

第２の展開形態の半導体装置において、消費電力低減モードの場合に初段入力回路の入力端を所定の電圧レベルに固定するフローティング防止回路をさらに備えることが好ましい。

第３の展開形態の半導体装置において、遮断回路の一端と外部入力端子との間に静電破壊防止用抵抗素子を含むことが好ましい。

第４の展開形態の半導体装置において、遮断回路の一端には、外部入力端子と初段入力回路とが接続され、遮断回路の他端には、入力容量調整用コンデンサが接続され、モード信号が消費電力低減モードを示す場合に、外部入力端子と入力容量調整用コンデンサとが遮断回路によって遮断され、モード信号が通常動作モードを示す場合に、外部入力端子と入力容量調整用コンデンサとが遮断回路によって導通されることが好ましい。

第５の展開形態の半導体装置において、遮断回路が接続される外部入力端子は、消費電力低減モードから通常動作モードへの復帰動作に必要な情報を入力する入力端子を除く他の入力端子であることが好ましい。

第６の展開形態の半導体装置において、遮断回路は、導通状態において１ＫΩ以下の抵抗値を有することが好ましい。

第７の展開形態の半導体装置において、遮断回路は、ＭＯＳトランジスタからなるスイッチ回路であり、モード信号がＭＯＳトランジスタの制御端子に供給されることが好ましい。

第８の展開形態の半導体装置において、遮断回路は、トランスファゲートからなるスイッチ回路であり、モード信号がトランスファゲートの制御端子に供給されることが好ましい。

本発明によれば、外部入力端子にクロック信号等の交流信号が入力されても、消費電力低減モードでは遮断回路によって外部入力端子と入力容量調整用コンデンサとの間の電流経路を遮断するので、容量結合による不要な電流消費を抑制することが可能となる。

本発明の実施形態に係る半導体装置は、消費電力低減モードを有する半導体装置において、消費電力低減モードへ移行したことをモード判定回路（図１の１１）で検知し、外部入力端子（ピン）（図１の１３）から入力容量調整用コンデンサ（図１の１２）への信号を遮断する遮断回路（図１の１０）を設ける。モード判定回路は、消費電力低減モードへの移行と通常動作モードへの復帰との２つ状態で変化する２値の電圧レベルからなる制御信号を遮断回路に出力する。遮断回路は、外部入力端子と入力容量調整用コンデンサおよび初段入力回路（図１の１４）との間に挿入され、制御信号が消費電力低減モードを示す場合に非導通状態となり、通常動作モードを示す場合に導通状態となる。

以上のように構成される半導体装置は、制御信号が消費電力低減モードを示す場合、外部入力端子から入力容量調整用コンデンサへの電流流入が遮断され、不要な電力増加を抑えることができる。以下、実施例に即して図面を参照し、詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の入力部のブロック図である。図１において、入力部は、遮断回路１０、モード判定回路１１、入力容量調整用コンデンサ１２、外部入力端子１３、初段入力回路１４、フローティング防止回路１５、静電破壊防止用の半導体素子１７、１８、１９、２０、静電破壊防止用の抵抗素子２１を備える。外部入力端子１３、初段入力回路１４、静電破壊防止用の半導体素子１７、１８、１９、２０、静電破壊防止用の抵抗素子２１は、それぞれ図５に示した外部入力端子１１３、初段入力回路１１４、静電破壊防止用の半導体素子１１７、１１８、１１９、１２０、静電破壊防止用の抵抗素子１２１とそれぞれ同等のものであり、これらの説明を省略する。外部入力端子１３は、半導体素子１７の一端と抵抗素子２１の一端とに接続される。半導体素子１７の他端は、接地される。抵抗素子２１の他端は、遮断回路１０の一端に接続され、遮断回路１０の他端には、半導体素子１８、入力容量調整用コンデンサ１２、半導体素子１９、半導体素子２０、のそれぞれ一端が接続され、さらに初段入力回路１４の入力端に接続される。半導体素子１８、入力容量調整用コンデンサ１２、半導体素子１９、のそれぞれの他端は接地され、半導体素子２０の他端は、電源に接続される。一方、モード判定回路１１の出力は、遮断回路１０およびフローティング防止回路１５に入力される。また、フローティング防止回路１５の出力は、初段入力回路１４の入力端に接続される。

以上のように構成される入力部において、モード判定回路１１は、半導体装置が消費電力低減モードであるか通常動作モードであるかにそれぞれ対応して、遮断回路１０を遮断させるか導通させるかを制御する信号を遮断回路１０に出力する。すなわち、モード判定回路１１は、消費電力低減モードへの移行と通常モードへの復帰動作で、２値の電圧レベルに変化する制御信号を遮断回路１０に出力する。遮断回路１０は、ＭＯＳトランジスタ等の能動素子で構成されるスイッチング素子を含み、制御信号によって、通常モード／消費電力低減モードにそれぞれ対応してオン／オフのスイッチング動作を行う。なお、消費電力低減モードである場合に、不図示の半導体装置の大部分の内部回路への電力供給は、遮断され、電力消費が極めて小さい値に抑えられる。

また、フローティング防止回路１５は、半導体装置が消費電力低減モードである場合に初段入力回路１４の入力端がフローティングとなることを防止するように入力端を所定の電圧レベルに固定する。例えば、初段入力回路５の入力レベルをハイレベル（電源電位）あるいはローレベル（接地電位）になるようにする。初段入力回路１４のゲート入力が遮断回路１０によってゲートフローティングとなる場合、入力ゲートレベルが「不定」すなわちハイ／ローレベルが定まらなくなり、初段入力回路１４の電源からＧＮＤへ貫通電流が流れてしまうという不都合が生じるが、フローティング防止回路１５によってこれを防止することができる。

なお、遮断回路１０の配置位置は、外部入力端子１３側により近い箇所に配置されるようにすることが望ましい。外部入力端子１３側により近い箇所に配置することで、配線等によって生じる外部入力端子１３における実効的な静電容量をより減らすことになり、外部入力端子からの電流流入をより低減することに効果がある。

以上のような構成において、入力端子容量の最大約４０％（全入力容量２．５ｐＦに対して入力容量調整用コンデンサ１２の容量１ｐＦとした場合）程度の影響を抑制することができる。

また、遮断回路１０は、オン状態であっても電気回路的には有限の抵抗を有する。したがって、静電破壊防止用の抵抗素子２１の抵抗値の一部を遮断回路１０が補完することで、静電破壊防止用の抵抗素子２１自体をより小さくすることが可能となる。

さらに、遮断回路１０は、導通状態であっても１ＫΩ以下の抵抗値を有することが望ましい。導通状態の抵抗値が１ＫΩを超えると、外部入力端子１３より見込んだ入力容量調整用コンデンサ１２の容量の影響が弱まり、入力端子における容量規格を実効的に満たさなくなるからである。

また、遮断回路１０を設置する外部入力端子１３は、消費電力低減モードからの復帰動作に必要な外部入力端子を除いた、他の外部入力ピンであることが望ましい。もし、復帰動作に必要な外部入力端子に対して遮断回路１０を設置すると、消費電力低減モードにおいて入力回路が遮断状態となり、入力回路が復帰動作に必要な信号を外部から取り入れることができなくなるからである。

次に、遮断回路１０の具体的な回路構成について説明する。図２は、遮断回路１０の構成例を示す回路図である。図２の遮断回路１０は、最小構成であって、ＮＭＯＳトランジスタ２２のみで構成されている。ＮＭＯＳトランジスタ２２の一端は、抵抗素子２１に接続され、他端は、入力容量調整用コンデンサ１２等に接続される。また、制御端（ゲート）は、モード判定回路１１の出力に接続される。

消費電力低減モードへの移行コマンドが実行されると、モード判定回路１１によって出力される制御信号がＮＭＯＳトランジスタ２２の制御端に供給される。この時に入力される制御信号をローレベル（ＧＮＤレベル）と仮定すると、ＮＭＯＳトランジスタ２２は、オフとなる。したがって、外部入力端子１３に対して外部から与えられる信号は、そこで遮断されて、入力調整用コンデンサ１２への信号流入を無くすことが出来る。

一方、通常モードへの復帰コマンドが実行されると、モード判定回路１１によって出力される制御信号のレベルが反転してハイレベル（電源レベル）に変化する。すると、ＮＭＯＳトランジスタ２２はオンとなり、外部入力端子１３からの信号がＮＭＯＳトランジスタ２２を介して初段入力回路１４に伝わり通常動作が可能になる。と同時に、入力調整用コンデンサ１２の容量が外部入力端子１３から見込まれるようになり、外部入力端子１３における容量規格を満たすこととなる。

図３は、遮断回路１０の他の構成例を示す回路図である。図３の遮断回路１０は、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３、インバータ（反転増幅器）２４とで構成されている。ＮＭＯＳトランジスタ２２およびＰＭＯＳトランジスタ２３の一端は、抵抗素子２１に接続され、それぞれの他端は、入力容量調整用コンデンサ１２等に接続される。また、モード判定回路１１の出力は、ＮＭＯＳトランジスタ２２の制御端（ゲート）に接続されると共に、インバータ（反転増幅器）２４を介してＰＭＯＳトランジスタ２３の制御端（ゲート）に接続される。すなわち、ＮＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２３とでトランスファゲートが構成され、モード判定回路１１の制御信号によって開閉される。

消費電力低減モードへの移行コマンドが実行されると、モード判定回路１１によって出力される制御信号がＮＭＯＳトランジスタ２２の制御端およびインバータ２４の入力端に供給される。この時に入力される制御信号をローレベル（ＧＮＤレベル）と仮定すると、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３は、オフとなる。したがって、外部入力端子１３に対して外部から与えられる信号は、そこで遮断されて、入力調整用コンデンサ１２への信号流入を無くすことが出来る。

一方、通常モードへの復帰コマンドが実行されると、モード判定回路１１によって出力される制御信号のレベルが反転してハイレベル（電源レベル）に変化する。すると、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３はオンとなり、外部入力端子１３からの信号がＮＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ２３を介して初段入力回路１４に伝わり通常動作が可能になる。と同時に、入力調整用コンデンサ１２の容量が外部入力端子１３から見込まれるようになり、外部入力端子１３における容量規格を満たすこととなる。

ここで、図２のＮＭＯＳトランジスタ２２のみによって遮断回路１０を構成する場合は、ＮＭＯＳトランジスタの閾値電圧（Ｖｔ）分をプラス補正した電圧レベルとする必要がある。一方、図３の遮断回路１０で構成される場合には、前記のような特別な電圧補正は不要である。

図４は、本発明の第２の実施例に係る半導体装置の入力部のブロック図である。図４において、入力部は、遮断回路１０、モード判定回路１１、入力容量調整用コンデンサ１２、外部入力端子１３、初段入力回路１４、静電破壊防止用の半導体素子１７、１８、１９、２０、静電破壊防止用の抵抗素子２１、２５を備える。なお、図４において図１と同じ符号は、同一物を表し、その説明を省略する。図４に示す半導体装置の入力部では、初段入力回路１４、半導体素子１９、２０が抵抗素子２５を介して外部入力端子１３に接続される点が図１と異なる。また、ゲートフローティング防止回路１５は存在しない。

図４の構成において、外部入力端子１３からの入力は、遮断回路１０へ伝わる経路と初段入力回路１４へ伝わる経路との２つが存在する。図１に示した構成と同様に、モード判定回路１１から出力される制御信号が遮断回路１０に入力されるので、遮断回路１０は、低消費電力モードへ移行すると入力調整用コンデンサ１２への入力を遮断する。一方、外部入力端子１３からの入力信号がモードとは無関係に初段入力回路１４のゲート入力へ伝わるため、ゲートフローティングの問題を回避できる。すなわち、外部入力端子１３からの入力調整用コンデンサ１２への入力を分離しているので、図１のゲートフローティング防止回路１５を必要としない利点がある。

本発明の第１の実施例に係る半導体装置の主要部を示すブロック図である。遮断回路の構成例を示す回路図である。遮断回路の他の構成例を示す回路図である。本発明の第２の実施例に係る半導体装置の主要部を示すブロック図である。従来の半導体装置の入力部を示すブロック図である。

符号の説明

１０遮断回路
１１モード判定回路
１２入力容量調整用コンデンサ
１３外部入力端子
１４初段入力回路
１５フローティング防止回路
１７、１８、１９、２０半導体素子
２１、２５抵抗素子
２２ＮＭＯＳトランジスタ
２３ＰＭＯＳトランジスタ
２４インバータ

Claims

外部入力端子と、
前記外部入力端子に対して容量を付加する入力容量調整用コンデンサと、
半導体装置の動作が消費電力低減モードであるか通常動作モードであるかを表すモード信号を出力するモード判定回路と、
前記外部入力端子と前記入力容量調整用コンデンサとの間に挿入され、前記モード信号を入力し、前記モード信号が、前記消費電力低減モードを示す場合に非導通状態となり、前記通常動作モードを示す場合に導通状態となる遮断回路と、
少なくとも前記通常動作モードの場合には前記外部入力端子に接続される初段入力回路と、
を備えることを特徴とする半導体装置。
前記遮断回路の一端には、前記外部入力端子が接続され、前記遮断回路の他端には、前記入力容量調整用コンデンサと前記初段入力回路とが接続され、
前記モード信号が前記消費電力低減モードを示す場合に、前記外部入力端子と前記入力容量調整用コンデンサおよび前記初段入力回路とが前記遮断回路によって遮断され、
前記モード信号が前記通常動作モードを示す場合に、前記外部入力端子と前記入力容量調整用コンデンサおよび前記初段入力回路とが前記遮断回路によって導通されることを特徴とする請求項１記載の半導体装置。
前記消費電力低減モードの場合に前記初段入力回路の入力端を所定の電圧レベルに固定するフローティング防止回路をさらに備えることを特徴とする請求項２記載の半導体装置。
前記遮断回路の一端と前記外部入力端子との間に静電破壊防止用抵抗素子を含むことを特徴とする請求項１記載の半導体装置。
前記遮断回路の一端には、前記外部入力端子と前記初段入力回路とが接続され、前記遮断回路の他端には、前記入力容量調整用コンデンサが接続され、
前記モード信号が前記消費電力低減モードを示す場合に、前記外部入力端子と前記入力容量調整用コンデンサとが前記遮断回路によって遮断され、
前記モード信号が前記通常動作モードを示す場合に、前記外部入力端子と前記入力容量調整用コンデンサとが前記遮断回路によって導通されることを特徴とする請求項１記載の半導体装置。
前記遮断回路が接続される前記外部入力端子は、前記消費電力低減モードから前記通常動作モードへの復帰動作に必要な情報を入力する入力端子を除く他の入力端子であることを特徴とする請求項１記載の半導体装置。
前記遮断回路は、導通状態において１ＫΩ以下の抵抗値を有することを特徴とする請求項１記載の半導体装置。
前記遮断回路は、ＭＯＳトランジスタからなるスイッチ回路であり、前記モード信号が前記ＭＯＳトランジスタの制御端子に供給されることを特徴とする請求項１または７記載の半導体装置。
前記遮断回路は、トランスファゲートからなるスイッチ回路であり、前記モード信号が前記トランスファゲートの制御端子に供給されることを特徴とする請求項１または７記載の半導体装置。