CN111724815B - 磁盘装置 - Google Patents

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Abstract

根据实施方式，磁盘装置具备磁盘、互相独立地移动的第1磁头及第2磁头、第1控制器芯片、第2控制器芯片及第3存储器。第1控制器芯片具备第1处理器和第1存储器，控制第1磁头。第2控制器芯片具备第2处理器和第2存储器，控制第2磁头。在第3存储器中保存管理信息。第1控制器芯片连接于第3存储器。第2控制器芯片经由第1控制器芯片而连接于第3存储器。第2控制器芯片在第2存储器中高速缓存管理信息。

Description

磁盘装置
关联申请
本申请享受2019年3月19日申请的日本国专利申请编号2019-51258的优先权的利益，该日本国专利申请的全部内容在本申请中引用。
技术领域
本实施方式一般而言涉及磁盘装置。
背景技术
已知有能够通过2个以上的致动器来使2个以上的磁头分别独立移动的磁盘装置。
发明内容
一个实施方式提供一种性能高的磁盘装置。
根据本实施方式，磁盘装置具备磁盘、互相独立地移动的第1磁头及第2磁头、第1控制器芯片、第2控制器芯片及第3存储器。第1控制器芯片具备第1处理器和第1存储器，控制经由第1磁头而对于磁盘的写入及读出。第2控制器芯片具备第2处理器和第2存储器，控制经由第2磁头而对于磁盘的写入及读出。在第3存储器中保存管理信息。第1控制器芯片连接于第3存储器。第2控制器芯片经由第1控制器芯片而连接于第3存储器。第2控制器芯片在第2存储器中高速缓存管理信息。
附图说明
图1是示出实施方式的磁盘装置的构成的一例的图。
图2是示出实施方式的磁盘的构成的一例的图。
图3是示出实施方式的保存于缓冲存储器的信息的例子的示意性的图。
图4是示出实施方式的保存于各SoC(System-On-a-Chip：系统级芯片)的SRAM的信息的例子的示意性的图。
图5是用于说明实施方式的通过硬件电路来执行将SRAM用作高速缓存存储器的控制的情况下的SoC的构成例的示意性的图。
图6是说明实施方式的各存储区域向地址空间的映射的一例的示意性的图。
具体实施方式
以下，参照附图来详细说明实施方式的磁盘装置。此外，本发明不由该实施方式限定。
(实施方式)
图1是示出实施方式的磁盘装置1的构成的一例的图。磁盘装置1能够与主机2连接。磁盘装置1与主机2之间的通信路的标准不限定于特定的标准。在一例中，可以采用SAS(Serial Attached SCSI：串行连接SCSI接口)。
主机2例如对应于处理器、个人计算机或服务器等。磁盘装置1能够从主机2接受访问指令(读指令及写指令)。
磁盘装置1具备以主轴马达(未图示)的旋转轴201为中心进行旋转的磁盘200。此外，磁盘装置1可以具备2个以上的磁盘200。
图2是示出实施方式的磁盘200的构成的一例的图。磁盘200在表面具有磁性体，在出厂前由伺服录写器等写入了伺服信息。伺服信息例如是脉冲串图案(burst pattern)。在图2中示出了作为写入有伺服信息的伺服区的配置的一例而呈放射状配置的伺服区202。在磁盘200的径向上以预定的间距设置有同心圆的形状的多个磁道203。在各磁道203的周上连续地形成有许多扇区。各扇区具有磁性区域，数据的改写自如。由分别具有许多扇区的多个磁道203构成能够进行数据的记录的记录面。
使说明返回图1。
磁盘装置1具备分别能够独立地相对于磁盘200执行数据的写入及读出的多个读写系统300。在本实施方式中，作为一例，磁盘装置1具备读写系统300-1和读写系统300-2作为多个读写系统300。此外，磁盘装置1可以具备3个以上的读写系统300。
读写系统300-1具备臂301-1、磁头302-1、轴303-1及致动器304-1。
磁头302-1安装于臂301-1的顶端。磁头302-1对磁盘200执行与数据对应的信号的写入和与数据对应的信号的读出。
致动器304-1例如是VCM(Voice Coil Motor：音圈马达)。致动器304-1通过使臂301-1以轴303-1为中心进行旋转，能够使磁头302-1相对于磁盘200的表面进行相对移动。此外，图1所例示的T1是磁头302-1的轨迹的一例。
读写系统300-2具备臂301-2、磁头302-2、轴303-2及致动器304-2。
磁头302-2安装于臂301-2的顶端。磁头302-2对磁盘200执行与数据对应的信号的写入和与数据对应的信号的读出。
致动器304-2例如是VCM。致动器304-2通过使臂301-2以轴303-2为中心进行旋转，能够使磁头302-2相对于磁盘200的表面进行相对移动。此外，图1所例示的T2是磁头302-2的轨迹的一例。
通过并列执行使用读写系统300-1的访问和使用读写系统300-2的访问，与仅由1个读写系统300执行向磁盘200的访问的情况相比，数据的吞吐量提高。
此外，轴303-1与轴303-2也可以共用化。也就是说，也可以是，臂301-1及臂301-2安装于同一轴的在轴向上不同的位置，臂301-1及臂301-2构成为以该轴为中心进行旋转。由于臂301-1及臂301-2安装于同一轴的在轴向上不同的位置，所以磁头302-1进行写入及读出的记录面与磁头302-2进行写入及读出的记录面可以不同。
例如构成为，磁头302-1向磁盘200的表面及背面中的一个访问，磁头302-2向磁盘200的表面及背面中的另一个访问。
另外，各读写系统300具备的磁头的数量不限定于1个。例如，可以采用以下这样的构成。即，磁盘装置1具备N(N是2以上的整数)个磁盘200。读写系统300-1具备N个磁头302-1，读写系统300-2具备N个磁头302-2。臂301-1及臂301-2安装于同一轴的在轴向上不同的位置，构成为以该轴为中心进行旋转。读写系统300-1具备的N个磁头302-1向N个磁盘200具备的合计2*N个记录面中的N个记录面访问。读写系统300-2具备的N个磁头302-2向2*N个记录面中的与读写系统300-1具备的N个磁头302-1不同的N个记录面访问。
此外，磁头302-1是第1磁头的一例。磁头302-2是第2磁头的一例。
磁盘装置1还具备缓冲存储器400。缓冲存储器400是能够比磁盘200高速地访问的存储器。缓冲存储器400可以是易失性，也可以是非易失性。在一例中，作为缓冲存储器400，采用DRAM(Dynamic Random Access Memory：动态随机存取存储器)。此外，缓冲存储器400的种类不限定于DRAM。在缓冲存储器400中暂时保存各种信息。
图3是示出实施方式的保存于缓冲存储器400的信息的例子的示意性的图。在缓冲存储器400中例如保存用户数据501、程序代码群502及管理信息503。
用户数据501是从主机2向磁盘装置1发送来的数据。用户数据501在从主机2传送来后向磁盘200写入。另外，保存于磁盘200的用户数据501根据读指令而被读出，之后向主机2传送。在缓冲存储器400中缓冲在主机2与磁盘200之间传送的用户数据501。
程序代码群502是构成计算机程序的代码群。程序代码群502中包含的各代码由处理器(内置于SoC100-1的CPU(Central Processing Unit：中央处理单元)106-1或内置于SoC100-2的CPU106-2)执行。
管理信息503包括将磁盘装置1维持为能够进行正常的动作的状态所需的各种信息。管理信息503在动作中由处理器参照、更新。
管理信息503例如包括ATI信息504、缺陷位置信息505及格式信息506。此外，管理信息503的例子不限于此。此外，在本说明书中，CPU106-1、CPU106-2执行的程序代码和用户数据501不属于管理信息503。
ATI信息504是记录有由写入引起的相邻磁道干涉(Adjacent TrackInterference：ATI)的影响的信息。
在向磁盘进行了写入的情况下，构成磁头的写元件发出的磁场会对写入位置附近的磁道造成影响，该磁道的信号的质量有时会劣化。该现象作为相邻磁道干涉而已知。在向与已经写入有数据的位置接近的位置进行了写入的情况下，已经写入的数据可能会因相邻磁道干涉而无法读出。越接近写入位置，则相邻磁道干涉的影响的水平越大。
于是，例如，表示相邻磁道干涉的影响的程度的评价值按每个磁道而记录于ATI信息504。进行了写入的位置附近的已经写入有数据的磁道的评价值增加。也就是说，每当进行写入时更新ATI信息504。在下次实施写入时，控制写入以使得每个磁道的评价值成为预定以下。
缺陷位置信息505是记录有磁盘200中包含的缺陷的位置的信息。
磁盘200有时会因微观的磁特性的偏差、伤痕、伺服不良等各种要因而包括难以或不能进行数据的读出的位置。这样的位置作为缺陷而记录于缺陷位置信息505，不予使用。缺陷除了由出厂前的检查检测出的先天性的缺陷之外，还包括在动作中产生的缺陷。在动作中产生了缺陷的情况下，产生了该缺陷的位置被向缺陷位置信息505添写。
此外，在缺陷位置信息505中，典型地记录扇区单位的位置信息。记录于缺陷位置信息505的位置信息的单位不限定于此。
格式信息506是记录有磁道或扇区的配置的信息。在数据的写入或读出时，适当参照格式信息506。
使说明返回图1。
磁盘装置1还具备多个SoC(System-On-a-Chip：系统级芯片)100。多个SoC100协同配合而作为磁盘装置1的控制系统发挥功能。
SoC100按每个读写系统300而设置。在图1的例子中，磁盘装置1具备连接于读写系统300-1的SoC100-1和连接于读写系统300-2的SoC100-2。
此外，SoC100-1及SoC100-2也可以由树脂等一体地密封而构成为1个封装体。SoC100-1及SoC100-2也可以在厚度方向上层叠。
在实施方式中，SoC100-1与SoC100-2具备相同的硬件结构。
例如，SoC100-1和SoC100-2作为相同型号的SoC100而制造。制造出的各SoC100通过基于外部PIN的设定或软件的设定等来决定是作为SoC100-1发挥功能还是作为SoC100-2发挥功能。
通过在SoC100-1及SoC100-2中将硬件结构共用化，与分别独立地设计SoC100-1及SoC100-2的情况相比，能够缩短设计和制造所需的时间。
另外，制造者在想要将读写系统300的数量变更为1或3以上的情况下，仅通过根据读写系统300的数量变更SoC100的数量，就能够构建读写系统300的数量的变更后的磁盘装置1的控制系统。也就是说，伴随于读写系统300的数量的变更的控制系统的变更变得容易。
此外，图1只不过是示意性的图。在图1中，为了避免图的复杂化，SoC100-1中包含的各构成要素的配置与SoC100-2中包含的各构成要素的配置不同。由于SoC100-1和SoC100-2具备相同的硬件结构，所以实际上SoC100-1中包含的各构成要素的配置与SoC100-2中包含的各构成要素的配置互相相同。
此外，SoC100-1及SoC100-2分别以读写控制电路103-1及读写控制电路103-2朝向相同方向的方式配置。
各SoC100具备缓冲控制电路101、主机控制电路102、读写控制电路103、数据通信电路104及MCU(Micro Control Unit)105。
缓冲控制电路101是控制向缓冲存储器400的访问的电路。主机控制电路102是控制对于主机2的通信的电路。数据通信电路104是控制对于其他的SoC100的通信的电路。
读写控制电路103是用于控制经由读写系统300而相对于磁盘200的写入及读出的电路。例如，读写控制电路103将数字数据变换为向磁头302供给的信号，将从磁头302输出的信号变换为数字数据。读写控制电路103也被称作读写通道。
此外，在读写控制电路103与磁头302之间也可以设置放大电路。另外，读写控制电路103也可以包括用于对致动器304进行定位控制的电路。
MCU105具备能够执行程序代码的处理器即CPU106和供CPU106用作高速缓存存储器的SRAM(Static Random Access Memory：静态随机存取存储器)107。
以后，对属于SoC100-1的构成要素的标号标注“-1”，对属于SoC100-2的构成要素的标号标注“-2”。
此外，SoC100-1是第1控制器芯片的一例。SoC100-2是第2控制器芯片的一例。SoC100-1具备的CPU106-1是第1处理器的一例。SoC100-1具备的SRAM107-1是第1存储器的一例。SoC100-2具备的CPU106-2是具备与第1处理器相同的硬件结构的第2处理器的一例。SoC100-2具备的SRAM107-2是具备与第1存储器相同的硬件结构的第2存储器的一例。缓冲存储器400是第3存储器的一例。
在实施方式中，SoC100-1也连接于主机2及缓冲存储器400。SoC100-2经由SoC100-1而连接于缓冲存储器400。
在SoC100-1中，缓冲控制电路101-1及主机控制电路102-1在CPU106-1的控制下协同配合而执行主机2与缓冲存储器400之间的用户数据501的传送。另外，缓冲控制电路101-1及读写控制电路103-1在CPU106-1的控制下协同配合而执行缓冲存储器400与磁盘200之间的用户数据501的传送。
另外，缓冲控制电路101-1及数据通信电路104-1协同配合而执行SoC100-2与缓冲存储器400之间的数据传送。
CPU106-1通过执行预定的程序代码群而执行例如下述的处理。即，CPU106-1执行从主机2接收到的指令的解释、主机2与缓冲存储器400之间的用户数据501的传送、将对于磁盘200的访问向读写系统300-1及读写系统300-2分配的处理、分配给读写系统300-1的对于磁盘200的访问的控制等。
CPU106-1在执行上述的各种处理时，能够适当访问保存于缓冲存储器400的各管理信息503。也就是说，CPU106-1能够参照、更新保存于缓冲存储器400的各管理信息503。向保存于缓冲存储器400的各管理信息503的访问经由缓冲控制电路101-1而执行。
在SoC100-2中，数据通信电路104-2及读写控制电路103-2在CPU106-2的控制下协同配合而执行经由读写系统300-2及SoC100-1的缓冲存储器400与磁盘200之间的用户数据501的传送。
缓冲控制电路101-2及主机控制电路102-2不被使用。这是因为，SoC100-2与缓冲存储器400及主机2均未直接连接。CPU106-2也可以将向缓冲控制电路101-2或主机控制电路102-2的电力的供给或时钟的供给切断。
CPU106-2基于预定的程序代码群来执行分配给读写系统300-2的对于磁盘200的访问的控制。CPU106-2在执行该控制时，能够适当访问保存于缓冲存储器400的各管理信息503。也就是说，CPU106-2能够参照、更新保存于缓冲存储器400的各管理信息503。
在此，SoC100-1直接连接于缓冲存储器400，相对于此，SoC100-2经由SoC100-1而连接于缓冲存储器400。由此，在CPU106-2向缓冲存储器400内的管理信息503访问的情况下，与CPU106-1向缓冲存储器400内的管理信息503访问的情况相比，访问所需的时间变长。其结果，SoC100-2向磁盘200的访问变慢，有可能引起磁盘装置1的性能的下降。
在实施方式中，为了提高CPU106-2向缓冲存储器400内的管理信息503访问的速度，SoC100-2将SRAM107-2用作用于向管理信息503的访问的高速缓存存储器。
图4是示出实施方式的保存于各SoC100的SRAM107的信息的例子的示意性的图。
在SRAM107-1中，CPU106-1执行的程序代码群601-1作为高速缓存数据而保存。SoC100-1将CPU106-1执行的程序代码群中的频繁使用的代码、应该高速执行的处理所涉及的代码等作为程序代码群601-1而高速缓存于SRAM107-1，将其以外的代码作为程序代码群502而保存于缓冲存储器400。CPU106-1也能够根据需要而从缓冲存储器400取得程序代码。
在SRAM107-2中，CPU106-2执行的程序代码群601-2作为高速缓存数据而保存。SoC100-2将CPU106-2执行的程序代码群中的频繁使用的代码、应该高速执行的处理所涉及的代码等作为程序代码群601-2而高速缓存于SRAM107-2，将其以外的代码作为程序代码群502而保存于缓冲存储器400。CPU106-2也能够根据需要而从缓冲存储器400取得程序代码。
如前所述，CPU106-1执行从主机2接收到的指令的解释、主机2与缓冲存储器400之间的用户数据501的传送、将对于磁盘200的访问向读写系统300-1及读写系统300-2分配的处理、分配给读写系统300-1的对于磁盘200的访问的控制等。
相对于此，CPU106-2执行分配给读写系统300-2的对于磁盘200的访问的控制。CPU106-2不执行缓冲存储器400和主机2所涉及的处理，也就是从主机2接收到的指令的解释、主机2与缓冲存储器400之间的用户数据501的传送、将对于磁盘200的访问向读写系统300-1及读写系统300-2分配的处理等。
也就是说，CPU106-2执行的处理的量比CPU106-1执行的处理的量少。高速缓存于SRAM107-2的程序代码群601-2的量比高速缓存于SRAM107-1的程序代码群601-1的量少出与CPU106-2不执行的处理相应的量。
SoC100-2在SRAM107-2的存储区域中的除了用于程序代码群601-2的高速缓存的区域之外的剩余的区域中高速缓存管理信息503。本图所示的ATI信息602是ATI信息504的高速缓存数据。缺陷位置信息603是缺陷位置信息505的高速缓存数据。格式信息604是格式信息506的高速缓存数据。
此外，CPU106-1执行的处理与CPU106-2执行的处理的划分能够任意变更。至少，CPU106-1执行从主机2接收到的指令的解释，CPU106-2不执行从主机2接收到的指令的解释。由于CPU106-2执行的处理的量比CPU106-1执行的处理的量少出与至少不进行从主机2接收到的指令的解释相应的量，所以高速缓存于SRAM107-2的程序代码群601-2的量比高速缓存于SRAM107-1的程序代码群601-1的量少。
这样，CPU106-2将SRAM107-2用作用于向保存于缓冲存储器400的管理信息503访问的高速缓存存储器。由此，取得管理信息503的速度提高，进而磁盘装置1的性能提高。
具体而言，CPU106-2在使用(参照或更新)管理信息503中的某信息的情况下，首先从SRAM107寻找该信息。在高速缓存命中(hit)的情况即该信息高速缓存于SRAM107的情况下，CPU106-2使用SRAM107内的高速缓存的信息。在高速缓存未命中(miss)的情况即该信息未高速缓存于SRAM107的情况下，CPU106-2从缓冲存储器400取得该信息并使用。
在高速缓存命中的情况下，CPU106-2不向缓冲存储器400访问就能够取得管理信息503，因此CPU106-2取得管理信息503的速度提高。
此外，应用于SRAM107的高速缓存的方式不限定于特定的方式。例如，可以应用全关联方式、直接映射方式或n路组关联方式。也可以是，SRAM107的存储区域被分割成多个，针对通过分割而生成的每个部分应用不同的方式。
此外，将SRAM107用作高速缓存存储器的控制例如包括高速缓存命中/未命中的判定、驱逐、refill、dirty/clean的管理等。这些控制中的一部分或全部可以由CPU106执行，也可以由专用的硬件电路执行。
图5是用于说明实施方式的通过硬件电路来执行将SRAM107用作高速缓存存储器的控制的情况下的SoC100的构成例的示意性的图。缓冲控制电路101、主机控制电路102、数据通信电路104及读写控制电路103等的图示省略。
如本图所示，SoC100除了CPU106及SRAM107之外，还具备高速缓存控制电路108。高速缓存控制电路108例如执行将SRAM107用作高速缓存存储器的控制。
另外，SRAM107的存储区域和缓冲存储器400的存储区域可以映射于地址空间内的分别不同的区域。
图6是说明实施方式的各存储区域向地址空间的映射的一例的示意性的图。如本图所示，在地址空间700中划拨有区域701、702及703。并且，SRAM107-1的存储区域映射于区域701，SRAM107-2的存储区域映射于区域702，缓冲存储器400的存储区域映射于区域703。
例如，CPU106-2在向作为高速缓存数据而保存于SRAM107-2的管理信息503访问的情况下，使用区域702中包含的地址来指定访问目标。另外，CPU106-2在不经由SRAM107-2而向保存于缓冲存储器400的管理信息503访问的情况下，使用区域703中包含的地址来指定访问目标。也就是说，CPU106-2能够根据地址来切换是向SRAM107-2访问还是向缓冲存储器400访问。
此外，SRAM107和缓冲存储器400也可以不映射于地址空间700内的不同区域。
如以上所述，根据实施方式，SoC100-1连接于缓冲存储器400，SoC100-2经由SoC100-1而连接于缓冲存储器400。并且，SoC100-2在SRAM107-2中高速缓存管理信息503。
由此，CPU106-2取得保存于缓冲存储器400的管理信息503的速度提高，进而磁盘装置1的性能提高。
此外，以上，说明了SoC100-1不在SRAM107-1中高速缓存管理信息503。在SRAM107-1的存储区域存在空余的情况下，不限于此。例如，也可以是，SoC100-1也在SRAM107-1中高速缓存管理信息503。
另外，SoC100-1将CPU106-1执行的程序代码群601-1高速缓存于SRAM107-1，SoC100-2将CPU106-2执行的程序代码群601-2高速缓存于SRAM107-2。程序代码群601-2的量比程序代码群601-1的量少。SoC100-2在SRAM107-2的存储区域中的剩余的区域中高速缓存管理信息503。
由此，CPU106-2取得保存于缓冲存储器400的管理信息503的速度提高，进而磁盘装置1的性能提高。
另外，SoC100-1连接于主机2，SoC100-2经由SoC100-1而连接于主机2。例如，程序代码群601-1包括用于解释来自主机2的指令的程序代码，程序代码群601-2不包括用于解释来自主机2的指令的程序代码。
由此，程序代码群601-2的量比程序代码群601-1的量少，能够在SRAM107-2的空余的区域中高速缓存管理信息503。
另外，也可以是，SRAM107-2的存储区域及缓冲存储器400的存储区域映射于地址空间700内的分别不同的区域702、703，CPU106-2根据地址来切换是向SRAM107-2访问还是向缓冲存储器400直接访问。
此外，在一例中，管理信息503包括记录有由写入引起的相邻磁道干涉的影响的ATI信息504。
在另一例中，管理信息503包括记录有磁盘200中包含的缺陷的位置的缺陷位置信息505。
在又一例中，管理信息503包括记录有磁道或扇区的配置的格式信息506。
此外，以上，说明了SoC100-1的型号与SoC100-2的型号相同。SoC100-1的型式番号与SoC100-2的型式番号也可以不相同。
例如，也可以是，读写控制电路103、数据通信电路104、CPU106及SRAM107的硬件结构在SoC100-1和SoC100-2中相同，但SoC100-1具备缓冲控制电路101及主机控制电路102，SoC100-2不具备缓冲控制电路101及主机控制电路102。在该情况下，SoC100-1的型号与SoC100-2的型号也可以不同。
虽然说明了本发明的几个实施方式，但这些实施方式作为例子而提出，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，并且包含于权利要求书所记载的发明及其均等的范围。

Claims (10)

1.一种磁盘装置，具备：
磁盘；
第1磁头及第2磁头，互相独立地移动；
第1控制器芯片，具备第1处理器和第1存储器，控制经由所述第1磁头而对于所述磁盘的写入及读出；
第2控制器芯片，具备第2处理器和第2存储器，控制经由所述第2磁头而对于所述磁盘的写入及读出；及
第3存储器，保存管理信息，
所述第1控制器芯片连接于所述第3存储器，
所述第2控制器芯片经由所述第1控制器芯片而连接于所述第3存储器，
所述第2控制器芯片在所述第2存储器中高速缓存所述管理信息。
2.根据权利要求1所述的磁盘装置，
所述第1控制器芯片不在所述第1存储器中高速缓存所述管理信息。
3.根据权利要求1所述的磁盘装置，
所述第1控制器芯片在所述第1存储器中高速缓存所述第1处理器执行的第1程序代码群，
所述第2控制器芯片在所述第2存储器中高速缓存所述第2处理器执行的比所述第1程序代码群少的量的第2程序代码群，在所述第2存储器的存储区域中的剩余的区域中高速缓存所述管理信息。
4.根据权利要求3所述的磁盘装置，
所述第1控制器芯片连接于主机，
所述第2控制器芯片经由所述第1控制器芯片而连接于所述主机，
所述第1程序代码群包括用于解释来自所述主机的指令的程序代码，
所述第2程序代码群不包括用于解释来自所述主机的所述指令的所述程序代码。
5.根据权利要求1所述的磁盘装置，
所述第2存储器的存储区域及所述第3存储器的存储区域映射于地址空间内的分别不同的区域，
所述第2处理器使用地址来切换是向所述第2存储器访问还是以不经由所述第2存储器的方式向所述第3存储器访问。
6.根据权利要求1～5中任一项所述的磁盘装置，
所述管理信息包括记录有由写入引起的相邻磁道干涉即ATI的影响的ATI信息。
7.根据权利要求1～5中任一项所述的磁盘装置，
所述管理信息包括记录有所述磁盘中包含的缺陷的位置的缺陷位置信息。
8.根据权利要求1～5中任一项所述的磁盘装置，
所述管理信息包括记录有磁道或扇区的配置的格式信息。
9.根据权利要求1～5中任一项所述的磁盘装置，
所述第1处理器和所述第2处理器具备相同的硬件结构，
所述第1存储器和所述第2存储器具备相同的硬件结构。
10.根据权利要求9所述的磁盘装置，
所述第1控制器芯片的型号与所述第2控制器芯片的型号相同。
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