JPH09321231A - 半導体回路、ｍｏｓ集積回路およびｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳ集積回路中に形成可能な整流作用を有
する半導体回路を提供する。 【解決手段】 少なくとも２つのＭＯＳトランジスタを
有し、前記ＭＯＳトランジスタがそれぞれを第１の導電
型を有する半導体基板の表面層に形成された第２の導電
型を有する不純物拡散層であるウェル内に形成し、前記
ウェルを電気的にフローティング状態とする、整流回路
を構成する。寄生トランジスタに起因する誤動作のない
整流作用を有する半導体回路をＭＯＳ集積回路中に形成
することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、半導体集積回路に関す
るものであり、特にＭＯＳ集積回路に搭載可能な整流回
路に関する。

【０００２】

【従来の技術】一般に用いられる整流回路には、全波整
流回路と半波整流回路がある。図６（ａ）は全波整流回
路の一構成例、図６（ｂ）は半波整流回路の一構成例を
示す。

【０００３】図６（ａ）に示すように、全波整流回路
は、ダイオード１００ａ、１００ｂ、１００ｃ及び１０
０ｄから構成されている。ダイオード１００ａとダイオ
ード１００ｂとを接続する線上に第１入力点１１０が設
けられ、ダイオード１００ｃとダイオード１００ｄとを
接続する線上に第２入力点１２０が設けらている。基準
点１３０は、入力波形をクランプする基準点（ここでは
ＧＮＤとしている。）であり、ダイオード１００ａとダ
イオード１００ｄに接続されている。出力点１４０は、
ダイオード１００ｂとダイオード１００ｃに接続されて
いる。

【０００４】図７（ａ）は上記全波整流回路の入力電圧
と出力電圧の波形例を示したものである。上から第１入
力点１１０への入力波形ＩＮＰＵＴ１、第２入力点１２
０への入力波形ＩＮＰＵＴ２、さらに出力点１４０より
出力される波形ＯＵＴＰＵＴ２を示す。同図に示すよう
に、第１入力点１１０と第２入力点１２０には、通常、
互いに位相が反転した波形が入力される。

【０００５】以下に全波整流回路の動作について簡単に
説明する。まず、図７（ａ）に示すように区間Ｔ１にお
いて、第１入力点１１０に正の電圧波形が入力される。
この入力電圧がダイオード１００ｂの順方向電圧Ｖf
（以下、Ｖf と記す。）を越えると、出力点１４０に入
力点１１０の電圧が現れる。また、基準点１３０はＧＮ
Ｄであるから、入力点１１０に正の電圧が入力される
と、ダイオード１００ａに逆バイアスがかかる。よっ
て、逆方向の耐圧値を越えない限り、ダイオード１００
ａは動作しない。

【０００６】一方、第２入力点１２０には、区間Ｔ１に
おいて、負の電圧波形が入力される。よって、ダイオー
ド１００ｄには順バイアスがかかり、電流が流れるが、
ダイオード１００ｃには逆バイアスがかかることになる
ので、電流は流れず、出力点１４０の電位に影響しな
い。

【０００７】次に、区間Ｔ２においては、第１入力点１
１０に、図７（ａ）に示すような負の電圧波形が入力さ
れる。よって、ダイオード１００ａには順バイアスにか
かり、電流が流れるが、ダイオード１００ｂには逆バイ
アスがかかることになるので、電流は流れない。よって
出力点１４０の電位に影響しない。

【０００８】一方、第２入力点１２０には、区間Ｔ２に
おいて、図７（ａ）に示すような正の電圧波形が入力さ
れる。第２入力点１２０への入力電圧がダイオード１０
０ｃの順方向電圧Ｖf を越えると、出力点１４０にこの
電圧が現れる。この時、ダイオード１００ｄには、逆バ
イアスがかかっているため、逆方向の耐圧値を越えない
限り、ダイオード１００ｄは動作しない。

【０００９】このようにして、図６（ａ）に示す全波整
流回路では、第１入力点１１０及び第２入力点１２０に
入力される波形ＩＮＰＵＴ１、ＩＮＰＵＴ２から正の電
圧波形のみをとりだした波形ＯＵＴＰＵＴ２が出力点１
４０から出力される。

【００１０】次に、半波整流回路について説明する。半
波整流回路は、図６（ｂ）に示すように、上述した全波
整流回路中のダイオード１００ａ、１００ｂとその両側
の基準点１３０と出力点１４０から構成される。

【００１１】この半波整流回路の動作は、図６（ａ）に
示した全波整流回路中のダイオード１００ａと１００ｂ
（あるいは、ダイオード１００ｃと１００ｄ）の動作と
ほぼ同様である。即ち、図７（ｂ）に示すように、区間
Ｔ１においては、入力点１１０に正の電圧波形が入力さ
れるので、ダイオード１００ａには逆バイアスがかか
り、ダイオード１００ｂには順バイアスがかかる。よっ
て、出力点１４０には入力点１１０の電圧が現れる。区
間Ｔ２においては、ダイオード１００ｂに逆バイアスが
かかり、出力点はＧＮＤレベルの電位を維持する。

【００１２】このようにして、半波整流回路をもちいれ
ば、入力点１１０に入力される波形ＩＮＰＵＴ１の正の
電圧波形のみを有するＯＵＴＰＵＴ１が出力される。

【００１３】上述するような整流回路は、種々のＩＣ回
路を動作させる場合にも必要となるものである。よっ
て、ＩＣ回路中に必要な整流回路を形成できることが望
まれる。しかし、ＭＯＳ集積回路中に整流回路を形成す
る場合には、同一基板内に形成されるＭＯＳトランジス
タのプロセス上の制約をうける。即ち、ＭＯＳトランジ
スタのプロセスに新たな負荷をかけることなく形成可能
な整流回路であることが必要となる。

【００１４】

【発明が解決しようとする課題】図８は、図６（ｂ）に
示した半波整流回路をＭＯＳ集積回路中に形成した構成
例を示したものである。なお、参考のため、図中左側に
は、同一基板内に形成されるＭＯＳトランジスタの一例
を示している。

【００１５】図８に示すように、Ｐ型半導体基板２１０
の表面領域には、Ｎウェル層２２０ａと２２０ｂが形成
され、さらに、それぞれのＮウェル層内に、Ｐ型拡散層
２３０ａとＰ型拡散層２３０ｂが形成されている。Ｎウ
ェル層２２０ａとＰ型拡散層２３０ａとで図６（ｂ）に
示すダイオード１００ａを構成し、Ｎウェル層２２０ｂ
とＰ型拡散層２３０ｂで図６（ｂ）のダイオード１００
ｂを構成している。

【００１６】このＮウェル層２２０ａと２２０ｂは、同
図中左側に示すＭＯＳトランジスタのＮウェル層２２０
ｃと同時に形成され、Ｐ型拡散層２３０ａ、２３０ｂ
は、ＭＯＳトランジスタのソース領域２３０ｃとドレイ
ン領域２３０ｄを形成する際に同時に形成される。

【００１７】半波整流回路を形成するために、Ｎウェル
層２２０ａとＰ型拡散層２３０ｂとは電気的に接続さ
れ、その途中に入力点２４０が設けられている。また、
Ｐ型拡散層２３０ａはＧＮＤ（基準電位）に接続され、
Ｎウェル層２２０ｂは出力点２５０に接続されている。
なお、図８の入力点２４０と出力点２５０は、それぞれ
図６（ｂ）中に示した半波整流回路の入力点１１０、出
力点１４０に対応している。このように、ＰＮ接合ダイ
オードを用いた半波整流回路をＭＯＳ集積回路上に形成
することは構造上、一見可能である。

【００１８】しかしながら、この構造においては、図８
中破線３００で示すように、Ｐ型拡散層２３０ｂをエミ
ッタ、Ｎウェル層２２０ｂをベース、Ｐ型半導体基板２
１０をコレクタとするＰＮＰバイポーラトランジスタを
寄生的に形成してしまう。

【００１９】よって、この整流回路を実際に動作させる
と、寄生バイポーラトランジスタのＰ型拡散層２３０ｂ
（エミッタ）−Ｎウェル層２２０ｂ（ベース）間にベー
ス電流が流れて、破線３００内の寄生バイポーラトラン
ジスタがＯＮする。即ち、Ｐ型拡散層２３０ｂ（エミッ
タ）からＰ型半導体基板２１０（コレクタ）に上記エミ
ッタ−ベース間の電流のｈFE（電流増幅率）倍の電流が
流れ、上記整流回路は、整流機能を果たせなくなる。

【００２０】このように、従来のＭＯＳ集積回路中に形
成される整流回路は、寄生トランジスタの影響を避ける
ことができないため、実用が困難であった。よって、従
来はＭＯＳ集積回路を動作させる際に整流回路を必要と
するときは、ＭＯＳ集積回路とは別個に作製された整流
回路素子をＭＯＳ集積回路チップの外部に付設して用い
なければならなかった。

【００２１】本発明は上記事情に鑑みて成されたもので
あり、その目的は、ＭＯＳ集積回路内に形成される実用
可能な整流作用を有する半導体回路を提供することであ
る。

【００２２】また、本発明の別な目的は、上記整流回路
を搭載したＭＯＳ集積回路及びこれを有するＩＣカード
を提供することである。

【００２３】

【課題を解決するための手段】本発明の半導体回路の特
徴は、ＭＯＳ集積回路上に形成された整流作用を有する
回路であり、少なくとも２つのＭＯＳトランジスタを有
し、前記ＭＯＳトランジスタがそれぞれ、第１の導電型
を有する半導体基板の表面層に形成された第２の導電型
を有する不純物拡散層であるウェル内に形成され、前記
ウェルが電気的にフローティング状態であることであ
る。

【００２４】上記特徴によれば、ウェルを電気的にフロ
ーティング状態としているので、前記ＭＯＳトランジス
タに寄生する寄生バイポーラトランジスタがＯＮ状態と
なることがないため、整流回路として正常に動作させる
ことが可能である。

【００２５】

【発明の実施の形態】

（第１の実施の形態）まず、本発明の第１の実施の形態
について説明する。図１は、第１の実施の形態に係る半
波整流回路の一構成例を示すＭＯＳ集積回路の一部断面
図である。

【００２６】図１に示すように、本実施の形態に係る半
波整流回路は、２つのＭＯＳトランジスタにより構成さ
れている。図中左に示す第１トランジスタＴｒ１は、Ｐ
型半導体基板１０表面領域に形成されたＮウェル層２０
ａ中に、図中右に示す第２トランジスタＴｒ２は、Ｎウ
ェル層２０ｂ中に形成されている。

【００２７】第１トランジスタＴｒ１は、Ｐ型拡散層３
０ａをソース領域とし、Ｐ型拡散層３０ｂをドレイン領
域とする。またこのソース領域とドレイン領域を跨ぐよ
うに、ゲート酸化膜３５ａを介してゲート電極４０ａが
形成されている。第２トランジスタＴｒ２も第１トラン
ジスタＴｒ１と同様に、Ｐ型拡散層３０ｃをソース領
域、Ｐ型拡散層３０ｄをドレイン領域とし、この二つの
領域を跨いでゲート酸化膜３５ａを介しゲート電極４０
ｂが形成されている。

【００２８】第１トランジスタＴｒ１のＰ型拡散層３０
ａは、ＧＮＤ（基準電位）に接続されており、Ｐ型拡散
層３０ｂはゲート電極４０ａと接続されている。第１ト
ランジスタＴｒ１のＰ型拡散層３０ｂは、第２トランジ
スタＴｒ２のＰ型拡散層３０ｃと接続されており、両拡
散層を結ぶ接続線の途中に入力点５０が設けられてい
る。この入力点５０に、波形ＩＮＰＵＴ１が入力され
る。

【００２９】第１トランジスタＴｒ１の場合と同様に、
第２トランジスタＴｒ２においてもＰ型拡散層３０ｄと
ゲート電極４０ｂが接続されており、この接続線は出力
点７０につながっている。この出力点７０から波形ＯＵ
ＴＰＵＴ１が出力される。

【００３０】尚、Ｐ型半導体基板１０は、ＧＮＤに接続
されている。

【００３１】上記半波整流回路の構造においても、従来
同様破線１００で囲む領域に示すように、Ｐ型拡散層３
０ｂ、Ｎウェル層２０ａ及びＰ型半導体基板１０からな
る寄生バイポーラトランジスタに代表される寄生バイポ
ーラトランジスタがＰ型拡散層３０ａ〜３０ｄ、Ｎウェ
ル層２０ａ、２０ｂ、及びＰ型半導体基板１０から形成
されている。

【００３２】しかし、上記半波整流回路において特徴的
なことは、第１、第２トランジスタＴｒ１、Ｔｒ２が形
成されているＮウェル層２０ａ、２０ｂが電気的にどこ
にも接続されていない状態、即ちフローティング（オー
プン）状態とされていることである。

【００３３】図３（ａ）は、上記第１の実施の形態に係
る半波整流回路の等価回路を示したものであり、図４
（ａ）は、この半波整流回路における入力波形ＩＮＰＵ
Ｔ１と出力波形ＯＵＴＰＵＴ１の例を示している。以
下、図１、図３（ａ）および図４（ａ）を用いて、第１
の実施の形態に係る半波整流回路の動作について説明す
る。

【００３４】まず、図４（ａ）の波形ＩＮＰＵＴ１に示
すように、区間Ｔ１においては、入力点５０に正の電圧
波形が入力される。これに伴い第１トランジスタＴｒ１
のゲート電極４０ａに正の電圧が印加される。ソース領
域であるＰ型拡散層３０ａはＧＮＤに接続されているの
で、ソース−ゲート間の電圧（以下、Ｖgsと記す。）は
正の電圧となる。一般に、Ｐチャネルトランジスタのし
きい値Ｖthは負の電圧であるため、ソース−ゲート間電
圧Ｖgsが第１トランジスタＴｒ１のしきい値電圧Ｖthを
超えることはない。従って、上記第１トランジスタＴｒ
１はＯＦＦ状態となる。

【００３５】一方、第２トランジスタＴｒ２では、区間
Ｔ１において、入力点５０に正の電圧波形が入力される
と、ソース領域であるＰ型拡散層３０ｃに正の電圧が印
加される。この整流回路の動作開始前の出力点７０の電
圧をＧＮＤレベルにしておくと、第２トランジスタでの
ソース−ゲート電圧Ｖgsが負の電圧となる。ソース−ゲ
ート電圧Ｖgsが第２トランジスタＴｒ２のしきい値電圧
Ｖthを超えると、第２トランジスタＴｒ２はＯＮ状態と
なり、ソース−ドレイン間にチャネルが形成される。

【００３６】このとき、破線１００内に示した寄生バイ
ポーラトランジスタでは、ベースであるＮウェル層２０
ａは電気的にフローティング状態であるので、Ｐ型拡散
層３０ｂからＮウェル層２０ａに電流の流れる経路が形
成されない。すなわち、寄生バイポーラトランジスタに
ベース電流が流れない。このため、寄生バイポーラトラ
ンジスタはＯＮ状態とはなりえない。

【００３７】同様に、Ｐ型拡散層−Ｎウェル層−Ｐ型基
板で構成される他の寄生バイポーラトランジスタもＮウ
ェル層２０ａ、２０ｂがフローティング状態にあるた
め、ベース電流が流れない。よっていずれの寄生バイポ
ーラトランジスタもＯＮ状態となることはなく、上記第
１トランジスタＴｒ１および第２トランジスタＴｒ２に
よる半波整流回路の動作を妨げない。

【００３８】従って、図４（ａ）に示す区間Ｔ１におい
ては、入力点５０に入力される波形ＩＮＰＵＴ１は、第
２トランジスタＴｒ２を介し出力点７０に出力される。
即ち区間Ｔ１においては、入力点５０に入力される波形
ＩＮＰＵＴ１に応じた正の電圧波形が出力点７０よりに
出力される。

【００３９】次に、図４（ａ）の波形ＩＮＰＵＴ１に示
すように、区間Ｔ２においては、入力点５０に負の電圧
波形が入力される。この時、第１トランジスタＴｒ１の
ドレイン領域であるＰ型拡散層３０ｂ及びゲート電極４
０ａには負の電圧が印加され、ソース領域であるＰ型拡
散層３０ａはＧＮＤに接続されているので、ソース−ゲ
ート電圧Ｖgsは負の電圧となり、ソース−ゲート電圧Ｖ
gsの電圧が第１トランジスタＴｒ１のしきい値Ｖthを超
えた時点で、第１トランジスタＴｒ１がＯＮ状態とな
る。ソース−ドレイン間にチャネルが形成され、基準点
のＧＮＤレベルが第１トランジスタＴｒ１を介して第２
トランジスタＴｒ２のＰ型拡散層３０ｃに入力される。

【００４０】一方、第２トランジスタＴｒ２は、ソース
領域であるＰ型拡散層３０ｃがＧＮＤレベルとなり、ゲ
ート電極４０ｂも区間Ｔ２の開始時にはＧＮＤレベルで
あるので、第２トランジスタＴｒ２はＯＦＦ状態とな
る。

【００４１】従って、図４（ａ）の区間Ｔ２において
は、入力点５０に入力される波形ＩＮＰＵＴ１の電圧に
かかわらず、出力点はほぼＧＮＤレベルに維持される。

【００４２】このように、第１の実施の形態における半
波整流回路は図４（ａ）に示すように、正の電圧波形と
負の電圧波形を有する波形ＩＮＰＵＴ１のうちの正の電
圧波形のみを有する波形ＯＵＴＰＵＴ１が出力点７０か
ら出力される。

【００４３】次に、上述した第１の実施の形態における
半波整流回路の製造方法について簡単に説明する。この
半波整流回路は、図１に示すように、２つのＭＯＳトラ
ンジスタから構成されており、配線パターンを除き他の
構成は一般的なＭＯＳトランジスタと同じである。よっ
て、その製造方法も通常のＭＯＳトランジスタの製造方
法と変わらない。

【００４４】以下、図１を参照しながら最も基本的なト
ランジスタ工程を説明する。

【００４５】即ち、まず、予めＰ型不純物が添加された
シリコン単結晶基板であるＰ型半導体基板１０表面を熱
酸化することにより、基板表面に酸化膜を形成する。こ
の熱酸化膜上にレジストパターンを形成し、このレジス
トパターンを注入マスクとして用いて、砒素（Ａｓ）等
のＮ型不純物イオンをイオン注入法を用いて深く注入
し、その後熱処理を行うことでＮウェル層２０ａ、２０
ｂを形成する。レジストパターン等は、不要になった時
点で剥離する。

【００４６】上記熱酸化膜上に窒化シリコン膜を形成
し、さらにこの窒化シリコン膜をパターニングして、そ
の後熱処理を行うことにより、上記熱酸化膜を選択的に
厚膜化してフィールド酸化膜を形成する。なお、図１
中、フィールド酸化膜は図示していない。

【００４７】薄く残った酸化膜をエッチング除去し、よ
り緻密なゲート酸化膜をＣＶＤ法等を用いて新たに基板
表面上に形成する。さらに、ゲート酸化膜上にゲート電
極となるポリシリコン膜をＣＶＤ法等を用いて形成す
る。ポリシリコン膜をパターニングし、ゲート電極４０
ａ、４０ｂのパターンを得る。さらにこのゲート電極４
０ａ、４０ｂのパターンを用いてゲート酸化膜のエッチ
ングを行い、必要なゲート酸化膜パターン３５ａ、３５
ｂを得る。

【００４８】さらに、このゲート電極４０ａ、４０ｂの
パターンをイオン注入マスクとして用いて、例えばほう
素（Ｂ）等のＰ型不純物のイオンをイオン注入する。こ
うして自己整合的にＰ型拡散層３０ａ〜３０ｄのパター
ンを形成する。

【００４９】この後、ＣＶＤ法を用いて基板表面にＢＰ
ＳＧ（Boron-doped Phosphor-Silicate Glass）もしく
はＰＳＧ（Phosphor-Silicate Glass）からなる層間絶
縁膜を形成する。必要に応じて、層間絶縁膜にコンタク
トホールを開口した後、スッパタリング法を用いてアル
ミニウム膜等の導電膜を形成し、その後パターニングを
行い必要な配線パターンを形成する。あとは、必要に応
じて、パッシベーション膜を形成すればよい。

【００５０】このように、第１の実施の形態における半
波整流回路は、ＭＯＳトランジスタで構成されているＭ
ＯＳ集積回路の製造工程に負担をかけることなく形成す
ることが出来る。なお、以下に述べる第２の実施の形態
における全波整流回路も同様な製造方法で形成すること
が可能である。

【００５１】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。図２は、第２の実施の
形態に係る全波整流回路の一構成例を示すＭＯＳ集積回
路の一部断面図である。

【００５２】図２に示すように、この全波整流回路は、
第１の実施の形態で示した半波整流回路を２つ組み合わ
せたものに相当する。即ち、ＧＮＤに接続されたＰ型半
導体基板１０の表面層領域には、第１トランンジスタＴ
ｒ１と第２トランジスタＴｒ２とで構成される半波整流
回路と、第３トランジスタＴｒ３と第４トランジスタＴ
ｒ４とで構成される半波整流回路が形成される。

【００５３】第１トランジスタＴｒ１〜第４トランジス
タＴｒ４は、いずれも上述した第１の実施の形態の第
１、第２トランジスタＴｒ１、Ｔｒ２と同様な構成を有
する。即ち、Ｐ型半導体基板１０の表面層に形成された
各Ｎウェル層２０ａ〜２０ｄには、ソース領域であるＰ
型拡散層３０ａ、３０ｃ、３０ｅ、３０ｇと、ドレイン
領域であるＰ型拡散層３０ｂ、３０ｄ、３０ｆ、３０ｈ
が形成されている。また、各ソース領域と各ドレイン領
域を跨ぐように、ゲート酸化膜３５ａ〜３５ｄを介して
ゲート電極４０ａ〜４０ｄが形成されている。

【００５４】第１トランジスタＴｒ１のＰ型拡散層３０
ａと第３トランジスタＴｒ３のＰ型拡散層３０ｅとはと
もに基準点６０に接続されている。この基準点６０の電
位はＧＮＤ（基準電位）である。Ｐ型拡散層３０ｂはゲ
ート電極４０ａに接続されている。また、Ｐ型拡散層３
０ｂは第２トランジスタＴｒ２のＰ型拡散層３０ｃとも
接続されており、両Ｐ型拡散層３０ｂと３０ｃとを結ぶ
接続線の途中に第１入力点５０が設けられている。この
第１入力点５０に、波形ＩＮＰＵＴ１が入力される。

【００５５】第３トランジスタＴｒ３のＰ型拡散層３０
ｆはゲート電極４０ｃに接続されている。また、Ｐ型拡
散層３０ｆは、第４トランジスタＴｒ４のＰ型拡散層３
０ｇとも接続されており、両Ｐ型拡散層３０ｆ、３０ｇ
を結ぶ接続線の途中に第２入力点８０が設けられてい
る。この第２入力点８０に、波形ＩＮＰＵＴ２が入力さ
れる。

【００５６】第４トランジスタＴｒ４においてもＰ型拡
散層３０ｈとゲート電極４０ｄとが接続されており、こ
の接続線は出力点７０につながっている。また、第２ト
ランジスタＴｒ２においてもＰ型拡散層３０ｄとゲート
電極４０ｂとが接続されており、この接続線は出力点７
０につながっている。この出力点７０から波形ＯＵＴＰ
ＵＴ２が出力される。

【００５７】上記全波整流回路の構造においても、従来
同様破線１００で囲む領域に示すように、Ｐ型拡散層３
０ａ〜３０ｈ、Ｎウェル層２０ａ〜２０ｄ及びＰ型半導
体基板１０からなる寄生バイポーラトランジスタは形成
される。

【００５８】しかし、第１の実施の形態の半波整流回路
の場合と同様に、Ｎウェル層２０ａ〜２０ｄは、電気的
にどこにも接続されていない状態、即ちフローティング
（もしくはオープン）状態としている。よって、各Ｐ型
拡散層３０ａ〜３０ｈから各Ｎウェル層２０ａ〜２０ｄ
には電流経路が形成されない。すなわち、各トランジス
タに寄生するバイポーラトランジスタにはベース電流が
流れない。このため、どの寄生バイポーラトランジスタ
もＯＮ状態とはなりえない。従って、寄生バイポーラト
ランジスタが上記第１トランジスタＴｒ１から第４トラ
ンジスタＴｒ４による全波整流回路の動作を妨げること
がない。

【００５９】図３（ｂ）は、上記第２の実施の形態に係
る整流回路の等価回路を示したものであり、図４（ｂ）
は、この全波整流回路における波形ＩＮＰＵＴ１と、波
形ＩＮＰＵＴ２および出力波形ＯＵＴＰＵＴ２の例を示
している。以下、図２、図３（ｂ）および図４（ｂ）を
用いて、第２の実施の形態に係る全波整流回路の動作に
ついて簡単に説明する。

【００６０】第１トランジスタＴｒ１および第２トラン
ジスタＴｒ２の回路構成は第１の実施の形態で説明した
半波整流回路と共通する。よって、その動作も同じであ
る。そこで、ここでは、第３トランジスタＴｒ３と第４
トランジスタＴｒ４の動作を中心に説明する。

【００６１】図４（ｂ）に示すように、第２入力点８０
には、第１入力点５０に入力する波形ＩＮＰＵＴ１と位
相が逆転した波形ＩＮＰＵＴ２を入力する。区間Ｔ１に
おいて、第３トランジスタＴｒ３のゲート電極４０ｃに
は負の電圧が印加される。ソース領域であるＰ型拡散層
３０ｅはＧＮＤに接続されているので、ソース−ゲート
間の電圧Ｖgsが負の電圧となる。Ｐチャネルトランジス
タのしきい値Ｖthは負の電圧であるため、ソース−ゲー
ト間電圧Ｖgsが第３トランジスタＴｒ３のしきい値電圧
Ｖthを超えた時点で、第３トランジスタＴｒ３がＯＮ状
態となる。このため、基準点６０のＧＮＤレベルが第３
トランジスタＴｒ３を介して第４トランジスタＴｒ４の
Ｐ型拡散層３０ｇに入力される。

【００６２】このように、第４トランジスタＴｒ４のソ
ース領域であるＰ型拡散層３０ｇはＧＮＤレベルにあ
り、この整流回路の動作開始前の出力点７０の電圧をＧ
ＮＤレベルにしておくと、第４トランジスタはＯＦＦ状
態となる。

【００６３】区間Ｔ１において、出力点７０に接続され
ている第２トランジスタＴｒ２はＯＮ状態にあり、第４
トランジスタＴｒ４はＯＦＦ状態であるので、結果的に
出力点７０からは、第２トランジスタＴｒ２の出力に応
じた出力波形が得られる。なお、実際のＯＵＴＰＵＴ２
は、トランジスタのしきい値電圧の影響を受け、図４
（ｂ）に示す波形から多少変形したものとなる。

【００６４】次に、図４（ｂ）のＩＮＰＵＴ２に示すよ
うに、区間Ｔ２においては、入力点８０には正の電圧波
形が入力される。この時、第３トランジスタＴｒ３のド
レイン領域であるＰ型拡散層３０ｆ及びゲート電極４０
ｃには正の電圧が印加され、ソース領域であるＰ型拡散
層３０ｅはＧＮＤに接続されているので、ソース−ゲー
ト電圧Ｖgsは正の電圧となる。よって、第３トランジス
タＴｒ３はＯＦＦ状態となる。

【００６５】一方、第４トランジスタのソース領域であ
るＰ型拡散層３０ｇは、正の電圧となり出力点７０に接
続されているゲート電極４０ｄとＰ型拡散層３０ｈはＧ
ＮＤレベルであるため、第４トランジスタＴｒ４はＯＮ
状態となる。

【００６６】区間Ｔ２において、出力点７０に接続され
ている第２トランジスタＴｒ２がＯＦＦ状態であり、第
４トランジスタＴｒ４がＯＮ状態であるため、出力点７
０には、第４トランジスタＴｒ４を介して入力点８０に
入力される波形ＩＮＰＵＴ２に応じた波形が出力され
る。

【００６７】このように、第２の実施の形態における全
波整流回路は図４（ｂ）に示すように、入力点５０に入
力される波形ＩＮＰＵＴ１と、入力点８０に入力される
波形ＩＮＰＵＴ２とからの正の電圧波形のみを交互に出
力点７０からＯＵＴＰＵＴとしてとりだすことができ
る。即ち図６（ａ）に示した従来の４つのダイオードで
構成する一般的な全波整流回路と同様な整流動作を行わ
せることができる。

【００６８】以上に第１、第２の実施の形態について説
明したが、本発明の実施の形態はこれに限るものではな
い。

【００６９】例えば、上述した第１、第２の実施の形態
において、ＰチャネルタイプのＭＯＳトランジスタで構
成しているが、ＮチャネルタイプのＭＯＳトランジスタ
で構成してもよいことは自明である。さらに、図１およ
び図２に示す第１の実施の形態、および第２の実施の形
態において、複数のトランジスタは列状に配置している
が、トランジスタの配置は特に制限されない。

【００７０】また、上述した第１、第２の実施の形態に
おいては、波形ＩＮＰＵＴ１とＩＮＰＵＴ２とから正の
電圧波形のみを取り出す例について述べているが、負の
電圧波形のみを取り出すことも可能である。

【００７１】以上説明したように上記第１、第２の実施
の形態によれば、寄生トランジスタに起因する誤動作の
ない整流回路をＭＯＳＩＣ中に搭載することが可能とな
る。従って、ＭＯＳ集積回路に必要な電源生成回路の外
付部品を削減できる。

【００７２】このような整流回路を組み込んだＩＣは、
様々な用途が考えられるが、特に小型化と微小電流化が
望まれる部品への応用が考えられる。例えば、図５に示
すように、整流回路を搭載したＩＣ１６０をプラスチッ
クカードに組み込んだＩＣカード１５０等に応用するこ
とも可能である。

【００７３】微小な電波を受信可能な通信機能を備えた
ＩＣカードとすることもできる。このようなＩＣカード
は、被接触でのデータの交信を可能とするため、例えば
交通機関の乗車券システム、道路料金徴収システム、ビ
ル入退室管理、チケッティングシステム等に応用すれ
ば、利用者の管理が正確にかつ簡便に行えるとともに、
利用者の利便性の向上を図ることもできる。

【００７４】

【発明の効果】以上説明したように本発明によれば、寄
生トランジスタに起因する誤動作のない整流作用を有す
る半導体回路をＭＯＳ集積回路内に搭載することが可能
となる。従って、ＭＯＳ集積回路の外付部品を削減する
ことができ、装置の小型化と製造コストの低減を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半波整流回
路の一構成例を示すＭＯＳ集積回路の一部断面図であ
る。

【図２】本発明の第２の実施の形態における全波整流回
路の一構成例を示すＭＯＳ集積回路の一部断面図であ
る。

【図３】本発明の第１および第２の実施の形態における
半波整流回路および全波整流回路の等価回路図である。

【図４】本発明の第１および第２の実施の形態における
半波整流回路および全波整流回路の入力波形と出力波形
を示す図である。

【図５】整流回路を搭載したＭＯＳ集積回路を有するＩ
Ｃカードの概観図である。

【図６】一般的な全波整流回路および半波整流回路の回
路構成図である。

【図７】一般的な全波整流回路および半波整流回路の入
力波形と出力波形を示す図である。

【図８】ＭＯＳ集積回路上に形成した従来の半波整流回
路の構成例を示すＭＯＳ集積回路の一部断面図である。

【符号の説明】

１０ 半導体基板 ２０ａ〜２０ｄ Ｎウェル ３０ａ〜３０ｄ Ｐ型拡散層 ３５ａ〜３５ｄ ゲート酸化膜 ４０ａ〜４０ｄ ゲート電極 ５０ 第１入力点 ６０ 基準点 ７０ 出力点 ８０ 第２入力点

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳ集積回路上に形成された整流作用
   を有する回路であり、 少なくとも２つのＭＯＳトランジスタを有し、 前記ＭＯＳトランジスタがそれぞれ、第１の導電型を有
   する半導体基板の表面層に形成された第２の導電型を有
   する不純物拡散層であるウェル内に形成され、 前記ウェルが、電気的にフローティング状態である半導
   体回路。
2. 【請求項２】 前記ＭＯＳトランジスタが、 前記ウェルの表面層に形成された第１の導電型を有する
   ソース領域と、 前記ウェルの表面層に形成された第１２の導電型を有す
   るドレイン領域と、 少なくとも前記ソース領域と前記ドレイン領域に跨り、
   前記ウェルの主表面上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極とを有し、 前記ゲート電極が、前記ソース領域もしくは前記ドレイ
   ン領域のいずれか一方に電気的に接続されている請求項
   １に記載の半導体回路。
3. 【請求項３】 ＭＯＳ集積回路上に形成された整流作用
   を有する回路であり、 第１トランジスタと、 第２トランジスタと、 一定周期で電圧が変化する波形が入力される入力点と、 出力波形が取り出される出力点と、 基準電位に接続された基準点とを有し、 １）前記第１トランジスタが、 第１の導電型を有する半導体基板の表面層に形成され、
   第２の導電型を有する不純物拡散層である第１ウェル内
   に形成され、 前記第１ウェルの表面層に形成され、第１の導電型を有
   する第１ソース領域と第１の導電型を有する第１ドレイ
   ン領域と、 前記第１ソース領域と前記第１ドレイン領域に跨り、前
   記第１ウェルの主表面上に形成された第１ゲート酸化膜
   と、 前記第１ゲート酸化膜上に形成された第１ゲート電極と
   を有し、 ２）前記第２トランジスタが、 第１の導電型を有する半導体基板の表面層に形成され、
   第２の導電型を有する不純物拡散層である第２ウェル内
   に形成され、 前記第２ウェルの表面層に形成された、第１の導電型を
   有する第２ソース領域と第１の導電型を有する第２ドレ
   イン領域と、 前記第２ソース領域と前記第２ドレイン領域に跨り、前
   記第２ウェルの主表面上に形成された第２ゲート酸化膜
   と、 前記第２ゲート酸化膜上に形成された第２ゲート電極と
   を有し、 ３）前記入力点が、前記第１ゲート電極、前記第１ドレ
   イン領域および前記第２ソース領域に接続され、 ４）前記基準点が、前記第１ソース領域に接続され、 ５）前記出力点が、前記第２ゲート電極と前記第２ドレ
   イン領域に接続され、 ６）前記第１ウェルと前記第２ウェルが、電気的にフロ
   ーティング状態にある半導体回路。
4. 【請求項４】 ＭＯＳ集積回路上に形成された整流作用
   を有する回路であり、 第１〜第４の４つのトランジスタと、 一定周期で電圧が変化する第１波形を入力する第１入力
   点と、 前記第１波形と位相が反転した第２波形を入力する第２
   入力点と、 出力波形を取り出す出力点と、 基準電位に接続された基準点とを有し、 １）第１〜第４の各トランジスタが、 第１の導電型を有する半導体基板の表面層に形成され
   た、第２の導電型を有する不純物拡散層であるウェル内
   に形成され、 前記ウェルの表面層に形成された、第１の導電型を有す
   るソース領域と第１導電型を有するドレイン領域と、 前記ソース領域と前記ドレイン領域に跨り、前記ウェル
   の主表面上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極とを有し、 ２）前記第１入力点が、第１トランジスタのゲート電極
   とドレイン領域および第２トランジスタのソース領域に
   電気的に接続されており、 ３）前記第２入力点が、第３トランジスタのゲート電極
   とドレイン領域および第４トランジスタのソース領域に
   電気的に接続されており、 ４）前記基準点が、前記第１トランジスタのソース領域
   と前記第３トランジスタのソース領域とに電気的に接続
   されており、 ５）前記出力点が、前記第２トランジスタのドレイン領
   域と前記第４トランジスタのドレイン領域とに電気的に
   接続されており、 ６）前記ウェルが、電気的にフローティング状態にある
   半導体回路。
5. 【請求項５】 請求項１〜請求項４のいずれか１に記載
   の半導体回路を搭載したＭＯＳ集積回路。
6. 【請求項６】 請求項５に記載のＭＯＳ集積回路を有す
   るＩＣカード。