JP2006067526A - Ｄ／ａ変換回路及びこのｄ／ａ変換回路を有する半導体装置 - Google Patents

Abstract

【課題】 電流加算型Ｄ／Ａ変換回路の動作速度を高速化させること。
【解決手段】 本発明では、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路において、前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成した。
【選択図】 図２

Description

本発明は、Ｄ／Ａ変換回路及びこのＤ／Ａ変換回路を有する半導体装置に関するものである。

従来より、各種電子機器においては、ノイズの影響を受けにくいデジタル信号を用いて信号処理を行い、出力信号としてアナログ信号が必要な場合には、Ｄ／Ａ変換回路（デジタル／アナログ変換回路）を用いてデジタル信号をアナログ信号に変換して出力するようにしていた。

このＤ／Ａ変換回路としては、デジタル信号に対応したアナログ信号として複数の一定電流を加算する電流加算型の回路と、一定電圧を加算する電圧加算型の回路とが存在しているが、近年の電子機器の動作速度の高速化に伴って、高速動作が可能な電流加算型のＤ／Ａ変換回路が利用されるようになってきている。

この電流加算型のＤ／Ａ変換回路は、図８に示すように構成していた（たとえば、特許文献１参照）。

すなわち、Ｄ／Ａ変換回路101は、変換するデジタル信号D0〜D2のビット数に応じた個数の電流出力回路102を並列接続した電流出力部103と、この電流出力部103で出力される電流を抵抗104で電圧に変換する電流・電圧変換部105と、デジタル信号D0〜D2をデコーダー106でデコードすることによって電流出力部103の複数の電流出力回路102を制御する制御部107とで構成していた。

そして、Ｄ／Ａ変換回路101は、制御部107においてデジタル信号D0〜D2をデコーダー106でデコードすることによって制御信号S0〜S6とこの制御信号S0〜S6を反転させた反転制御信号XS0〜XS6とを生成し、これらの制御信号S0〜S6と反転制御信号XS0〜XS6とを用いてデジタル信号D0〜D2に対応した個数の電流出力回路102を動作させ、その電流出力回路102で生成される電流を加算して電流出力部103から出力し、その電流を電流・電圧変換部105で電圧信号に変換して出力するようにしていた。
特開平１１−８８１７８号公報

上記従来のＤ／Ａ変換回路101では、各電流出力回路102の動作時に各電流出力回路102から一定値の電流を出力することによって、デジタル信号D0〜D2の値に比例して出力電圧が変化するように構成して、アナログ信号としての出力電圧の線形性を確保するようにしていた。

ところが、Ｄ／Ａ変換回路101を構成する各トランジスタには、製造時に特性のばらつきが生じてしまい、このトランジスタの特性のばらつきに起因して各電流出力回路102から出力される電流が一定値にならなくなり、出力電圧の線形性を良好に確保することが困難であった。

一方、トランジスタから出力される電流を一定値に調整する回路として、図９に示すような調整回路108が知られている。

この調整回路108は、電源端子VDDに電流源としてのトランジスタT101のソースを接続するとともに、このトランジスタT101のドレインに定電流源I101を接続し、この定電流源I101にグランド端子GNDを接続し、さらには、トランジスタT101のゲートと電源端子VDDとの間に調整回路108としてのコンデンサC101を接続し、このコンデンサC101（トランジスタT101のゲート）とトランジスタT101のドレインとの間にスイッチSW101を接続している。

この調整回路108は、スイッチSW101を接続状態とすることで、トランジスタT101のドレイン・ソース間電圧に応じてコンデンサC101に電荷を蓄積し、その後、スイッチSW101を切断状態とすることで、コンデンサC101に蓄積された電荷によってトランジスタT101のドレイン・ソース間電圧に関わり無くトランジスタT101のゲートの電圧を一定に保持して、これにより、トランジスタT101の閾値電圧に製造上のばらつきが生じていてもトランジスタT101から常に一定の電流が出力されるようにできる。

この調整回路108を各電流出力回路102に設けてＤ／Ａ変換回路101を構成すれば、全ての電流出力回路102に設けたスイッチSW101を切断状態とすることによってＤ／Ａ変換動作を行い、このＤ／Ａ変換動作を行っていない時に適宜全ての電流出力回路102のスイッチSW101を接続状態とすることによってコンデンサC101に電荷を蓄積する調整動作を行うようすることができる。

しかしながら、上記構成のＤ／Ａ変換回路101では、全ての電流出力回路102に設けたスイッチSW101を切断状態とすることによってＤ／Ａ変換動作を行う一方、全ての電流出力回路102のスイッチSW101を接続状態とすることによって調整動作を行うように構成することになるため、Ｄ／Ａ変換動作を行っていない時にだけしか調整動作を行うことができなくなる。

そのため、上記構成のＤ／Ａ変換回路101では、Ｄ／Ａ変換動作の合間に調整動作を行う必要があり、この調整動作を行う分だけＤ／Ａ変換回路101の動作速度が低減してしまうため、実用的なＤ／Ａ変換回路101とはいえない。

そこで、請求項１に係る本発明では、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路において、前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成することにした。

また、請求項２に係る本発明では、前記請求項１に係る本発明において、Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代することにした。

また、請求項３に係る本発明では、前記請求項１又は請求項２に係る本発明において、前記電流出力回路は、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続することにした。

また、請求項４に係る本発明では、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路を有する半導体装置において、前記電流加算型Ｄ／Ａ変換回路は、前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成することにした。

また、請求項５に係る本発明では、前記請求項４に係る本発明において、前記電流加算型Ｄ／Ａ変換回路は、Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代することにした。

また、請求項６に係る本発明では、前記請求項４又は請求項５に係る本発明において、前記電流出力回路は、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続することにした。

そして、本発明では、以下に記載する効果を奏する。

すなわち、請求項１に係る本発明では、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路において、前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成しているために、電流加算型Ｄ／Ａ変換回路の動作速度を高速化させることができる。

また、請求項２に係る本発明では、Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代しているために、全ての電流出力回路を順に調整動作させることができるので、電流加算型Ｄ／Ａ変換回路の出力信号の線形性を確保することができる。

また、請求項３に係る本発明では、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続して電流出力回路を構成しているために、電流源となるトランジスタの定電流特性を向上させることができる。

また、請求項４に係る本発明では、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路を有する半導体装置において、前記電流加算型Ｄ／Ａ変換回路は、前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成しているために、半導体装置に内蔵した電流加算型Ｄ／Ａ変換回路の動作速度を高速化させることができる。

また、請求項５に係る本発明では、前記請求項３に係る本発明において、前記電流加算型Ｄ／Ａ変換回路は、Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代しているために、全ての電流出力回路を順に調整動作させることができるので、半導体装置に内蔵した電流加算型Ｄ／Ａ変換回路の出力信号の線形性を確保することができる。

また、請求項６に係る本発明では、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続して電流出力回路を構成しているために、電流源となるトランジスタの定電流特性を向上させることができる。

本発明に係る電流加算型Ｄ／Ａ変換回路を有する半導体装置は、単一の回路として或いは他の信号処理回路とともに電流加算型Ｄ／Ａ変換回路を半導体基板上に形成したものであり、複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設けたものである。

そして、電流加算型Ｄ／Ａ変換回路は、調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせて、デジタル信号の値に正比例してアナログ信号の電圧値が変化するようにして、電流加算型Ｄ／Ａ変換回路の出力信号の線形性を確保するようにしたものである。

しかも、本発明では、複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態としている。

これにより、本発明に係る電流加算型Ｄ／Ａ変換回路では、Ｄ／Ａ変換動作と同時に調整動作を行い、電流加算型Ｄ／Ａ変換回路の動作速度を高速化させている。

また、本発明では、調整動作状態とする電流出力回路を、Ｄ／Ａ変換を行うたびに順次交代している。

これにより、本発明に係る電流加算型Ｄ／Ａ変換回路では、全ての電流出力回路を順に調整動作させて、電流加算型Ｄ／Ａ変換回路の出力信号の線形性を確保している。

また、本発明では、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続して電流出力回路を構成している。

これにより、電流出力回路において電流源となるトランジスタのドレイン・ソース間電圧を低減することができ、このドレイン・ソース間電圧のばらつきによる出力電流差を小さくすることができるので、電流源となるトランジスタの定電流特性を向上させることができる。

以下に、本発明に係る電流加算型Ｄ／Ａ変換回路の具体的な構成について図面を参照しながら説明する。

電流加算型Ｄ／Ａ変換回路１は、図１に模式的に示すように、変換するデジタル信号D0〜D2のビット数に応じて所定の個数（ここでは８個）の電流出力回路２を並列接続した電流出力部３と、この電流出力部３で出力される電流を抵抗R0,R1で電圧に変換する電流・電圧変換部４と、デジタル信号D0〜D2に基づいて電流出力部３の複数の電流出力回路２を制御する制御部５とで構成している。

また、電流加算型Ｄ／Ａ変換回路１では、各電流出力回路２の動作時に各電流出力回路２から一定値の電流を出力することによって、デジタル信号D0〜D2の値に比例して出力電圧が変化するようにして、アナログ信号としての出力電圧の線形性を確保するために、各電流出力回路２に、各電流出力回路２から出力される電流を一定値に調整するための調整回路６を断続切換できるように設けている。

各電流出力回路２は、基本的には図９に示した回路と等価である。

ここで、図９では、１個のトランジスタ（T100）を用いた構成となっているが、図６や図７に示すように、複数個のトランジスタT0,T0'をカスコード接続した構成としてもよい。

このように、複数個のトランジスタT0,T0'をカスコード接続した構成とした場合には、電流出力回路において電流源となるトランジスタのドレイン・ソース間電圧を低減することができ、このドレイン・ソース間電圧のばらつきによる出力電流差を小さくすることができるので、電流源となるトランジスタの定電流特性を向上させることができる。

この電流出力回路２は、電源端子VDDに電流源としてのトランジスタT0〜T7のソースを接続するとともに、このトランジスタT0〜T7のドレインに定電流源としてのトランジスタT8のソースを接続し、このトランジスタT8のドレインにグランド端子GNDを接続している。このトランジスタT8のゲートには一定電圧のゲート信号VGを印加している。

また、各電流出力回路２は、トランジスタT0〜T7のドレインに一対のスイッチングトランジスタSTL0〜STL7,STXL0〜STXL7のソースをそれぞれ接続し、これらのスイッチングトランジスタSTL0〜STL7,STXL0〜STXL7のドレインに抵抗R0,R1をそれぞれ接続している。

さらに、各電流出力回路２は、トランジスタT0〜T7のゲートと電源端子VDDとの間に調整回路６としてのコンデンサC0〜C7を接続し、このコンデンサC0〜C7（トランジスタT0〜T7のゲート）とトランジスタT0〜T7のドレインとの間に一対のスイッチングトランジスタSTC0〜STC7,STXC0〜STXC7とスイッチングトランジスタST0〜ST7とをそれぞれ接続している。

このように調整回路６を設けた電流出力回路２は、スイッチングトランジスタSTC0〜STC7,STXC0〜STXC7とスイッチングトランジスタST0〜ST7とを接続状態として調整回路６を接続した状態にするとともに、スイッチングトランジスタSTL0〜STL7,STXL0〜STXL7を切断状態とすることで、トランジスタT0〜T7のドレイン・ソース間電圧に応じてコンデンサC0〜C7に電荷を蓄積し、その後、スイッチングトランジスタSTC0〜STC7,STXC0〜STXC7とスイッチングトランジスタST0〜ST7とを切断状態として調整回路６を切断した状態にするとともに、スイッチングトランジスタSTL0〜STL7,STXL0〜STXL7を接続状態とすることで、コンデンサC0〜C7に蓄積された電荷によってトランジスタT0〜T7のドレイン・ソース間電圧に関わり無くトランジスタT0〜T7のゲートの電圧を一定に保持して、これにより、トランジスタT0〜T7から常に一定の電流が出力されるようにしている。

制御部５は、図３に示すように、３ビットのデジタル信号D0〜D2をクロック信号CLKに同期してデコーダー７でデコードすることによってデコード信号S0〜S6とこのデコード信号S0〜S6を反転させた反転デコード信号XS0〜XS6とを生成し（図４参照）、これらのデコード信号S0〜S6及び反転デコード信号XS0〜XS6とクロック信号CLKの１周期分ずつ順に位相がずれたキャリブレーション信号C0〜C7とに基づいて制御信号L0〜L7とこの制御信号L0〜L7を反転させた反転制御信号XL0〜XL7とをデータセレクタ８で生成している（図５参照）。

ここで、キャリブレーション信号C0〜C7は、いずれか１個のキャリブレーション信号C0〜C7だけが順番にアクティブ状態（「Ｌ」）となるようにしている。

このデータセレクタ８は、図５に示すように、キャリブレーション信号C0〜C7のうちのアクティブ状態（「Ｌ」）となっているキャリブレーション信号C0〜C7に対応する制御信号L0〜L7を非アクティブ状態（「Ｈ」）とし、一方、キャリブレーション信号C0〜C7のうちの非アクティブ状態（「Ｈ」）となっているキャリブレーション信号C0〜C7に対応する制御信号L0〜L7をアクティブ状態（「Ｌ」）としている。

たとえば、キャリブレーション信号C0がアクティブ状態のときには、制御信号L0が非アクティブ状態となるとともに、他の制御信号L1〜L7がアクティブ状態となり、キャリブレーション信号C4がアクティブ状態のときには、制御信号L4が非アクティブ状態となるとともに、他の制御信号L1〜L3,L5〜L7がアクティブ状態となる。

そして、制御部５で生成した制御信号L0〜L7及び反転制御信号XL0〜XL7は、電流出力部３のスイッチングトランジスタSTL0〜STL7及びスイッチングトランジスタSTXL0〜STXL7のゲートに印加しており、また、制御部５で使用するキャリブレーション信号C0〜C7は、電流出力部３のスイッチングトランジスタSTC0〜STC7とスイッチングトランジスタST0〜ST7のゲートにそれぞれ印加し、さらに、キャリブレーション信号C0〜C7を反転させた反転キャリブレーション信号XC0〜XC7（図示省略）は、スイッチングトランジスタSTXC0〜STXC7のゲートに印加している。

これにより、キャリブレーション信号C0〜C7のうちのアクティブ状態となっているキャリブレーション信号C0〜C7に対応する電流出力回路２は、スイッチングトランジスタSTC0〜STC7,STXC0〜STXC7とスイッチングトランジスタST0〜ST7とが接続状態となって調整回路６が接続され状態になるとともに、スイッチングトランジスタSTL0〜STL7,STXL0〜STXL7が切断状態となり、これにより、トランジスタT0〜T7のドレイン・ソース間電圧に応じてコンデンサC0〜C7に電荷を蓄積する調整動作が行われ、キャリブレーション信号C0〜C7のうちの非アクティブ状態となっているキャリブレーション信号C0〜C7に対応する電流出力回路２は、スイッチングトランジスタSTC0〜STC7,STXC0〜STXC7とスイッチングトランジスタST0〜ST7とが切断状態となって調整回路６が切断された状態になるとともに、スイッチングトランジスタSTL0〜STL7,STXL0〜STXL7が接続状態となり、これにより、コンデンサC0〜C7に蓄積された電荷によってトランジスタT0〜T7のドレイン・ソース間電圧に関わり無くトランジスタT0〜T7のゲートの電圧が一定に保持されて、トランジスタT0〜T7から常に一定の電流を出力するようにしている。

たとえば、キャリブレーション信号C0がアクティブ状態のときには、トランジスタT0を有する電流出力回路２だけが調整動作状態となるとともに、他のトランジスタT1〜T7を有する電流出力回路２がＤ／Ａ変換動作状態となり、また、キャリブレーション信号C4がアクティブ状態のときには、トランジスタT4を有する電流出力回路２だけが調整動作状態となるとともに、他のトランジスタT1〜T3,T5〜T7を有する電流出力回路２がＤ／Ａ変換動作状態となる。

そして、キャリブレーション信号C0〜C7のうちのいずれか１個のキャリブレーション信号C0〜C7だけが順番にアクティブ状態となるようにしているために、電流出力回路２もいずれか１個だけが順番に調整動作状態となる。

このように、上記構成の電流加算型Ｄ／Ａ変換回路１では、８個の電流出力回路２のうちのいずれか１個の電流出力回路２は調整回路６を接続した調整動作状態とするとともに、残りの電流出力回路２は調整回路６を切断したＤ／Ａ変換動作状態としている。

これにより、電流加算型Ｄ／Ａ変換回路１では、Ｄ／Ａ変換動作と同時に調整動作を行うことができ、電流加算型Ｄ／Ａ変換回路１の動作速度を高速化させることができる。

しかも、上記構成の電流加算型Ｄ／Ａ変換回路１では、Ｄ／Ａ変換を行うたびに調整動作状態とする電流出力回路２を順次交代しているために、全ての電流出力回路２を順に調整動作させることができるので、電流加算型Ｄ／Ａ変換回路１の出力信号の線形性を確保することができる。

本発明に係る電流加算型Ｄ／Ａ変換回路を示すブロック図。 電流出力部及び電流・電圧変換部を示す回路図。 制御部を示す回路図。 制御部のデコード信号を示すタイミングチャート。 制御部の制御信号を示すタイミングチャート。 他の電流出力回路を示す回路図。 他の電流出力回路を示す回路図。 従来の電流加算型Ｄ／Ａ変換回路を示す回路図。 従来の電流出力回路を示す回路図。

符号の説明

１ 電流加算型Ｄ／Ａ変換回路
２ 電流出力回路
３ 電流出力部
４ 電流・電圧変換部
５ 制御部
６ 調整回路
T0〜T7 トランジスタ
T8 トランジスタ
C0〜C7 コンデンサ
R0,R1 抵抗
VDD 電源端子
GND グランド端子
STL0〜STL7 スイッチングトランジスタ
STXL0〜STXL7 スイッチングトランジスタ
STC0〜STC7 スイッチングトランジスタ
STXC0〜STXC7 スイッチングトランジスタ
ST0〜ST7 スイッチングトランジスタ

Claims (6)

1. 複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路において、
   前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成したことを特徴とする電流加算型Ｄ／Ａ変換回路。
2. Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代することを特徴とする請求項１に記載の電流加算型Ｄ／Ａ変換回路。
3. 前記電流出力回路は、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続したことを特徴とする請求項１又は請求項２に記載の電流加算型Ｄ／Ａ変換回路。
4. 複数個の電流出力回路を並列接続するとともに、各電流出力回路に、各電流出力回路から出力する電流を一定値に調整するための調整回路を断続切換可能に設け、この調整回路を切断した状態とすることで各電流出力回路にＤ／Ａ変換動作を行わせる一方、前記調整回路を接続した状態とすることで各電流出力回路に調整動作を行わせるように構成した電流加算型Ｄ／Ａ変換回路を有する半導体装置において、
   前記電流加算型Ｄ／Ａ変換回路は、
   前記複数個の電流出力回路のうちの少なくともいずれか１個の電流出力回路は前記調整回路を接続した調整動作状態とするとともに、残りの電流出力回路は前記調整回路を切断したＤ／Ａ変換動作状態として、Ｄ／Ａ変換動作と同時に調整動作を行うように構成したことを特徴とする半導体装置。
5. 前記電流加算型Ｄ／Ａ変換回路は、Ｄ／Ａ変換を行うたびに前記調整動作状態とする電流出力回路を順次交代することを特徴とする請求項４に記載の半導体装置。
6. 前記電流出力回路は、一定電圧をゲートに印加したトランジスタを電流源となるトランジスタにカスコード接続したことを特徴とする請求項４又は請求項５に記載の半導体装置。
   

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