JP4719044B2

JP4719044B2 - 増幅回路

Info

Publication number: JP4719044B2
Application number: JP2006078522A
Authority: JP
Inventors: 水優清
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-22
Filing date: 2006-03-22
Publication date: 2011-07-06
Anticipated expiration: 2026-03-22
Also published as: US20070236290A1; JP2007258888A; CN101043208B; US7456689B2; CN101043208A

Description

本発明は、増幅回路に関する。

携帯電話機などの無線通信機は、制御信号に応じて利得（出力電圧／入力電圧）を適応的に変化させる可変利得増幅器を有する。この可変利得増幅器は、供給される制御信号に応じて利得を制御しながら、入力電圧を増幅することにより、所望の電圧レベルの出力電圧を生成する。

以下、可変利得増幅器に関する文献名を記載する。
特開平９−３２１５７７号公報

本発明は、広い範囲の利得を高精度に制御することができる増幅回路を提供する。

本発明の一態様では、第１のトランジスタ、複数の第２のトランジスタ及び複数の第３のトランジスタを有し、前記第１のトランジスタ、前記複数の第２のトランジスタ及び前記複数の第３のトランジスタのソースが共通接続され、前記第１のトランジスタ及び前記複数の第２のトランジスタのドレインが共通接続され、前記複数の第３のトランジスタのドレインが共通接続されたトランジスタ群と、
前記第１のトランジスタのゲートに接続され、所望の第１の電圧を生成し前記第１のトランジスタのゲートに供給する第１の電圧生成部と、
前記第２のトランジスタのゲートに出力端子を接続するようにして、前記複数の第２のトランジスタのゲートにそれぞれ接続された複数の第１のスイッチング素子と、
前記第３のトランジスタのゲートに出力端子を接続するようにして、前記複数の第３のトランジスタのゲートにそれぞれ接続された複数の第２のスイッチング素子と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子がそれぞれ有する第１の入力端子に接続され、前記第１の電圧と同一又は異なる第２の電圧を生成する第２の電圧生成部と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子がそれぞれ有する第２の入力端子に接続され、前記共通接続された前記第１乃至第３のトランジスタのソースの電圧と前記第２の電圧との差電圧よりも、前記ソースの電圧との差電圧が小さい第３の電圧を生成する第３の電圧生成部と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子の接続状態を前記第１の入力端子側又は前記第２の入力端子側にそれぞれ切り換えることにより、前記複数の第２のトランジスタのゲート及び前記複数の第３のトランジスタのゲートに、前記第２の電圧又は前記第３の電圧を選択的にそれぞれ供給する制御部と
を備えることを特徴とする増幅回路が提供される。

本発明の増幅回路によれば、広い範囲の利得を高精度に制御することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１に、本発明の実施の形態による可変利得増幅器１０の構成を示す。この可変利得増幅器１０は、利得を適応的に変化させながら、入力電圧Ｖ_ｉｎを増幅することにより、所望の電圧レベルの出力電圧Ｖ_ｏｕｔ＋を生成する。

可変利得増幅器１０は、利得を制御するための利得制御部２０を有する。この利得制御部２０は、利得を制御する方法として、供給される制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}に応じて利得を連続的に変化させるアナログ利得制御方法と、利得を離散的に変化させるデジタル利得制御方法とを有する。

この場合、デジタル利得制御方法は、利得制御部２０が有するデジタル利得制御部３０によって行われる。

このように利得制御部２０は、利得制御方法としてアナログ利得制御方法又はデジタル利得制御方法を選択的に使用することにより、利得を連続的又は離散的に変化させる。

この利得制御部２０とグランドＧＮＤとの間には、相互コンダクタンス（ｇ_ｍ）増幅器（以下、アンプと呼ぶ）４０が接続され、当該アンプ４０は、入力電圧Ｖ_ｉｎを電流Ｉ_ｓｉｇに変換する。

利得制御部２０は、この電流Ｉ_ｓｉｇを分割するためのＮＭＯＳトランジスタ（以下、これをトランジスタと呼ぶ）Ｍ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎを有し、当該トランジスタＭ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのうち、トランジスタＭ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎは、デジタル利得制御部３０に含まれる。

トランジスタＭ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのソースは共通接続されると共に、アンプ４０の一端に接続されている。トランジスタＭ１及びＭ２_１〜Ｍ２_ｎのドレインは共通接続されると共に、負荷Ｚ１の一端に接続されている。トランジスタＭ３_１〜Ｍ３_ｎのドレインは共通接続されると共に、負荷Ｚ２の一端に接続されている。負荷Ｚ１及びＺ２の他端は、電源電圧Ｖ_ｄｄに接続されている。なお、負荷Ｚ１を設けることなく、トランジスタＭ１及びＭ２_１〜Ｍ２_ｎのドレインを電源電圧Ｖ_ｄｄに直接接続しても良い。

トランジスタＭ１のゲートとグランドとの間には、可変電圧源５０が接続され、当該可変電圧源５０は、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}を変化させることによりアナログ制御電圧Ｖ_ｂｉａｓ−Ｖ_{ｃｏｎｔ_ａｎａ}／２を生成し、これをトランジスタＭ１のゲートに印加する。

トランジスタＭ２_１〜Ｍ２_ｎのゲートは、対応するスイッチＳＷ２_１〜ＳＷ２_ｎの出力端子にそれぞれ接続され、同様に、トランジスタＭ３_１〜Ｍ３_ｎのゲートは、対応するスイッチＳＷ３_１〜ＳＷ３_ｎの出力端子にそれぞれ接続されている。なお、これらスイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎは、デジタル利得制御部３０に含まれる。

スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎの第１の入力端子ａとグランドＧＮＤとの間には、可変電圧源６０が接続され、当該可変電圧源６０は、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}を変化させることによりアナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２を生成する。一方、スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎの第２の入力端子ｇは、グランドＧＮＤに接続されている。

スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎは、デジタル利得制御部３０が有するスイッチ制御部７０の制御に基づいてその接続状態を切り換える。

すなわち、スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎの接続状態が第１の入力端子ａ側に切り換えられた場合には、アナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２がトランジスタＭ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのゲートに印加され、その接続状態が第２の入力端子ｇ側に切り換えられた場合には、例えば０Ｖなど、アナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２と比較して十分低い電圧（すなわち、共通接続されたトランジスタＭ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのソースの電圧との差が、アナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２より小さい電圧）がトランジスタＭ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのゲートに印加される。

トランジスタＭ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのうち、アナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２がゲートに印加されたトランジスタＭは、オン状態になり、当該トランジスタＭに電流が流れるのに対して、０Ｖがゲートに印加されたトランジスタＭは、オフ状態になり、当該トランジスタＭに電流は流れない。

ここで、トランジスタＭ１のゲート幅（チャネル幅）ＷをＷ_Ｍ１とする。また、スイッチＳＷ２_１〜ＳＷ２_ｎの接続状態が第１の入力端子ａ側に切り換えられることにより、トランジスタＭ２_１〜Ｍ２_ｎのうち、ゲートにアナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２が印加され、電流が流れるトランジスタＭのゲート幅の合計をＷ_Ｍ２、ａとする。同様に、スイッチＳＷ３_１〜ＳＷ３_ｎの接続状態が第１の入力端子ａ側に切り換えられることにより、トランジスタＭ３_１〜Ｍ３_ｎのうち、ゲートにアナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２が印加され、電流が流れるトランジスタＭのゲート幅の合計をＷ_Ｍ３，ａとする。なお、トランジスタＭ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのゲート長（チャネル長）Ｌは全て同一である。

この場合、スイッチ制御部７０は、次式

によって表される条件を満たしながら、スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎの接続状態を切り換える。すなわち、スイッチ制御部７０は、トランジスタＭ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎのうち、アナログ制御電圧Ｖ_ｂｉａｓ＋Ｖ_{ｃｏｎｔ_ａｎａ}／２がゲートに印加されるトランジスタＭのゲート幅の合計Ｗ_Ｍ２、ａ＋Ｗ_Ｍ３、ａが、トランジスタＭ１のゲート幅Ｗ_Ｍ１にほぼ等しくなるように、スイッチＳＷ２_１〜ＳＷ２_ｎ及びＳＷ３_１〜ＳＷ３_ｎの接続状態を切り換える。

このようにして、入力電圧Ｖ_ｉｎから得られた電流Ｉ_ｓｉｇは、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}に応じて、まず電流Ｉ_ａｎａ−と電流Ｉ_ａｎａ＋とに分割される。このアナログ利得制御方法を行う回路部分における電流利得Ｇ_{ｃｏｎｔ_ａｎａ}は、次式

によって表される。ここで、ｋ'は、例えばチャネルの移動度やゲート絶縁膜の容量など、デバイスに起因する定数であり、Ｉ_ｔａｉｌは、入力電圧Ｖ_ｉｎが入力されていない場合における直流バイアス電流である。

すなわち、利得制御部２０は、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}を変化させ、電流Ｉ_ｓｉｇを電流Ｉ_ａｎａ−と電流Ｉ_ａｎａ＋に分割する分割比を変化させることにより、電流利得Ｇ_{ｃｏｎｔ_ａｎａ}を制御する。

分割された電流Ｉ_ａｎａ−と電流Ｉ_ａｎａ＋とのうち、電流Ｉ_ａｎａ＋は、デジタル利得制御部３０内において、さらに電流Ｉ_{ｄｉｇｉ−}と電流Ｉ_{ｄｉｇｉ＋}とに分割される。このデジタル利得制御部３０における電流利得Ｇ_{ｃｏｎｔ_ｄｉｇｉ}は、次式

によって表される。

このように、デジタル利得制御部３０における電流利得Ｇ_{ｃｏｎｔ_ｄｉｇｉ}は、ゲート幅Ｗの比によって決定されることから、当該電流利得Ｇ_{ｃｏｎｔ_ｄｉｇｉ}を制御する際、製造ばらつきによる影響を抑制することができ、アナログ利得制御方法と比較して正確に利得を変化させることができる。

従って、利得制御部２０における電流利得Ｇ_ｃｏｎｔは、次式

によって表される。

電流Ｉ_{ｄｉｇｉ−}と電流Ｉ_{ｄｉｇｉ＋}とのうち、電流Ｉ_{ｄｉｇｉ−}は、電流Ｉ_ｏｕｔ−として負荷Ｚ１によって電圧に変換され、電流Ｉ_{ｄｉｇｉ＋}は、電流Ｉ_ｏｕｔ＋として負荷Ｚ２によって電圧に変換される。可変利得増幅器１０は、電流Ｉ_ｏｕｔ＋を負荷Ｚ２によって電圧に変換することにより生成され、負荷Ｚ１の一端とトランジスタＭ３_１〜Ｍ３_ｎのドレインとの接続点に生成された電圧を、出力電圧Ｖ_ｏｕｔ＋として外部に出力する。

ここで図２に、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}と、利得制御部２０における電流利得Ｇ_ｃｏｎｔとの関係の一例を示す。この図２は、上述の（１）式によって表される条件を満たしながら、デジタル利得制御部３０における電流利得Ｇ_{ｃｏｎｔ_ｄｉｇｉ}の値を１／１６、１／８、１／４、１／２、１のうちのいずれかの値に選定することにより生成される。

この図２に示すように、利得制御方法としてアナログ利得制御方法を選択した場合には、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}を変化させれば、電流利得Ｇ_ｃｏｎｔは、図中横方向に連続的に変化する。一方、利得制御方法としてデジタル利得制御方法を選択した場合には、電流利得Ｇ_{ｃｏｎｔ_ｄｉｇｉ}（すなわち、オン状態にされたトランジスタＭ２_１〜Ｍ２_ｎのゲート幅の合計Ｗ_Ｍ２、ａと、オン状態にされたトランジスタＭ３_１〜Ｍ３_ｎのゲート幅の合計Ｗ_Ｍ３，ａとの比）を変化させれば、電流利得Ｇ_ｃｏｎｔは、図中縦方向に離散的に変化する。

従って、例えば電流利得Ｇ_ｃｏｎｔを大幅に小さくしようとする場合には、アナログ利得制御方法と比較して製造ばらつきによる影響が少ないデジタル利得制御方法を用いて、上述のゲート幅の比を変化させることにより、電流利得Ｇ_ｃｏｎｔを正確に変化させた後、アナログ利得制御方法を用いて、制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}を変化させることにより、電流利得Ｇ_ｃｏｎｔの微調整を行う。これにより、電流利得Ｇ_ｃｏｎｔを広い範囲にわたって正確に変化させることができる。

このように、アナログ利得制御方法とデジタル利得制御方法とを組み合わせて選択的に使用すれば、例えば図３に示すように、広い範囲の電流利得Ｇ_ｃｏｎｔにおいて、利得変換感度Ｇ_ｃｏｎｔ／Ｖ_{ｃｏｎｔ_ａｎａ}を小さくすることができ、従って電流利得Ｇ_ｃｏｎｔを広い範囲にわたって高精度に制御することができる。

なお図４に、比較例として、アナログ利得制御方法のみを使用する可変利得増幅器１００の構成を示す。なお、図１に示された要素と同一のものには同一の符号を付して説明を省略する。この比較例による可変利得増幅器１００の利得制御部１１０は、実施の形態によるデジタル利得制御部３０に代えて、トランジスタＭ１０が接続された構成を有する。

ここで図５に、制御電圧Ｖ_ｃｏｎｔと、利得制御部１１０における電流利得Ｇ_ｃｏｎｔとの関係の一例を示し、図６に、利得制御部１１０における電流利得Ｇ_ｃｏｎｔと、利得変換感度Ｇ_ｃｏｎｔ／Ｖ_ｃｏｎｔとの関係の一例を示す。

この図６に示すように、電流利得Ｇ_ｃｏｎｔの値に応じて利得変換感度Ｇ_ｃｏｎｔ／Ｖ_ｃｏｎｔが大きく異なり、また電流利得Ｇ_ｃｏｎｔが低い場合には、利得変換感度Ｇ_ｃｏｎｔ／Ｖ_ｃｏｎｔが非常に大きくなることから、この比較例による利得制御部１１０では、電流利得Ｇ_ｃｏｎｔを精度良く制御することができない。これに対して、本実施の形態によれば、広い範囲の電流利得Ｇ_ｃｏｎｔを高精度に制御することができる。

なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばトランジスタＭ１、Ｍ２_１〜Ｍ２_ｎ及びＭ３_１〜Ｍ３_ｎをＮＭＯＳトランジスタではなく、ＰＭＯＳトランジスタによって形成することにより、可変利得増幅器１０（図１）に含まれる回路素子の正負を反転させても良い。また、可変利得増幅器１０（図１）と同様の構成を有する回路を別途設け、入力電圧Ｖ_ｉｎを差動化し２つの入力電圧Ｖ_ｉｎを入力するようにしても良い。また、可変電圧源５０及び６０のうち、いずれか一方の電圧源を定電圧源にしても良い。

本発明の実施の形態による可変利得増幅器の構成を示す回路図である。制御電圧Ｖ_{ｃｏｎｔ_ａｎａ}と、同可変利得増幅器が有する利得制御部における電流利得Ｇ_ｃｏｎｔとの関係の一例を示す説明図である。同可変利得増幅器が有する利得制御部における電流利得Ｇ_ｃｏｎｔと、利得変換感度Ｇ_ｃｏｎｔ／Ｖ_{ｃｏｎｔ_ａｎａ}との関係の一例を示す説明図である。比較例による可変利得増幅器の構成を示す回路図である。制御電圧Ｖ_ｃｏｎｔと、同可変利得増幅器が有する利得制御部における電流利得Ｇ_ｃｏｎｔとの関係の一例を示す説明図である。同可変利得増幅器が有する利得制御部における電流利得Ｇ_ｃｏｎｔと、利得変換感度Ｇ_ｃｏｎｔ／Ｖ_ｃｏｎｔとの関係の一例を示す説明図である。

符号の説明

１０可変利得増幅器
２０利得制御部
３０デジタル利得制御部
４０アンプ
５０、６０可変電圧源
７０スイッチ制御部
Ｍ１、Ｍ２_１〜Ｍ２_ｎ、Ｍ３_１〜Ｍ３_ｎトランジスタ
ＳＷ２_１〜ＳＷ２_ｎ、ＳＷ３_１〜ＳＷ３_ｎスイッチ

Claims

第１のトランジスタ、複数の第２のトランジスタ及び複数の第３のトランジスタを有し、前記第１のトランジスタ、前記複数の第２のトランジスタ及び前記複数の第３のトランジスタのソースが共通接続され、前記第１のトランジスタ及び前記複数の第２のトランジスタのドレインが共通接続され、前記複数の第３のトランジスタのドレインが共通接続されたトランジスタ群と、
前記第１のトランジスタのゲートに接続され、所望の第１の電圧を生成し前記第１のトランジスタのゲートに供給する第１の電圧生成部と、
前記第２のトランジスタのゲートに出力端子を接続するようにして、前記複数の第２のトランジスタのゲートにそれぞれ接続された複数の第１のスイッチング素子と、
前記第３のトランジスタのゲートに出力端子を接続するようにして、前記複数の第３のトランジスタのゲートにそれぞれ接続された複数の第２のスイッチング素子と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子がそれぞれ有する第１の入力端子に接続され、前記第１の電圧と同一又は異なる第２の電圧を生成する第２の電圧生成部と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子がそれぞれ有する第２の入力端子に接続され、前記共通接続された前記第１乃至第３のトランジスタのソースの電圧と前記第２の電圧との差電圧よりも、前記ソースの電圧との差電圧が小さい第３の電圧を生成する第３の電圧生成部と、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子の接続状態を前記第１の入力端子側又は前記第２の入力端子側にそれぞれ切り換えることにより、前記複数の第２のトランジスタのゲート及び前記複数の第３のトランジスタのゲートに、前記第２の電圧又は前記第３の電圧を選択的にそれぞれ供給する制御部と
を備えることを特徴とする増幅回路。
前記制御部は、
前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子のうち、前記第１の入力端子側に切り換えられた前記第１のスイッチング素子及び前記第２のスイッチング素子に接続されている前記第２のトランジスタ及び前記第３のトランジスタのゲート幅の合計が、前記第１のトランジスタのゲート幅にほぼ等しくなるように、前記複数の第１のスイッチング素子及び前記複数の第２のスイッチング素子の接続状態をそれぞれ切り換えることを特徴とする請求項１記載の増幅回路。
前記第１の電圧生成部及び前記第２の電圧生成部は、
前記第１の電圧及び／又は前記第２の電圧を必要に応じて変化させることを特徴とする請求項１記載の増幅回路。
前記第１のトランジスタ、前記複数の第２のトランジスタ及び前記複数の第３のトランジスタのソースに接続され、入力電圧を電流に変換する変換部と、
前記複数の第３のトランジスタのドレインに接続された負荷とをさらに備えることを特徴とする請求項１記載の増幅回路。
前記第１乃至第３のトランジスタは、
略同一のゲート長を有することを特徴とする請求項１記載の増幅回路。