KR100976655B1 - 디코딩 회로 - Google Patents
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Abstract
Description
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- 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 고전압 레벨의 입력신호에 대응하는 제1출력 신호를 출력하며 히스테리시스 소자를 포함하는 제1디코딩부; 및상기 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 저전압레벨의 입력신호에 대응하는 제2출력 신호를 출력하며 히스테리시스 소자를 포함하는 제2디코딩부를 포함하고,상기 제1디코딩부는상기 입력선에 제어전극이 전기적으로 연결되고, 제1전원전압선에 제1전극이 전기적으로 연결되며, 제2전극을 갖는 제1트랜지스터;상기 입력선에 제어전극이 전기적으로 연결되고, 제2전원전압선에 제2전극이 전기적으로 연결되며, 제1전극을 갖는 제2트랜지스터;상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1트랜지스터의 제2전극에 제1전극이 전기적으로 연결되고, 상기 제2트랜지스터의 제1전극에 제2전극이 전기적으로 연결된 제3트랜지스터;상기 제1트랜지스터의 제2전극 및 상기 제3트랜지스터의 제1전극에 제어전극이 전기적으로 연결되고, 상기 제3트랜지스터의 제2전극 및 상기 제2트랜지스터의 제1전극에 제1전극이 연결되며, 상기 제1전원전압선에 제2전극이 전기적으로 연결된 제4트랜지스터; 및상기 제1트랜지스터의 제2전극, 상기 제3트랜지스터의 제1전극 및 상기 제4트랜지스터의 제어전극에 입력단자가 전기적으로 연결되고, 제1출력선에 출력단자가 전기적으로 연결되어, 제1출력 신호를 출력하는 제1인버터를 포함하여 이루어진 것을 특징으로 하는 디코딩 회로.
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- 제 2 항에 있어서,상기 제4트랜지스터는 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자인 것을 특징으로 하는 디코딩 회로.
- 제2항에 있어서,상기 제2디코딩부는상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1전원전압선 및 상기 제1트랜지스터의 제1전극에 제1전극이 전기적으로 연결되며, 제2전극을 갖는 제5트랜지스터;상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터의 제2전극에 제1전극이 전기적으로 연결되며, 제2전극을 갖는 제6트랜지스터;상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제6트랜지스터의 제2전극에 제1전극이 전기적으로 연결되며, 상기 제2전원전압선에 제2전극이 전기적으로 연결된 제7트랜지스터;상기 제6트랜지스터의 제2전극 및 상기 제7트랜지스터의 제1전극에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터의 제2전극 및 상기 제6트랜지스터의 제1전극에 제1전극이 전기적으로 연결되며,상기 제2전원전압선에 제2전극이 전기적으로 연결된 제8트랜지스터; 및상기 제6트랜지스터의 제2전극, 상기 제7트랜지스터의 제1전극 및 상기 제8트랜지스터의 제어전극에 입력단자가 전기적으로 연결되고, 제2출력선에 출력단자가 전기적으로 연결되어, 제2출력 신호를 출력하는 제2인버터를 포함하여 이루어진 것을 특징으로 하는 디코딩 회로.
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- 제 8 항에 있어서,상기 제8트랜지스터는 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자인 것을 특징으로 하는 디코딩 회로.
- 제 8 항에 있어서,상기 제1트랜지스터, 상기 제5트랜지스터, 상기 제6트랜지스터 및 상기 제8트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 디코딩 회로.
- 제 14 항에 있어서,상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터 및 상기 제7트랜지스터는 N형 트랜지스터인 것을 특징으로 하는 디코딩 회로.
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KR1020080041678A KR100976655B1 (ko) | 2008-05-06 | 2008-05-06 | 디코딩 회로 |
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Application Number | Priority Date | Filing Date | Title |
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KR1020080041678A KR100976655B1 (ko) | 2008-05-06 | 2008-05-06 | 디코딩 회로 |
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ID=41600841
Family Applications (1)
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KR1020080041678A KR100976655B1 (ko) | 2008-05-06 | 2008-05-06 | 디코딩 회로 |
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---|---|---|---|---|
JPH05145032A (ja) * | 1991-11-25 | 1993-06-11 | Toshiba Corp | 入力回路 |
KR20000014640A (ko) * | 1998-08-22 | 2000-03-15 | 김영환 | 디지털/아나로그 변환기 |
JP2000209056A (ja) | 1999-01-12 | 2000-07-28 | Fujitsu Ten Ltd | 差動対保護機能付きmos演算増幅器 |
US6304107B1 (en) | 2000-02-25 | 2001-10-16 | Lsi Logic Corporation | Comparator metastability performance from an enhanced comparator detection circuit |
-
2008
- 2008-05-06 KR KR1020080041678A patent/KR100976655B1/ko active IP Right Grant
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2000209056A (ja) | 1999-01-12 | 2000-07-28 | Fujitsu Ten Ltd | 差動対保護機能付きmos演算増幅器 |
US6304107B1 (en) | 2000-02-25 | 2001-10-16 | Lsi Logic Corporation | Comparator metastability performance from an enhanced comparator detection circuit |
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