KR20090116014A - 디코딩 회로 - Google Patents

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Abstract

본 발명은 디코딩 회로에 관한 것으로, 해결하고자 하는 기술적 과제는 디코딩 회로의 입력신호가 흔들릴 때 출력신호가 변화하는 것을 방지하는 데 있다.
이를 위해 본 발명은 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 고전압 레벨의 입력신호에 대응하는 제1출력 신호를 출력하며 히스테리시스 소자를 포함하는 제1디코딩부 및 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 저전압레벨의 입력신호에 대응하는 제2출력 신호를 출력하며 히스테리시스 소자를 포함하는 제2디코딩부를 포함하는 디코딩 회로를 개시한다.
디코딩 회로, 히스테리시스, W/L, 문턱전압

Description

디코딩 회로{DECODING CIRCUIT}
본 발명은 디코딩 회로에 관한 것으로서, 보다 자세하게는 디코딩 회로의 입력신호가 흔들릴 때 출력신호가 변화하는 것을 방지할 수 있는 디코딩 회로에 관한 것이다.
종래의 디코딩 회로는 각각의 신호를 처리하는 신호처리부를 포함하며, 각각의 신호처리부는 입력신호가 인가되는 입력 단자와 입력신호를 인가받아 디코딩하여 출력신호를 출력하는 출력단자를 포함한다. 즉, 디코딩 회로의 각각의 신호처리부는 입력신호를 인가받는 입력단자와 각각의 출력신호를 출력하는 출력단자로 출력하기 위한 다수의 입출력 패드를 포함한다.
그러나 집적회로는 입출력 패드가 증가함에 따라 회로의 집적도는 저하되므로 다수의 출력신호를 출력하기 위한 디코딩 회로의 집적도는 저하될 수 있다.
이러한 문제점을 해결하기 위해서 하나의 입력신호를 인가받아 다수의 출신호를 출력하는 디코딩 회로가 사용될 수 있으나, 이러한 디코딩 회로는 다수의 전압레벨을 사용하게 되므로, 입력신호가 흔들릴 때 출력신호가 변화하여 원치 않는 출력신호를 출력할 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 디코딩 회로의 입력신호가 흔들릴 때 출력신호가 변화하는 것을 방지할 수 있는 디코딩 회로를 제공하는데 있다.
또한, 본 발명의 다른 목적은 하나의 입력신호로 두 개의 출력신호를 출력할 수 있으므로, 기판의 입출력 패드 수를 줄일 수 있고 집적도 향상할 수 있는 디코딩 회로를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 디코딩 회로는 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 고전압 레벨의 입력신호에 대응하는 제1출력 신호를 출력하며 히스테리시스 소자를 포함하는 제1디코딩부 및 상기 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 저전압레벨의 입력신호에 대응하는 제2출력 신호를 출력하며 히스테리시스 소자를 포함하는 제2디코딩부를 포함할 수 있다.
상기 제1디코딩부는 입력선에 제어전극이 전기적으로 연결되고, 제1전원전압선에 전기적으로 연결된 제1트랜지스터와, 상기 입력선에 제어전극이 전기적으로 연결되고, 제2전원전압선에 전기적으로 연결된 제2트랜지스터와, 상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1트랜지스터와 상기 제2트랜지스터 사이에 전기적으로 연결된 제3트랜지스터와, 상기 제1트랜지스터와 상기 제3트랜지스터 사 이에 제어전극이 전기적으로 연결되고, 상기 제3트랜지스터와 상기 제1전원전압선 사이에 전기적으로 연결된 제4트랜지스터 및 상기 제1트랜지스터와 상기 제3트랜지스터 및 상기 제4트랜지스터의 제어전극 사이에 입력단자가 전기적으로 연결되고, 제1출력선으로 상기 제1출력 신호를 출력하는 제1인버터를 포함할 수 있다.
상기 제1트랜지스터는 제1전극이 상기 제1전원전압선에 전기적으로 연결되고, 제2전극이 상기 제3트랜지스터에 전기적으로 연결될 수 있다.
상기 제2트랜지스터는 제1전극이 상기 제3트랜지스터와 상기 제4트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결될 수 있다.
상기 제3트랜지스터는 제1전극이 상기 제1트랜지스터와 상기 제4트랜지스터의 제어전극 및 상기 제1인버터의 입력단자 사이에 전기적으로 연결되고, 제2전극이 상기 제2트랜지스터와 상기 제4트랜지스터 사이에 전기적으로 연결될 수 있다.
상기 제4트랜지스터는 제1전극이 상기 제2트랜지스터와 상기 제3트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제1전원전압선과 상기 제1트랜지스터 사이에 전기적으로 연결되며, 제어전극이 상기 제1트랜지스터와 상기 제3트랜지스터 및 상기 제1인버터의 입력단자 사이에 전기적으로 연결될 수 있다.
상기 제4트랜지스터는 상기 제3트랜지스터와 상기 제2트랜지스터 사이에 제1전원전압을 인가하여 상기 제3트랜지스터가 턴 오프시켜, 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자일 수 있다.
상기 제2디코딩부는 상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1전원전압선과 상기 제1트랜지스터에 전기적으로 연결된 제5트랜지스터와, 상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터에 전기적으로 연결된 제6트랜지스터와, 상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제6트랜지스터와 상기 제2전원전압선 사이에 전기적으로 연결된 제7트랜지스터와, 상기 제6트랜지스터와 상기 제7트랜지스터 사이에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터와 상기 제2전원전압선 사이에 전기적으로 연결된 제8트랜지스터 및 상기 제6트랜지스터와 상기 제7트랜지스터 및 상기 제8트랜지스터의 제어전극 사이에 입력단자가 전기적으로 연결되고, 제2출력선으로 상기 제2출력 신호를 출력하는 제2인버터를 포함할 수 있다.
상기 제5트랜지스터는 제1전극이 상기 제1전원전압선과 상기 제1트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제6트랜지스터와 상기 제8트랜지스터 사이에 전기적으로 연결될 수 있다.
상기 제6트랜지스터는 제1전극이 상기 제5트랜지스터와 상기 제8트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제7트랜지스터와 상기 제8트랜지스터의 제어전극 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결될 수 있다.
상기 제7트랜지스터는 제1전극이 상기 제6트랜지스터와 상기 제8트랜지스터 의 제어전극 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결될 수 있다.
상기 제8트랜지스터는 제1전극이 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결되며, 제어전극이 상기 제6트랜지스터와 상기 제7트랜지스터 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결될 수 있다.
상기 제8트랜지스터는 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 제2전원전압을 인가하여 상기 제6트랜지스터가 턴 오프되도록 하여, 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자일 수 있다.
상기 제1트랜지스터, 상기 제5트랜지스터, 상기 제6트랜지스터 및 상기 제8트랜지스터는 P형 트랜지스터일 수 있다.
상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터 및 상기 제7트랜지스터는 N형 트랜지스터일 수 있다.
상술한 바와 같이, 본 발명에 의한 디코딩 회로는 디코딩 회로의 입력신호가 흔들릴 때 출력신호가 변화하는 것을 방지할 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 디코딩 회로는 하나의 입력신호로 두 개의 출력신호를 출력할 수 있으므로, 기판의 입출력 패드 수를 줄일 수 있고 집적도 향상할 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 디코딩 회로가 도시되어 있다.
도 1에서 도시된 바와 같이 디코딩 회로(100)는 제1디코딩부(110)와 제2디코딩부(120)를 포함한다. 상기 제1디코딩부(110)는 입력선(IN)에서 인가되는 입력신호를 디코딩하여 고전압 레벨의 입력신호에 대응하는 제1출력 신호를 제1출력선(OUT1)으로 출력한다. 그리고 상기 제2디코딩부(120)는 입력선(IN)에서 인가되는 입력신호를 디코딩하여 저전압레벨의 입력신호에 대응하는 제2출력 신호를 제2출력선(OUT2)으로 출력한다.
우선 상기 제1디코딩부(110)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4) 및 제1인버터(Inv1)를 포함한다. 상기 제1디코딩부(110)는 P형 트랜지스터인 제1트랜지스터(T1)의 제어 전극인 게이트전극의 폭(Width)과 길이(Length)의 비인 W/L값과 N형 트랜지스터인 제2트랜지스터(T2)와 제3트랜지스터(T3)의 W/L 값을 조절하여, 문턱전압을 결정할 수 있다. 상기 제1트랜지스터(T1)의 W/L값은 제2트랜지스터(T2)와 제3트랜지스터(T3)에 비하여 상대적으로 크게 설정하여 상기 제1디코딩부(110)의 문턱전압이 고전압레벨이 되도록 한다. 예를 들어서, 제1전원전압이 5V이고 제2전원전압이 0V일때, 상기 제1트랜지스터(T1)의 W/L값을 제2트랜지스터(T2)와 제3트랜지스터(T3)의 W/L값에 비하여 더 크도록 조절하여 제1디코딩부(110)의 문턱전압이 3.5V가 되도록 설정하면 제1디코딩부(110)는 입력선(IN)으로 인가되는 입력신호의 고전압레벨에 대응하는 제1출력신호를 제1출력선(OUT1)으로 출력하게 된다. 이때, 상기 제1디코딩부(110)는 3.5V보다 낮은 레벨의 전압이 입력신호로 인가되면 제1트랜지스터(T1)가 턴온되고, 제2트랜지스터(T2)와 제3트랜지스터(T3)는 턴오프된다. 그리고 제1디코딩부(110)는 3.5V보다 높은 레벨의 전압이 입력신호로 인가되면 제1트랜지스터(T1)가 턴오프되고, 제2트랜지스터(T2)와 제3트랜지스터(T3)는 턴온된다.
상기 제1트랜지스터(T1)는 제1전극(소스전극 또는 드레인전극)이 제1전원전압선(VDD)에 전기적으로 연결되고, 제2전극(드레인전극 또는 소스전극)이 제3트랜지스터(T3)의 제1전극과 제4트랜지스터(T4)의 제어전극(게이트전극) 및 제1인버터(Inv1)의 입력단자 사이에 전기적으로 연결되며, 제어전극이 입력선(IN)에 전기적으로 연결된다. 상기 제1트랜지스터(T1)는 P형 트랜지스터로 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제1노드(A1)로 전달한다.
상기 제2트랜지스터(T2)는 제1전극이 제3트랜지스터(T3)의 제2전극과 제4트 랜지스터(T4)의 제1전극 사이에 전기적으로 연결되고, 제2전극이 제2전원전압선(VSS)에 전기적으로 연결되며, 제어전극이 입력선(IN)에 전기적으로 연결된다. 상기 제2트랜지스터(T2)는 N형 트랜지스터로 제어전극에 하이레벨의 입력신호가 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제3트랜지스터(T3)로 전달한다.
상기 제3트랜지스터(T3)는 제1전극이 제1트랜지스터(T1)의 제2전극과 제4트랜지스터(T4)의 제어전극 사이에 전기적으로 연결되고, 제2전극이 제2트랜지스터(T2)의 제1전극과 제4트랜지스터(T4)의 제1전극 사이에 전기적으로 연결되며, 제어전극이 상기 입력선(IN)에 전기적으로 연결된다. 상기 제3트랜지스터(T3)는 N형 트랜지스터로 제어전극에 하이레벨의 입력신호가 인가되면 턴온되어, 상기 제2트랜지스터(T2)를 통해서 전달되는 제2전원전압을 제1노드(A1)로 전달한다.
상기 제4트랜지스터(T4)는 제1전극이 제2트랜지스터(T2)의 제1전극과 제3트랜지스터(T3)의 제2전극 사이인 제2노드(A2)에 전기적으로 연결되고, 제2전극이 제1전원전압선(VDD)에 전기적으로 연결되며, 제어전극이 제1트랜지스터(T1)의 제2전극과 제3트랜지스터(T3)의 제1전극 사이인 제1노드(A1)에 전기적으로 연결된다. 상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 하이레벨의 신호가 인가되면 턴온되어 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제2노드(A2)로 전달한다. 다시 말하면, 상기 제1노드(A1)에 제어전극이 전기적으로 연결된 제4트랜지스터(T4)는 상기 입력선(IN)에서 로우레벨의 입력신호가 인가되면 제1트랜지스터(T1)가 턴온되어 제1노드(A1)에 제1전원전압을 인가하게 되므로, 턴온된다. 이때, 제3 트랜지스터(T3)는 제2전극에 제1전원전압이 인가되고, 제어전극에 로우레벨의 입력신호가 인가되므로, 제3트랜지스터(T3)의 제어전극과 제2전극 사이의 전압은 음의 전압이 되어 턴오프된다. 즉, 상기 제4트랜지스터(T4)는 히스테리시스(hysteresis)소자로 제1디코딩부(110)의 제어전극에 인가되는 입력신호의 전압레벨이 제1디코딩부(110)의 문턱전압 레벨에서 흔들릴 때, 제1출력신호의 전압레벨이 변화하는 것을 방지할 수 있다.
상기 제1인버터(Inv1)는 입력단자가 제1트랜지스터(T1)의 제2전극과 제3트랜지스터(T3)의 제1전극 및 제4트랜지스터(T4)의 제어전극 사이인 제1노드(A1)에 전기적으로 연결되고, 출력단자가 제1출력선(OUT1)에 전기적으로 연결된다. 상기 제1인버터(Inv1)는 입력단자로 인가되는 신호를 반전 시켜서 출력단자와 전기적으로 연결된 제1출력선(OUT1)으로 제1출력신호를 출력한다.
다음 상기 제2디코딩부(120)는 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제8트랜지스터(T8) 및 제2인버터(Inv2)를 포함한다. 상기 제2디코딩부(120)는 P형 트랜지스터인 제5트랜지스터(T5)와 제6트랜지스터(T6)의 제어 전극인 게이트전극의 폭(Width)과 길이(Length)의 비인 W/L값과 P형 트랜지스터인 제7트랜지스터(T7)의 W/L 값을 조절하여, 문턱전압을 결정할 수 있다. 상기 제7트랜지스터(T7)의 W/L값은 제5트랜지스터(T5)와 제6트랜지스터(T6)에 비하여 상대적으로 크게 설정하여 상기 제2디코딩부(120)의 문턱전압이 저전압레벨이 되도록 한다. 예를 들어서, 제1전원전압이 5V이고 제2전원전압이 0V일 때, 상기 제7트랜지스터(T7)의 W/L값을 제5트랜지스터(T5)와 제6트랜지스터(T6)의 W/L값에 비하여 더 크 게 조절하여 제2디코딩부(120)의 문턱전압이 1.5V가 되도록 설정하면, 제2디코딩부(120)는 입력선(IN)으로 인가되는 입력신호의 저전압레벨에 대응하는 제2출력신호를 제2출력선(OUT2)으로 출력하게 된다. 이때, 상기 제2디코딩부(120)는 1.5V보다 낮은 레벨의 전압이 입력신호로 인가되면 제7트랜지스터(T7)가 턴온되고, 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴오프된다. 그리고 제2디코딩부(120)는 1.5V보다 높은 레벨의 전압이 입력신호로 인가되면 제7트랜지스터(T7)가 턴오프되고, 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴온된다.
상기 제5트랜지스터(T5)는 제1전극이 제1전원전압선(VDD)에 전기적으로 연결되고, 제2전극이 제6트랜지스터(T6)의 제1전극과 제8트랜지스터(T8)의 제1전극 사이에 전기적으로 연결되며, 제어전극이 입력선(IN)에 전기적으로 연결된다. 상기 제5트랜지스터(T5)는 P형 트랜지스터로 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제6트랜지스터(T6)로 전달한다.
상기 제6트랜지스터(T6)는 제1전극이 제5트랜지스터(T5)의 제2전극과 제8트랜지스터(T8)의 제1전극 사이에 전기적으로 연결되고, 제2전극이 제7트랜지스터(T7)의 제1전극과 제8트랜지스터(T8)의 제어전극 사이인 제3노드(B1)에 전기적으로 연결되며, 제어전극이 입력선(IN)에 전기적으로 연결된다. 상기 제6트랜지스터(T6)는 P형 트랜지스터로 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 제5트랜지스터(T5)를 통해서 인가되는 제1전원전압을 제3노드(B1)로 전달한다.
상기 제7트랜지스터(T7)는 제1전극이 제6트랜지스터(T6)의 제2전극과 제8트 랜지스터(T8)의 제어전극 사이인 제3노드(B1)에 전기적으로 연결되고, 제2전극이 제2전원전압선(VSS)에 전기적으로 연결되며, 제어전극이 입력선(IN)에 전기적으로 연결된다. 상기 제7트랜지스터(T7)는 N형 트랜지스터로 제어전극에 하이레벨의 입력신호가 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제3노드(B1)로 전달한다.
상기 제8트랜지스터(T8)는 제1전극이 제5트랜지스터(T5)의 제2전극과 제6트랜지스터(T6)의 제1전극 사이인 제4노드(B2)에 전기적으로 연결되고, 제2전극이 제2전원전압선(VSS)에 전기적으로 연결되며, 제어전극이 제6트랜지스터(T6)의 제2전극과 제7트랜지스터(T7)의 제1전극 사이인 제3노드(B1)에 전기적으로 연결된다. 상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 로우레벨의 신호가 인가되면 턴온되어 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제4노드(B2)로 전달한다. 다시 말하면, 상기 제3노드(B1)에 제어전극이 전기적으로 연결된 제8트랜지스터(T8)는 상기 입력선(IN)에서 하이레벨의 입력신호가 인가되면 제7트랜지스터(T7)가 턴온되어 제3노드(B1)에 제2전원전압을 인가하게 되므로, 턴온된다. 이때, 제6트랜지스터(T6)는 제1전극에 제2전원전압이 인가되고, 제어전극에 하이레벨의 입력신호가 인가되므로, 제6트랜지스터(T6)의 제어전극과 제1전극 사이의 전압은 양의 전압이 되어 턴오프된다. 즉, 상기 제8트랜지스터(T8)는 히스테리시스(hysteresis)소자로 제2디코딩부(120)의 제어전극에 인가되는 입력신호의 전압레벨이 제2디코딩부(120)의 문턱전압 레벨에서 흔들릴 때, 제2출력신호의 전압레벨이 변화하는 것을 방지할 수 있다.
상기 제2인버터(Inv2)는 입력단자가 제6트랜지스터(T6)의 제2전극과 제7트랜지스터(T7)의 제1전극 및 제8트랜지스터(T8)의 제어전극 사이인 제3노드(B1)에 전기적으로 연결되고, 출력단자가 제2출력선(OUT2)에 전기적으로 연결된다. 상기 제2인버터(Inv2)는 입력단자로 인가되는 신호를 반전 시켜서 출력단자와 전기적으로 연결된 제2출력선(OUT2)으로 제2출력신호를 출력한다.
도 2a 내지 도 2e를 참조하면, 도 1에 도시된 디코딩 회로의 동작을 나타내는 타이밍도가 도시되어 있다. 여기서, 도 2a 내지 도 2c는 디코딩 회로(100)의 입력신호에 따른 제1출력신호와 제2출력신호에 관한 타이밍도이고, 도 2d 내지 도 2e는 디코딩 회로(100)의 입력신호가 상승할 때와 하강할 때의 제1출력신호와 제2출력신호의 히스테리시스(hysteresis)를 보여주는 타이밍도이다.
도 2a 내지 도 2c에 도시된 바와 같이 디코딩 회로(100)의 타이밍도는 제1구동기간(D1)을 나타내는 도 3, 제2구동기간(D2)을 나타내는 도 4, 제3구동기간(D3)을 나타내는 도 5, 제4구동기간(D4)을 나타내는 도 6 및 제5구동기간(D5)을 나타내는 도 7을 포함한다. 여기서 디코딩 회로(100)의 동작에 대해서 도2a 내지 도 2c의 타이밍도와 도 3 내지 도 7의 회로도를 참조하여 설명한다. 상기 디코딩 회로(100)는 제1전원전압선(VDD)과 제2전원전압선(VSS) 사이에 전기적으로 연결된다. 하기할 설명에서는 일예로 상기 제1전원전압선(VDD)에서 인가되는 제1전원전압은 5V이고, 상기 제2전원전압선(VSS)에서 인가되는 제2전원전압은 0V로 설정하고자 한다. 그리 고 상기 제1디코딩부(110)의 문턱전압은 3.5V로 설정하고, 상기 제2디코딩부(120)의 문턱전압은 1.5V로 설정하여 입력선(IN)으로 인가되는 입력신호를 디코딩 하여 제1출력신호와 제2출력신호로 출력할 수 있다. 그러나 본 발명에서 상기 제1전원전압과 제2전원전압을 각각 5V와 0V로 한정하는 것은 아니며, 디코딩 회로(100)가 동작할 수 있는 다수의 전압레벨을 사용할 수 있다.
도 2d 내지 도 2e에 도시된 바와 같이, 디코딩 회로(100)에서 입력신호(IN)가 하강할 때의 제1출력신호(OUT1a)는 제1디코딩부(110)의 문턱전압인 3.5V가 되고, 입력신호(IN)가 상승할 때의 제1출력신호(OUT1b)는 히스테리시스 소자인 제4트랜지스터(T4)로 인하여 제1디코딩부(110)의 문턱전압 보다 높은 4V정도가 된다. 즉, 제1출력 신호(OUT1)는 약 0.5V정도의 히스테리시스를 가질 수 있다. 그리고, 디코딩 회로(100)에서 입력신호(IN)가 상승할 때의 제2출력신호(OUT2a)는 제2디코딩부(120)의 문턱접압인 1.5V가 되고, 입력신호가 하강할 때의 제2출력신호(OUT2b)는 히스테리시스 소자인 제8트랜지스터(T8)로 인하여 제2디코딩부(120)의 문턱전압 보다 낮은 1V정도가 된다. 즉, 제2출력신호(OUT2)는 약 0.5V정도의 히스테리시스를 갖을 수 있다. 즉, 상기 디코딩 회로(100)는 입력신호가 제1디코딩부(110)와 제2디코딩부(120)의 문턱전압에서 흔들릴 때 제1출력신호와 제2출력신호가 변화하는 것을 방지할 수 있다.
도 3을 참조하면, 도 2a 내지 도 2c의 제1구동기간(D1)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도가 도시되어 있다.
상기 제1구동기간(D1)에는 제2전원전압선(VSS)에서 인가되는 제2전원전압과 동일한 레벨인 로우레벨의 입력신호가 디코딩 회로(100)에 인가된다. 즉, 제1구동기간(D1)에는 입력선(IN)에서 0V의 입력신호가 상기 디코딩 회로(100)에 인가된다. 상기 디코딩 회로(100)는 0V의 입력신호가 입력선(IN)에서 인가되면, 입력선(IN)에 제어전극인 전기적으로 연결된 P형 트랜지스터인 제1트랜지스터(T1), 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴온되고, N형 트랜지스터인 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제7트랜지스터(T7)는 턴오프 된다.
상기 제1트랜지스터(T1)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제4트랜지스터(T4)의 제어전극과 제1인버터(Inv1)의 입력단자로 전달한다.
상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이인 제2노드(A2)에 인가한다. 이때, 제3트랜지스터(T3)는 제2전극인 소스전극(s)에 제1전원전압이 인가되고, 제어전극에 로우레벨의 입력신호가 인가되므로, 제3트랜지스터(T3)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 -5V가 되어 턴 오프된다. 즉, 제4트랜지스터(T4)는 입력선(IN)에서 인가되는 입력신호의 레벨이 변화하여도 제3트랜지스터(T3)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제1출력선(OUT1)으로 출력되는 제1출력신호가 변화하는 것을 방지할 수 있다.
상기 제1인버터(Inv1)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2전원전압과 동일한 전압을 제1출력선(OUT1)으로 출력한다.
상기 제5트랜지스터(T5)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제6트랜지스터(T6)로 전달한다.
상기 제6트랜지스터(T6)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제5트랜지스터(T5)에서 인가되는 제1전원전압을 제8트랜지스터(T8)의 제어전극과 상기 제2인버터(Inv2)의 입력단자로 전달한다.
상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴오프되어, 상기 제2전원전압이 상기 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이에 인가되는 것을 차단한다.
상기 제2인버터(Inv2)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2전원전압과 동일한 전압을 제2출력선(OUT2)으로 출력한다.
도 4를 참조하면, 도 2a 내지 도 2c의 제2구동기간(D2)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도가 도시되어 있다.
상기 제2구동기간(D2)에는 제1전원전압선(VDD)에서 인가되는 제1전원전압과 제2전원전압선(VSS)에서 인가되는 제2전원전압의 중간인 미들레벨의 입력신호가 입력선(IN)에서 디코딩 회로(100)에 인가된다. 즉, 제2구동기간(D2)에는 입력선(IN)에서 2.5V의 입력신호가 상기 디코딩 회로(100)에 인가된다.
상기 디코딩 회로(100)는 2.5V의 입력신호가 입력선(IN)에서 인가되면, 입력선(IN)에 제어전극인 전기적으로 연결된 P형 트랜지스터에서 문턱전압이 3.5V인 제1트랜지스터(T1)는 턴온되고, 문턱전압이 1.5V인 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴오프된다. 그리고 N형 트랜지스터에서 문턱전압이 3.5V인 제2트랜지스터(T2)와 제3트랜지스터(T3)는 턴오프되고, 문턱전압이 1.5V인 제7트랜지스터(T7)는 턴온된다.
상기 제1트랜지스터(T1)는 미들레벨의 입력신호가 입력선(IN)에서 인가되면 턴온되어 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제4트랜지스터(T4)의 제어전극과 제1인버터(Inv1)의 입력단자로 전달한다.
상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이인 제2노드(A2)에 인가한다. 이때, 제3트랜지스터(T3)는 제2전극인 소스전극(s)에 제1전원전압이 인가되고, 제어전극에 로우레벨의 입력신호가 인가되므로, 제3트랜지스터(T3)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 -2.5V가 되어 턴 오프된다. 즉, 제4트랜지스터(T4)는 입력선(IN)에서 인가되는 입력신호의 레벨이 2.5V에서 변화하여도 제3트랜지스터(T3)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제1출력선(OUT1)으로 출력되는 제1출력신호가 변화하는 것을 방지할 수 있다.
다음 상기 제1인버터(Inv1)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2전원전압과 동일한 전압인 제1출력신호를 제1출력선(OUT1)으로 출력한다.
상기 제7트랜지스터(T7)는 제어전극에 미들레벨의 입력신호가 인가되면 턴온되어, 상기 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제8트랜지스터(T8)의 제어전극과 상기 제2인버터(Inv2)의 입력단자로 전달한다.
상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 제2전원전압이 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이인 제4노드(B2)에 인가한다. 이때, 제6트랜지스터(T6)는 제1전극인 소스전극(s)에 제2전원전압이 인가되고, 제어전극에 미들레벨의 입력신호가 인가되므로, 제6트랜지스터(T6)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 2.5V가 되어 턴 오프된다. 즉, 제8트랜지스터(T8)는 입력선(IN)에서 인가되는 입력신호의 레벨이 변화하여도 제6트랜지스터(T6)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제2출력선(OUT2)으로 출력되는 제2출력신호가 변화하는 것을 방지할 수 있다.
다음 상기 제2인버터(Inv2)는 입력단자로 인가되는 제2전원전압을 반전하여, 제1전원전압과 동일한 전압인 제2출력신호를 제2출력선(OUT2)으로 출력한다.
도 5를 참조하면, 도 2a 내지 도 2c의 제3구동기간(D3)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도가 도시되어 있다.
상기 제3구동기간(D3)에는 제1전원전압선(VDD)에서 인가되는 제1전원전압과 동일한 레벨의 입력신호가 입력선(IN)에서 디코딩 회로(100)에 인가된다. 즉, 제3구동기간(D3)에는 상기 디코딩 회로의 입력선(IN)으로 5V의 입력신호가 상기 디코딩 회로(100)에 인가된다.
상기 디코딩 회로(100)는 5V의 입력신호가 입력선(IN)에서 인가되면, 입력선(IN)에 제어전극인 전기적으로 연결된 P형 트랜지스터인 제1트랜지스터(T1), 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴오프되고, N형 트랜지스터인 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제7트랜지스터(T7)는 턴온된다.
상기 제2트랜지스터(T2)는 하이레벨의 입력신호가 입력선(IN)에서 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제3트랜지스터(T3)의 제2전극인 소스전극(s)에 전달한다.
상기 제3트랜지스터(T3)는 하이레벨의 입력신호가 입력선(IN)에서 인가되면 턴온되어, 상기 제2트랜지스터(T2)를 통해서 인가되는 제2전원전압을 제4트랜지스터(T4)의 제어전극과 제1인버터(Inv1)의 입력단자로 전달한다.
상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 제2전원전압이 인가되면 턴오프되어, 상기 제1전원전압이 상기 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이에 인가되는 것을 차단한다.
다음 상기 제1인버터(Inv1)는 입력단자로 인가되는 제2전원전압을 반전하여, 제1전원전압과 동일한 전압인 제1출력신호를 제1출력선(OUT1)으로 출력한다.
상기 제7트랜지스터(T7)는 제어전극에 하이레벨의 입력신호가 인가되면 턴온되어, 상기 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제8트랜지스터(T8)의 제어전극과 상기 제2인버터(Inv2)의 입력단자로 전달한다.
상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 제2전원전압이 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이인 제4노드(B2)에 인가한다. 이때, 제6트랜지스터(T6)는 제1전극인 소스전극(s)에 제2전원전압이 인가되고, 제어전극에 미들레벨의 입력신호가 인가되므로, 제6트랜지스터(T6)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 2.5V가 되어 턴 오프된다. 즉, 제8트랜지스터(T8)는 입력선(IN)에서 인가되는 입력신호의 레벨이 변화하여도 제6트랜지스터(T6)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제2출력선(OUT2)으로 출력되는 제2출력신호가 변화하는 것을 방지할 수 있다.
다음 상기 제2인버터(Inv2)는 입력단자로 인가되는 제2전원전압을 반전하여, 제1전원전압과 동일한 전압인 제2출력신호를 제2출력선(OUT2)으로 출력한다.
도 6을 참조하면, 도 2a 내지 도 2c의 제4구동기간(D4)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도가 도시되어 있다.
상기 제4구동기간(D4)에는 제1전원전압선(VDD)에서 인가되는 제1전원전압과 제2전원전압선(VSS)에서 인가되는 제2전원전압의 중간인 미들레벨의 입력신호가 입력선(IN)에서 디코딩 회로(100)에 인가된다. 즉, 제4구동기간(D4)에는 입력선(IN)에서 2.5V의 입력신호가 상기 디코딩 회로(100)에 인가된다.
상기 디코딩 회로(100)는 2.5V의 입력신호가 입력선(IN)에서 인가되면, 입력선(IN)에 제어전극인 전기적으로 연결된 P형 트랜지스터에서 문턱전압이 3.5V인 제1트랜지스터(T1)는 턴온되고, 문턱전압이 1.5V인 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴오프된다. 그리고 N형 트랜지스터에서 문턱전압이 3.5V인 제2트랜지스터(T2)와 제3트랜지스터(T3)는 턴오프되고, 문턱전압이 1.5V인 제7트랜지스터(T7)는 턴온된다.
상기 제1트랜지스터(T1)는 미들레벨의 입력신호가 입력선(IN)에서 인가되면 턴온되어 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제4트랜지스터(T4)의 제어전극과 제1인버터(Inv1)의 입력단자로 전달한다.
상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이인 제2노드(A2)에 인가한다. 이때, 제3트랜지스터(T3)는 제2전극인 소스전극(s)에 제1전원전압이 인가되고, 제어전극에 로우레벨의 입력신호가 인가되므로, 제3트랜지스터(T3)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 -2.5V가 되어 턴 오프된다. 즉, 제4트랜지스터(T4)는 입력선(IN)에서 인가되는 입력신호의 레벨이 2.5V에서 변화하여도 제3트랜지스터(T3)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제1출력선(OUT1)으로 출력되는 제1출력신호가 변화하는 것을 방지할 수 있다.
다음 상기 제1인버터(Inv1)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2전원전압과 동일한 전압인 제1출력신호를 제1출력선(OUT1)으로 출력한다.
상기 제7트랜지스터(T7)는 제어전극에 미들레벨의 입력신호가 인가되면 턴온되어, 상기 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제8트랜지스터(T8)의 제어전극과 상기 제2인버터(Inv2)의 입력단자로 전달한다.
상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 제2전원전압이 인가되면 턴온되어, 제2전원전압선(VSS)에서 인가되는 제2전원전압을 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이인 제4노드(B2)에 인가한다. 이때, 제6트랜지스터(T6)는 제1전극인 소스전극(s)에 제2전원전압이 인가되고, 제어전극에 미들레벨의 입력신호가 인가되므로, 제6트랜지스터(T6)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 2.5V가 되어 턴 오프된다. 즉, 제8트랜지스터(T8)는 입력선(IN)에서 인가되는 입력신호의 레벨이 변화하여도 제6트랜지스터(T6)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제2출력선(OUT2)으로 출력되는 제2출력신호가 변화하는 것을 방지할 수 있다.
다음 상기 제2인버터(Inv2)는 입력단자로 인가되는 제2전원전압을 반전하여, 제1전원전압과 동일한 전압인 제2출력신호를 제2출력선(OUT2)으로 출력한다.
도 7을 참조하면, 도 2a 내지 도 2c의 제5구동기간(D5)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도가 도시되어 있다.
상기 제5구동기간(D5)에는 제2전원전압선(VSS)에서 인가되는 제2전원전압과 동일한 레벨인 로우레벨의 입력신호가 디코딩 회로(100)에 인가된다. 즉, 제5구동기간(D5)에는 입력선(IN)에서 0V의 입력신호가 상기 디코딩 회로(100)에 인가된다. 상기 디코딩 회로(100)는 0V의 입력신호가 입력선(IN)에서 인가되면, 입력선(IN)에 제어전극인 전기적으로 연결된 P형 트랜지스터인 제1트랜지스터(T1), 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴온되고, N형 트랜지스터인 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제7트랜지스터(T7)는 턴오프 된다.
상기 제1트랜지스터(T1)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제4트랜지스터(T4)의 제어전극과 제1인버터(Inv1)의 입력단자로 전달한다.
상기 제4트랜지스터(T4)는 N형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴온되어, 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제2트랜지스터(T2)와 제3트랜지스터(T3) 사이인 제2노드(A2)에 인가한다. 이때, 제3트랜지스터(T3)는 제2전극인 소스전극(s)에 제1전원전압이 인가되고, 제어전극에 로우레벨의 입력신호가 인가되므로, 제3트랜지스터(T3)의 제어전극인 게이트전극과 소스전극(s) 사이의 전압은 -5V가 되어 턴 오프된다. 즉, 제4트랜지스터(T4)는 입력선(IN)에서 인가되는 입력신호의 레벨이 변화하여도 제3트랜지스터(T3)의 게이트 전극과 소스전극(s) 사이의 전압 레벨을 조절하여 턴오프되도록 하므로 입력신호가 흔들릴 때 제1출력선(OUT1)으로 출력되는 제1출력신호가 변화하는 것을 방지할 수 있다.
상기 제1인버터(Inv1)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2 전원전압과 동일한 전압을 제1출력선(OUT1)으로 출력한다.
상기 제5트랜지스터(T5)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제1전원전압선(VDD)에서 인가되는 제1전원전압을 제6트랜지스터(T6)로 전달한다.
상기 제6트랜지스터(T6)는 제어전극에 로우레벨의 입력신호가 인가되면 턴온되어, 상기 제5트랜지스터(T5)에서 인가되는 제1전원전압을 제8트랜지스터(T8)의 제어전극과 상기 제2인버터(Inv2)의 입력단자로 전달한다.
상기 제8트랜지스터(T8)는 P형 트랜지스터로 제어전극에 제1전원전압이 인가되면 턴오프되어, 상기 제2전원전압이 상기 제5트랜지스터(T5)와 제6트랜지스터(T6) 사이에 인가되는 것을 차단한다.
상기 제2인버터(Inv2)는 입력단자로 인가되는 제1전원전압을 반전하여, 제2전원전압과 동일한 전압을 제2출력선(OUT2)으로 출력한다.
이상에서 설명한 것은 본 발명에 의한 디코딩 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 디코딩 회로를 도시한 회로도이다.
도 2a 내지 도 2e는 도 1에 도시된 디코딩 회로의 동작을 나타내는 타이밍도이다.
도 3은 도 2a 내지 도 2c의 제1구동기간(D1)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도이다.
도 4는 도 2a 내지 도 2c의 제2구동기간(D2)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도이다.
도 5는 도 2a 내지 도 2c의 제3구동기간(D3)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도이다.
도 6은 도 2a 내지 도 2c의 제4구동기간(D4)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도이다.
도 7은 도 2a 내지 도 2c의 제5구동기간(D5)에서 도 1에 도시된 디코딩 회로의 동작을 도시한 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 디코딩 회로
110; 제1디코딩부 120; 제2디코딩부
T1; 제1트랜지스터 T2; 제2트랜지스터
T3; 제3트랜지스터 T4; 제4트랜지스터
T5; 제5트랜지스터 T6; 제6트랜지스터
T7; 제7트랜지스터 T8; 제8트랜지스터
Inv1; 제1인버터 Inv2; 제2인버터

Claims (15)

  1. 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 고전압 레벨의 입력신호에 대응하는 제1출력 신호를 출력하며 히스테리시스 소자를 포함하는 제1디코딩부; 및
    상기 입력선에서 인가되는 다중의 전압레벨을 갖는 입력신호를 디코딩하여 저전압레벨의 입력신호에 대응하는 제2출력 신호를 출력하며 히스테리시스 소자를 포함하는 제2디코딩부를 포함하여 이루어진 것을 특징으로 하는 디코딩 회로.
  2. 제 1 항에 있어서,
    상기 제1디코딩부는
    입력선에 제어전극이 전기적으로 연결되고, 제1전원전압선에 전기적으로 연결된 제1트랜지스터;
    상기 입력선에 제어전극이 전기적으로 연결되고, 제2전원전압선에 전기적으로 연결된 제2트랜지스터;
    상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1트랜지스터와 상기 제2트랜지스터 사이에 전기적으로 연결된 제3트랜지스터;
    상기 제1트랜지스터와 상기 제3트랜지스터 사이에 제어전극이 전기적으로 연결되고, 상기 제3트랜지스터와 상기 제1전원전압선 사이에 전기적으로 연결된 제4트랜지스터; 및
    상기 제1트랜지스터와 상기 제3트랜지스터 및 상기 제4트랜지스터의 제어전극 사이에 입력단자가 전기적으로 연결되고, 제1출력선으로 상기 제1출력 신호를 출력하는 제1인버터를 포함하여 이루어진 것을 특징으로 하는 디코딩 회로.
  3. 제 2 항에 있어서,
    상기 제1트랜지스터는 제1전극이 상기 제1전원전압선에 전기적으로 연결되고, 제2전극이 상기 제3트랜지스터에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  4. 제 2 항에 있어서,
    상기 제2트랜지스터는 제1전극이 상기 제3트랜지스터와 상기 제4트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  5. 제 2 항에 있어서,
    상기 제3트랜지스터는 제1전극이 상기 제1트랜지스터와 상기 제4트랜지스터의 제어전극 및 상기 제1인버터의 입력단자 사이에 전기적으로 연결되고, 제2전극이 상기 제2트랜지스터와 상기 제4트랜지스터 사이에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  6. 제 2 항에 있어서,
    상기 제4트랜지스터는 제1전극이 상기 제2트랜지스터와 상기 제3트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제1전원전압선과 상기 제1트랜지스터 사이에 전기적으로 연결되며, 제어전극이 상기 제1트랜지스터와 상기 제3트랜지스터 및 상기 제1인버터의 입력단자 사이에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  7. 제 2 항에 있어서,
    상기 제4트랜지스터는 상기 제3트랜지스터와 상기 제2트랜지스터 사이에 제1전원전압을 인가하여 상기 제3트랜지스터가 턴 오프시켜, 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자인 것을 특징으로 하는 디코딩 회로.
  8. 제2항에 있어서,
    상기 제2디코딩부는
    상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제1전원전압선과 상기 제1트랜지스터에 전기적으로 연결된 제5트랜지스터;
    상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터에 전기적으로 연결된 제6트랜지스터;
    상기 입력선에 제어전극이 전기적으로 연결되고, 상기 제6트랜지스터와 상기 제2전원전압선 사이에 전기적으로 연결된 제7트랜지스터;
    상기 제6트랜지스터와 상기 제7트랜지스터 사이에 제어전극이 전기적으로 연결되고, 상기 제5트랜지스터와 상기 제2전원전압선 사이에 전기적으로 연결된 제8트랜지스터; 및
    상기 제6트랜지스터와 상기 제7트랜지스터 및 상기 제8트랜지스터의 제어전극 사이에 입력단자가 전기적으로 연결되고, 제2출력선으로 상기 제2출력 신호를 출력하는 제2인버터를 포함하여 이루어진 것을 특징으로 하는 디코딩 회로.
  9. 제 8 항에 있어서,
    상기 제5트랜지스터는 제1전극이 상기 제1전원전압선과 상기 제1트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제6트랜지스터와 상기 제8트랜지스터 사이에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  10. 제 8 항에 있어서,
    상기 제6트랜지스터는 제1전극이 상기 제5트랜지스터와 상기 제8트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제7트랜지스터와 상기 제8트랜지스터의 제어전극 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  11. 제 8 항에 있어서,
    상기 제7트랜지스터는 제1전극이 상기 제6트랜지스터와 상기 제8트랜지스터 의 제어전극 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  12. 제 8 항에 있어서,
    상기 제8트랜지스터는 제1전극이 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 전기적으로 연결되고, 제2전극이 상기 제2전원전압선에 전기적으로 연결되며, 제어전극이 상기 제6트랜지스터와 상기 제7트랜지스터 및 상기 제2인버터의 입력단자 사이에 전기적으로 연결된 것을 특징으로 하는 디코딩 회로.
  13. 제 8 항에 있어서,
    상기 제8트랜지스터는 상기 제5트랜지스터와 상기 제6트랜지스터 사이에 제2전원전압을 인가하여 상기 제6트랜지스터가 턴 오프되도록 하여, 상기 입력선에서 인가되는 입력신호의 레벨이 흔들려서 출력신호의 레벨이 변화하는 것을 방지하는 상기 히스테리시스 소자인 것을 특징으로 하는 디코딩 회로.
  14. 제 8 항에 있어서,
    상기 제1트랜지스터, 상기 제5트랜지스터, 상기 제6트랜지스터 및 상기 제8트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 디코딩 회로.
  15. 제 14 항에 있어서,
    상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터 및 상기 제7트랜지스터는 N형 트랜지스터인 것을 특징으로 하는 디코딩 회로.
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