KR100417400B1

KR100417400B1 - 디지탈-아날로그변환기

Info

Publication number: KR100417400B1
Application number: KR1019960071316A
Authority: KR
Inventors: 장성진
Original assignee: 엘지전자 주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 2004-04-17
Also published as: KR19980052336A

Abstract

본 발명은 디지탈-아날로그 변환기에 관한 것으로, 종래에는 특정한 전류 셀의 동작이 다른 전류 셀의 상태에 영향을 미치게 되어 전류 셀의 스위칭 노이즈와 출력단의 글리치 노이즈가 발생하며, 디지탈 입력신호에 따른 정확한 아날로그 변환값을 얻지 못하게 되는 문제점이 있다. 따라서 본 발명은 디지탈 입력신호에 대하여 컬럼및 로우방향으로 디코딩(101)(201)한 후 래치(102)(202)를 통해 전류 셀에 전달할 때 로우측으로 전달되는 디코딩신호에 대하여 마스킹한 후 전류 셀로 전달하도록 함으로써 전류 셀과 전류 셀 사이의 간섭을 줄이도록 하는 마스킹부(104)를 더 구비하여 노이즈를 제거하여 정확한 디지탈-아날로그 변환동작을 행하도록 한다.

Description

디지탈-아날로그 변환기

본 발명은 디코딩 회로를 개선하여 전류 셀의 스위칭 노이즈와 출력단의 글리치 노이즈를 줄이기 위한 디지탈-아날로그 변환기에 관한 것으로, 특히 임의의 전류 셀에서의 디지탈 입력신호가 다른 전류 셀에 미치는 영향을 원천적으로 방지하기 위하여 코딩신호를 적절히 마스킹하여 전류 셀들 사이의 간섭을 줄이기 위한 디지탈-아날로그 변환기에 관한 것이다.

종래 디지탈-아날로그 변환기의 회로 구성은, 도 1에 도시된 바와같이, 8비트 데이터중 상위 6비트를 3비트, 3비트로 분리하여 디코딩하는 제1. 제2디코더(101)(201)와; 상기 제1, 제2디코더(101)(201)를 통해 디코딩된 데이타를 저장하는 제1, 제2 래치(102)(202)와; 상기 제1래치(102)의 출력데이타를 컬럼으로 받고 제2래치(202)의 출력 데이타를 로우(ROW)로 받아 그 컬럼과 로우로 입력되는 데이타에 따른 전류를 출력하도록 하는 전류 셀로 이루어진 전류 셀 매트릭스(103)로 구성된다.

이와같이 구성된 종래의 기술에 대하여 상세히 설명하면 다음과 같다.

8비트 디지탈-아날로그 변환기의 경우 상위 6비트(B8-B3)를 3비트, 3비트로 분리하여 제1, 제2디코더(101)(201)로 각각 출력하면, 상기 제1 디코더(101)는 인버터와 낸드게이트 및 노아게이트를 이용하여 논리 조합하고 이 논리 조합하여 얻은 디코딩 신호 7비트와 접지전위를 갖는 1비트를 제1 래치(102)로 출력하여 저장하도록 한다.

이때 제2 디코더(201)는 제1 디코더(101)와 마찬가지로 인버터와 낸드게이트 및 노아게이트를 이용하여 디코딩된 신호 7비트와 접지전위를 갖는 1비트를 제2래치(202)로 출력하여 저장하도록 한다.

이렇게 제1 래치(102)와 제2 래치(202)에 저장된 데이타가 전류 셀들로 이루어진 전류 셀 매트릭스(103)의 컬럼 및 로우측으로 출력하면, 해당하는 전류 셀이동작하여 전류를 발생시킨다.

이때 상기에서 하위 2비트(B1-B2)는 디코딩없이 바로 전류 셀 입력으로 사용되어 출력 전류를 발생시킨다.

이러한 전류 셀 매트릭스 구조에서 사용되는 전류 셀의 수는 4×(단위 LSB 크기를 1×라 할때) 크기가 63개, 1×크기가 1개, 2×크기가 1개로 총 65개이다.

그리고, 상기 전류 셀 매트릭스(103)의 전류 셀 동작에 대하여 도 2에 의거하여 살펴보면, 도 2a, 도 2b에서와 같이 하이상태의 신호(y1)(y2)가 제2 래치(202)로 부터 피모스 트랜지스터(PM1)(PM2)의 게이트로 각각 입력되고, 제1 래치(102)로 부터 도 2c에서와 같이 하이상태의 신호(c)가 피모스 트랜지스터(PM2)의 게이트로 입력되면 상기 피모스 트랜지스터(PM1-PM3)는 모두 오프상태가 된다.

이때 피모스 트랜지스터(PM4)(PM5)의 게이트에는 바이어스 전압(Bias1)(Bias2)이 각각 걸리므로 턴온상태가 된다.

따라서 피모스 트랜지스터(PM4)(PM5)를 통해 전류(lout)가 흐르게 되고, 이때 피모스 트랜지스터(PM4)의 드레인측(a점)에는 도 2d에서와 같이 하이상태의 신호가 걸리게 된다.

상기에서와 같이 동작하다가 피모스 트랜지스터(PM2)의 게이트로 인가되는 전압이 도 2c에서와 같이 로우상태로 변하면, 상기 트랜지스터(PM2)가 턴온된다.

그러면 피모스 트랜지스터(PM4)를 통해 흐르는 전류는 피모스 트랜지스터(PM3)와 피모스 트랜지스터(PM1,PM2)를 각기 통해 접지측으로 바이패스 되므로 a점에는 도 2d에서와 같이 로우상태가 된다.

이상에서와 같이 디지탈 입력신호는 디코더를 거친 후 전류 셀의 입력으로 전달되면, 출력신호 파형은 임의의 디지탈 입력값에 대하여 도 2에서와 같은 파형을 갖게 된다.

그러나, 상기와 같은 종래의 기술에서 특정한 전류 셀의 동작이 다른 전류 셀의 상태에 영향을 미치게 되어 전류 셀의 스위칭 노이즈와 출력단의 글리치 노이즈가 발생하며, 디지탈 입력신호에 따른 정확한 아날로그 변환값을 얻지 못하게 되는 문제점이 있다.

즉, 도 3에서와 같이 두 개의 전류 셀이 동작할 경우, 하나의 전류 셀(103a)에 대한 신호 파형이 도 4a에서 도 4d까지 도시한 파형에서와 같이 정상동작 파형을 나타내나 다른 하나의 전류 셀(103b)에 대한 신호 파형이 도 4e에서 도 4g에서와 같이 동작한다. 여기서 전류 셀(103b)의 출력단의 a(i+1)신호 파형이 도 4h에서와 같이 로우상태가 나타나야 하나 도 4g에서와 같이 도 4c에 나타난 전류 셀(103a)의 제어신호(c(i))에 의해 하이와 로우상태가 반복되는 파형으로 근접한 전류 셀의 영향을 받음을 알 수 있다.

따라서 상기에서와 같이 종래의 문제점인 전류 셀들간의 간섭을 줄이기 위한 본 발명의 목적은 로우(ROW) 측의 디코딩 입력신호를 게이트를 통해 적절히 마스킹하여 전류 셀에서의 디지탈 입력신호가 다른 전류 셀에 미치는 영향을 원천적으로 방지하여 출력단의 노이즈 성분은 크게 줄이고 디지탈 입력신호에 따른 정확한 아날로그 값으로 변환가능하도록 한 디지탈-아날로그 변환기를 제공함에 있다.

도 1은 종래 디지탈-아날로그 변환기 구성도.

도 2는 도 1에서, 각 부의 입출력 파형도.

도 3은 도 1에서, 인접한 두 개의 전류 셀을 나타내는 상세회로도.

도 4는 도 3에서의 각 부의 입출력 신호 파형도.

도 5는 본 발명 디지탈-아날로그 변환기의 회로 구성도.

도 6은 본 발명 디지탈-아날로그 변환기의 일실시에.

***도면의 주요 부분에 대한 부호의 설명***

101 : 제1 디코더 102 : 제1 래치

103 : 전류 셀 매트릭스 104 : 마스킹부

201 : 제2 디코더 202 : 제2 래치

상기 목적을 달성하기 위한 본 발명 디지탈-아날로그 변환기의 회로 구성은, 도 5에 도시한 바와같이, 8비트 데이터중 상위 6비트를 3비트, 3비트로 분리하여 디코딩하는 제1. 제2디코더(101)(201)와; 상기 제1, 제2디코더(101)(201)를 통해 디코딩된 데이타를 저장하는 제1, 제2래치(102)(202)와; 상기 제1래치(102)의 출력데이타를 컬럼으로 받고 제2래치(202)의 출력 데이타를 로우(ROW)로 받아 그 컬럼과 로우로 입력되는 데이타에 따른 전류를 출력하도록 하는 전류 셀로 이루어진 전류 셀 매트릭스(103)와; 상기 제2 래치(202)를 통해 출력되는 디코딩신호에 대하여 마스킹하여 상기 전류 셀 매트릭스(103)의 전류 셀들 사이의 간섭을 줄이도록 한 마스킹부(104)로 구성한다.

이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.

이렇게 제1 래치(102)와 제2 래치(202)에 저장된 데이타중, 제1 래치(102)의 디코딩 출력신호는 전류 셀 매트릭스(103)의 컬럼(column)방향으로 출력되어 전류 셀을 구성하는 피모스 트랜지스터(PM13)의 게이트로 인가되는 제어신호(c)로 동작하고, 제2 래치(202)의 출력신호는 마스킹부(104)로 입력된다.

그러면 상기 마스킹부(104)는 래치 출력신호를 낫게이트(11)를 통해 반전시켜 출력하고, 상기 래치 출력신호를 노아게이트(NR1)의 두 입력으로 각각 입력받아 노아링 한 후 낫게이트(12)를 다시 통해 반전시켜 출력한다.

상기에서와 같이 낫게이트(11)(12)를 각각 통해 출력되는 신호는 전류 셀 매트릭스(103)의 전류 셀내 피모스 트랜지스터(PM11)(PM12) 게이트로 인가되는 신호(y1)(y2)로 사용되므로, 인접하는 전류셀에 대한 영향이 줄어든다.

그러면 전류 셀을 구성하는 피모스 트랜지스터(PM11-PM15)는 마스킹부(104)를 통해 마스킹된 신호(y1)(y2)와, 제1 래치(102)의 제어신호(c) 그리고 바이어스 신호(Bias1)(Bias2)에 의해 동작하여 제1 디코더(101)와 제2 디코더(201)를 통해 디코딩된 신호에 대응하는 전류를 출력(Iout)한다.

상기 전류 셀 매트릭스(103)에서 출력되는 신호는 디코딩없이 전류 셀에 입력되어 생성되는 전류가 합하여져 최종적으로 전류를 출력(IOUT)한다.

상기에서와 같이 마스킹부(104)에서 디코딩신호에 대하여 낫 게이트(11)와 노아 게이트(NR1) 및 낫 게이트(12)를 통해 마스킹하여 전류 셀 매트릭스(103)의 전류 셀로 출력하게 되면 그 전류 셀에 인접하는 전류 셀 사이의 영향이 최소로 줄어들게 되어 제1 래치(102)로 부터 입력되는 제어신호(c)가 변하더라도 전류 셀의전압은 변하지 않고 이전에 유지하고 있던 일정한 전압값을 계속해서 유지한다.

일정한 전압값을 계속해서 유지함에 따라 노이즈의 전파는 차단된다.

아울러 전류 셀 매트릭스(103)를 구성하는 전류 셀을 엔모스 트랜지스터를 이용하여 구성할 경우, 마스킹부(104)는 노아게이트(NR1) 대신 도6에서와 같이 낸드게이트(ND3)를 사용한다.

이와같은 경우에도 도 5에서와 같은 동일한 효과를 얻는다.

상술한 바와 같이, 본 발명은 로우측의 디코딩신호를 게이트만을 통해 적절하게 마스킹하여 전류 셀들 사이의 간섭을 줄여 노이즈의 전파를 차단함으로써 간단한 구성으로 정확한 디지탈-아날로그 변환신호를 얻을 수 있도록 한 효과가 있다.

Claims

디지탈 입력신호에 대하여 컬럼및 로우방향으로 제1, 제2 디코더에서 디코딩하여 각각 제1, 제2 래치를 통해 전류 셀 매트릭스의 컬럼 및 로우측으로 출력하여 디지탈 입력신호에 따른 전류를 출력하도록 하는 변환기에 있어서, 상기 제2 래치를 통한 디코딩신호에 대하여 게이트를 통해 마스킹하여 전류 셀 매트릭스의 전류 셀들 사이의 간섭을 줄이도록 하는 마스킹 수단을 포함하여 구성된 것을 특징으로 하는 디지탈-아날로그 변환기.
제1항에 있어서, 전류 셀 매트릭스가 피모스 트랜지스터로 구성되는 경우, 마스킹 수단은 제2 래치의 출력신호를 반전시켜 출력하는 제1 낫게이트와1 상기 제2 래치의 출력신호를 두 입력으로 각각 받아 노아링하는 노아 게이트와, 이 노아 게이트의 출력신호를 반전시켜 출력하는 제2 낫 게이트로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기.
제1항에 있어서, 전류 셀 매트릭스가 엔모스 트랜지스터 구성되는 경우, 마스킹 수단은 제2 래치의 출력신호를 반전시켜 출력하는 제1 낫게이트와, 상기 제2 래치의 출력신호를 두 입력으로 각각 받아 낸드조합하는 낸드 게이트와, 이 낸드 게이트의 출력신호를 반전시켜 출력하는 제2 낫 게이트로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기.