KR100195598B1 - Lcd구동회로의 데이타 선택 회로 - Google Patents

Lcd구동회로의 데이타 선택 회로 Download PDF

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Abstract

본 발명은 필요한 트랜지스터를 대폭적으로 삭감한 1/n 듀티 1/m 바이어스 점등 방식에 의한 데이터 선택 회로를 제공하는데 목적이 있다.
상기 목적 달성을 위한 본 발명의 데이터 선택 회로는 1/n 듀티 1/m 바이어스 점등 방식의 데이터 선택 회로에 있어서 외부로부터 부여되는 n 비트의 선택 데이터에 대하여 서로 상이한 디코드를 하는 2n 개의 디코드부와, 상기 디코드부의 각각에 직렬로 연결된 2n 개의 인버터부로 구성되고, 상기 인버터부의 출력을 모두 와이어 -OR 접속한 것을 1 개의 선택 수단으로 하여 상기 선택 수단을 m + 1 개 독립적으로 구비하고 2n× (m + 1) 개의 상기 인버터부의 각각에는 관련되는 디코드부의 논리 및 상기 수치 m,n 에 의하여 결정되는 서로 상이한 소정의 입력 신호를 외부로부터 부여하는 것을 특징으로 한다.

Description

LCD 구동 회로의 데이터 선택 회로
제1도는 본 발명의 1 실시예에 관한 데이터 선택 회로를 도시한 도면.
제2도는 제1도의 선택 수단 (SEL1-SEL3)을 도시한 도면.
제3도는 제1도의 선택 수단 (SEL4-SEL6)을 도시한 도면.
제4도는 본 발명의 데이터 선택 회로의 기본 회로를 도시한 도면.
제5도는 LCD 의 7개의 세그멘트 표시 소자를 도시한 도면.
제6도는 1/3 듀티 1/3 바이어스의 LCD 점등 방식의 LCD 구동 회로를 도시한 도면.
제7도는 종래의 데이터 선택 회로를 도시한 도면.
제8도는 1/2 듀티 1/3 바이어스이 LCD 점등 방식에서의 세그멘트 신호의 파형 및 타이밍 신호의 파형을 도시한 도면.
제9도는 1/3 듀티 1/3 바이어스의 LCD 점등 방식에서의 COM 신호의 파형 및 세그멘트 신호의 파형을 도시한 도면.
제10도는 1/3 듀티 1/3 바이어스의 LCD 점등 방식에서의 각 세그멘트에 인가되는 전위치 시간 변화를 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 선택 회로 3.4 : 전원
7 : 인버터 8 : P 채널 디코더
9 : N 채널 디코더 SEL0-SEL7 : 선택 수단
N1-N16 : N 채널 트랜지스터 P1-P16 : P 채널 트랜지스터
INV1-INV3, INV5-INV8 : 인버터 회로
본 발명은 데이터 선택 회로에 관한 것으로 특히, 1/n 듀티(duty)1/m 바이어스(Bias) 점등 방식의 액정 표시 장치(LCD) 구동 회로에 사용되는 데이터 선택 회로에 관한 것이다.
LCD 의 점등 방식으로서 1/n 듀티 1.m 바이어스 방식이 통상 사용되고 있다. 이 방식은 1개의LCD 구동 회로로 LCD의 각 세그멘트 중 n개의 세그멘트의 구동을 담당하고, 이 n 개 엘레멘트의 2n가지의 온.오프 상태에 따라서 각 엘레멘트에 공통으로 인가하는 세그멘트 신호 (이하, SEG 신호로 기재함)를, m 종의 전원을 소정의 타이미에서 전환함으로써 생성하는 것이다.
이하, 종래의 LCD 구동 회로, 특히 구동 회로를 구성하고 있는 데이터 선택 회로에 대하여 설명한다.
제6도는 1/3 듀티 1/3 바이어스 방식을 적용한 LCD 구동 회로의 전체 구성동이다. 또 제7도는 종래의 데이터 선택 회로 (100)의 구성도이며, 이 LCD 구동 회로는 제5도에 도시하는 7개의 세그멘트 표시 소자에서의 3개의 세그멘트 (121-123)를 구동하는 것으로서 설명한다.
이 LCD 구동 회로의 데이터 선택 회로 (100)에는 점등 제어할 3개의 세그멘트(121-123)의 8가지의 온.오프 상태(의 조합)를 표시하는 3비트의 선택데이타가 입력된다. 이 선택데이타의 각 비트 (S1-S3)의 값은 각각 세그멘트(121~123)의 각각의 온.오프 상태에 대응하여 변화하고, 온일 때 1, 오프일 때0 으로한다.
한편 데이터 선택 회로 (100)에는 타이밍 신호 생성 회로 (105)로부터 제8도의 도시와 같은 타이밍 신호 D00-07, D10-17, D2-027 및 D30-37이 제공된다.
제7도에 도시한 바와같이 데이터 선택 회로 (100)는 많은 NAND 회로 및 NOT 호로에 의해 구성되고, 제공된 3비트의 선택 데이타 (S1,S2,S3)의 내용에 따라서 상기 타이밍 신호 D00-07 중의 1개를 신호 GO로서 출력한다. 동일하게 상기 선택 데이터에 따라서 상기 신호 D20-D27의 조 및 신호 D30-37의 조 중에서 각각 1개씩을 선택하여 신호 G1, G2 및 C3로 출력한다.
이들 출력 신호 G0-G3는 각각 제6도의 아날로그 스위치 (101-104)에 제어 신호로서 제공되어 이들 아날로그 스위치 (101-104)의 개폐를 제어한다. 아날로그 스위치 (101-104)의 각각의 전류로의 일단에는 각각 공급 전압이 다른 전원 (V0-V3)이 접속되어 있고, 상기 개폐 제어에 의하여 전원 (V0-V3) 중 1개의 전위가 소정의 타이밍으로 출력 단자에 나타나게 된다. 그 결과, 제8도에 도시한 바와 같은 파형의 SEG 신호가 선택 데이터에 대응하여 즉, 각 비트 데이터(S1-S3)의 값의 조합에 응답하여 출력된다.
이 SEG 신호는 제5도의 세그멘트 (121~123)의 각각의 전극에 공통으로 인가된다. 한편, 각 세그멘트(121-123)의 각각의 한쪽 전극에는 각각 제9도에 도시한 바와 같은 파형의 COM1 신호, COM2 및 COM3 신호가 구동 회로(도시 생략)에 의하여 인가되고 있다.
그러므로, 제9도에 도시한 바와 같이, 각 세그멘트(121-123)의 2개의 전극간에는 각각 선택 데이터에 대응하여 SEG 신호와 COM 신호의 차분 즉, SEG-COM1, SEG-COM2 및 SEG-COM3 이 인가된다, 이들의 각 파형은 제8도에 도시한 바와 같다.
그리고, 상기 전압 V1을 LCD의 임계치 전압 미만으로설 설정하고, V3를 LCD의 임계치 전압 이상으로 설정하면, 각 세그멘트(121-123)는 선택 데이터가 나타내는 온.오프 상태로 되도록 점등(또는 소등)된다.
이러한 종래의 데이터 선택 회로에서는 다음과 같은 문제점이 있다. 즉, 각종 회로에 있어서 다비트(many bit)에 의한 회로 구성이 많아지고 있는 현재의 추세에 대응하기 위하여 종래의 데이터 선택 회로를 다비트화하려면, 선택 비트수의 증가에 따라 이 데이터 선택 회로를 구성하는 트랜지스터수가 급격하게 증가된다는 문제점이 있었다. 예를들어,n=m(n≥2)일 때, 종래의 데이터 선택 회로는 (n + 1) (2n+3 + 2n+2 -8) +2n 개의 소자를 필요로 한다.
또 선택 비트수를 증가시키면. IC 및 LSI내에서의 데이터 선택 회로가 점유하는 영역을 매우 크게 해야 하는 설계/제조상의 단점이 발생한다.
이상과 같이 종래의 데이터 선택 회로에서는 선택 비트수를 증가시키면 이에 따라서 회로를 구성하는 트랜지스터의 수가 급격하게 증가된다는 결점이 있었다.
본 발명은 상기 문제점을 고려하여 연구된 것으로 필요한 트랜지스터수를 대폭적으로 감소시킬 수 있는 1/n 듀티 1/m 바이어스 방식에 의한 데이터 선택 회로를 제공하고자 함을 목적으로 한다.
본 발명에 따르면, 2n개 조의 선택 단 (SEL0-SEL7)을 포함하며, 상기선택 수단(SEL0-SEL7)의 각각이 기준 전원 사이에 직렬 접속된 디코더부(8,9) 및 인버터부(7)로 구성되며, 상기 디코더부(8,9)가 온/오프 상태의 2n개의 조합을 특정하는 n-비트 외부 선택 신호에 따라 도통 또는 비도통되며, 상기 인버터부(7)가 외부 입력 신호의 (m+1)2n개의 조합에 따라 도통 또는 비도통되는 1/n듀티 1/m 바이어스 점등 방식 (여기서, n≥2,m≥2)의 LCD 구동 회로의 데이터 선택회로에 있어서, 상기 2n개 조의 선택 수단(SEL0-SEL7)의 각 조의 선택 수단은 직렬 접속된 (m +1)개의 선택 수단으로 구성되며: 상기 2n개 조의 선택 수단(SEL0-SEL7)의 각 조의 선택 수단의 인버터부(7)의 출력 단자는 상기 선택 수단(SEL0-SEL7)의 다른 조의 선택 수단의 인버터부(7)의 대응 출력 단자와 와이어드 -OR 구조로 접속되며: 상기 2n개 조의 선택 수단 (SEL0-SEL7)중에서 한조의 선택 수단의 상기 기코더부 (8,9)가 상기 n-비트 외부 선택 신호에 의해 동시에 그리고 선택적으로 도통 상태로 설정되며: 상기 외부 입력 신호에 의해 특정된 출력 신호가 출력되는 것을 특징으로하는
LCD 구동 회로의 데이터 선택 회로가 제공된다.
상기 선택 수단은 n개의 P채널 트랜지스터로 구성되는 P채널 디코더부, P채널 트랜시스터와 N채널 트랜지스로로 구성되는 인버터부 및 n개의 N채널 트랜지스터로 구성되는 N채널 디코더부가 종속 접속 (cascade junction)되고, 상기 선택데이타가 제공된 경우에 상기 P채널 트랜지스터 및 상기 N 채널 트랜시스터가 모두 도통 상태가 되어 상기 인버터가 동작 가능 상태가 되도록 구성하는 것이 바람직하다.
한편, 상기 선택 수단 중의 관련되는 상기 디코더부의 논리가 동일한 (m+1)개를 반도체 기판상에서는 인접시켜서 형성하면 좋다.
본 발명의 1/n 듀티 1/m 바이어스 점등 방식의 데이터 선택 회로에서는 1개의 상기 선택 수단에서 2n개 조의 상기 디코더부 및 상기 인버터부로구성되는 클럭드·인버터의 상기 인버터부에 서로 다른 신호가 외부로부터 제공되고 있고 선택할 상기 신호가 제공되고 잇는 상기 인버터부에 접속되는 상기 디코더부만 제공된 선택 데이터에 응답하여 도통 상태가 되고, 상기 인버터부에 전원이 공급되어 그 인버터에 제공된 신호만이 반전 출력된다. 한편, 다른 클럭드·인버터는 오프(출력 Hi 임피던스)상태가 된다.
이와같은 구성을 채용함으로써 회로 전체의 구성에 필요한 트랜지스터의 수를 대폭 삭감할 수 있다.
이하, 도면을 참조하면서 본 발명의 1 실시예에 대하여 설명한다.
본 실시예에서는 1n 듀티 1/m 바이어스 점등 방식의 일례로서 1/3 듀티1/3 바이어스 점등 방식에 의한 LCD 구동 회로를 예로 하여 본 발명의 데이터 선택 회로를 설명한다. 본 발명의 데이터 선택 회로를 적용하는 LCD 구동회로의 다른 부분의 구성은 종래예와 동일하므로 전술한 제5도 -제10도를 본 예에서도 사용하기로 한다. 또 제6도에 도시하는 데이터 선택 회로의 부호는 종래예에서는 100 이었으나, 본 발명의 데이터 선택 회로의 부호는 1로 한다.
제1도에는 본 발명의 일실시예에 관한 데이터 선택 회로 (1)의 구성이 도시되어 있다. 제1도에서는 선택 수단(SEL1-SEL6)의 구성이 생략되어 있고, 이들 선택 수단 (SEL1-SEL3)의 구성은 제2도의 (a)-(c)에 도시하고, 선택 수단 (SEL4-SEL6)의 구성은 제3도의 (a)-(c)에 도시한다, 이들 도면에서, 도면중의 「0」는PMOS트랜지스터,「◎」는 NMOS 트랜지스터를 나타낸다. 또 「○」 및 「◎」위를 가로지르는 신호선은 각MOS 트랜지스터의 게이트에 접속되는 것을 표시하고 ,「○」 및 「◎」에 상하 방향으로 부터 접속되는 신호선은 각 MOS 트랜지스터의 소스 또는 트레인에 접속되는 것을 표시하고 있다.
제1도와 같이 본 실시예의 데이터 선택 회로(1)는 선택 수단(SEL0-SEL7)을 구비하고, 각 선택 수단(SEL0-SEL7)은 각각 4개의 클럭드·인버터 회로로 구성된다. 각 클럭드·인버터 회로는 4개의 NMOS 트랜지스터와 4개의 PMOS 트랜지스터로 구성된다.
제4도는 데이터 선택 회로(1)의 구성 단위가 되는 클럭드. 인버터 회로이고, +측의 전원 (3)에 접속된 P채널 디코더(8), 임버터 (7), -측의 전원(4)에 접속되는 N채널 디코더(9)로 구성된다.
예를 들어, 선택 수단 (SEL0)의 도면중 가장 좌측에 있는 클럭드·인버터 회로는 NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)로 구성되는 제1 인버터 NMOS 트랜지스터(N2)와 PMOS 트랜지스터 (P2)로 구성되는 제2 인버터 및 NMOS 트랜지스터 (N3)와 PMOS 드랜지스터 (P3)로 구성되는 제3 인버터로 구성 되는 디코더부와, NMOS 트랜지스터 (N4) 및 PMOS 트랜지스어 (P4)로 구성되는 제4 인버터로 구성된다.
데이터 선택 회로(1)에는 3 비트의 선택 데이나 (S1-S3)가 주어지고, 인버터 (INV1-INV3)에 의하여 선택 데이터 (S1-S3)의 반전 논리가 생성된다. 선택 데이터 (S1-S3)와 이들의 반전 데이터(S1-S3)는 제1도 -제3도와 같이 각 디코더부의 트랜지스터에 제공된다. 또, 이하 상기와 같이 신호 X를 반전한 신호를 신호 X로 표시하기로 한다.
한편, 선택 수단(SEL0)의 NMOS 트랜지스터 (N4, N8, N12, N16) 및 PMOS 트랜지스터 (P4, P8, P12, P16)로 구성되는 각 인버터에는 각각 후기하는 타이밍 신호 D00, D10,D20 및 D30가 제공된다. 동일하게, 다른 선택 수단(SEL1-SEL7)의 28조의 각 인버터에는 각각 타이밍 신호 D01-D07, D11-D17, D21-D27 및 D31-D37가 제공된다.
상기 선택 수단(SELj)에 있어서는 각 디코더(8,9)에 주어지는 3비트의 선택 데이터가 각 디코더 (8,0)를 동시켰을 경우 인버터 (7)에 입력되는 타이밍 신호 Dij를 반전시켜 신호 Gi로서 출력한다.
예를들어 S1=S2=S3=0 의 선택 데이터가 제공될 경우 선택 수단 (SEL0)의 4개의 클럭드·인버터 회로의 각 디코더만이 온되고, 각 인버터에 의하여 타이밍 신호 D00, D10, D20, D30가 반전되서 각각 신호 G0, G1, G2, G3 로서 출력된다.
또, S1=S2=S3=1 의 선택 데이터가 제공되었을 경우, 선택 수단(SEL7)의 4개의 클럭드·인버터 회로의 각 디코더만이 온되고. 각 인버터에 의하여 타이밍 신호 D07, D17, D27, D37가 반전되어 각각 신호 G0, G1, G2, G3로서 출력된다. 다른 선택 수단 (SEL1-SEL6)에 있어서도 동일하다.
이와 같이 상기 선택데이타에 의해 어느 하나의 선택 수단(SELj)에서 신호 G0, G1, G2, G3로서 출력된 타이밍 신호 D0j, D1j, D2j, D3j 는 각각 인버터 (inv5-inv8)에서 반전되어 신호 G0, G1, G2, G3로서 출력된다.
다음에 본 실시예의 데이터 선택 회로(1)를 사용한 1/3 듀티 1/3 바이어스 점등 방식에 의한 LCD 구동 회로의 전체적인 동작에 대하여 설명한다. 이 LCD 구동 회로는 제5도에 도시하는 7개의 세그멘트 표시 소자에 있어서의 3개의 세그멘트(121-123)를 구동하는 것으로 설명한다.
이 데이터 선택 회로(1)에 제공되는 3비트의 상기 선택 데이터는 점등 제어 할 3개의 세그멘트(121-123)의 8가지의 온.오프 상태(의 조합)를 표시한다. 선택 데이터의 각 비트 (S1-S3)의 값은 각각 세그멘트(121-123)의 각각의 온.오프 상태에 대응해서 변화하고, 온일 때 1, 오프일 때 0 으로 한다.
예를 들어, 선택 데이터의 각 비트의 값이 S1=S2=S3=0 인 경우, 상기 선택 수단 (SEL0)의 디코드 동작에 의하여 타이밍 신호 D00, D10, D20, D30가 각각 신호 G0, G1, G2, G3로서 출력된다. 타이밍 신호 D00, D10, D20, D30의 각파형은 제8도에 도시한 것과 같다.
이들 출력 신호 G0-G3는 각각 제6도의 아나로그 스위치 (101-104)에 제어 신호로서 제공되어 이들 아날로그 스위치(101-104)의 개폐를 제어한다. 아날로그 스위치(101-104)의 각각의 전류로의 1단에는 각각 공급 전압이 다른 전원 (V0-V3)이 접속된다.
여기서,V0는 0V이고V2는 V1의 2배의 전압이고, V3은 V1의 3배 전압인 것으로한다.
또, V1은LCD의 임계치 전압 미만으로 설정하고, V3은 LCD의 임계치 전압 이상으로 설정한다.
상기 개폐 제어에 의하여 전원 V0-V3중의 1개의 전위가 소정의 타이밍으로 출력 단자에 나타나고, 그 결과 각 선택 데이터에 대응해서 제8도의 도시와 같은 파형의 SEG 신호가 출력된다.
이 SEG 신호는 제5도의 세그멘트 (121-123)의 각각의 전극에 공통으로 인가된다.
한편, 각 세그멘트(121-123)의 각각의 또 한쪽의 전극에는 각각 제9도에 도시한 바와 같은 파형의 COM1 신호, COM2 신호 및 COM3 신호가 구동 회로 (도시 생략)에 의하여 인가되고 있다.
그러므로, 각 세그멘트(121-123)의 2개의 전극간에는 각각 선택데이타에 대응하여 SEG 신호와 COM 신호의 차분 즉, SEG-COM1, SEG-COM2 및 SEG-COM3이 인가된다.
이들의 각 파형은 제10도의 도시와 같다.
여기에서, 각 파형이 표시하는 전압은 LCD의 임계 전압보다 낮으므로, 3개의 세그멘트 (121-123)는 선택 데이터 (0.0.0)가 표시하는 대로 모두 소등된다.
동일하게, 점등 제어할 3개의 세그멘트 (121-123)의 온.오프 상태에 대응하는 선택 데이타의 각 비트 (S1-S3)의 값의 조합에 따라 상기 선택 수단 (SEL1-SEL7)의 디코드 동작에 의해 어느 하나의 선택 회로의 상기 디코더부가 도통하여 제8도에 도시하는 파형을 가지는 소정의 타이밍 신호가 신호 G0, G1, G2, G3로 서 출력된다. 그리고 이들 출력 신호 G0-G3에 의하여 개폐 제어되는 아날로그 스위치 (101-104)에 의하여 제8도에 도시한 바와 같은 파형을 갖는 각 선택 데이터 에 대응하는 SEG 신호가 출력된다. 그리고, 각 세그멘트(121-123)의 2개의 전극간에는 각각 제10도의 도시와 같은 파형을 갖는 각 선택 데이터에 대응하는 SEG 신호와 COM 신호의 차분 즉,SEG-COM1, SEG-COM2 및 SEG-COM3이 인가되고, 각 세그멘트(121-123)는 각 선택데이타가 나타내는 바와 같이 점등 또는 소등된다.
이상 1/n 듀티 1/m 바이어스 점등 방식의 이례로서 1/3 듀티 1/3 바이어스 점등 방식에의하 LCD 구동 회로를 예로 하여 본 발명의 데이터 선택 회로를 설명했으나, 본 발명은 상기 n 및 m 에 다른 값을 적용하여도 가능하다. 이 경우의 데이터 선택 회로의 구성은 상술한 설명에 의하여 당업자가 용이하게 실시할 수 있으므로 상세한 설명은 생략한다.
따라서, 본 발명의 데이터 선택 회로는 n=m=2 이외의 경우에 종래외 비교하여 필요한 트랜지스터 수를 대폭으로 삭감할 수 있다.
예를 들어, n=m=3으로 했을 경우에 제7도와 같은 종래의 데이터 선택 회로에서는 358개의 소자가 필요하나 본 발명의 데이터 선택회로에서는 270개의 소자로 충분하다. 또, n=m 인 경우에는 종래의 데이터 선택 회로에서는 (n +1).(2n+3+ 2n+2-8) + 2n의 소자를 필요로 함에 비해, 본 발명의 데이터 선택 회로에서는 (n +1).(16n +18) +2n 의 소자로 충분하고, 그 차인 (n+1)(2n+3+ 2n+2-16n -26)의 소자를 삭감할 수 있는 극히 큰 효과가 있다.
또,n 의 값이 증가할수록 종래의 데이터 선택 회로에 대한 소자 삭감의 효과는 격증한다.
또, 본 발명의 데이터 선택회로는 종래와 비교해 직접화할 경우에 고밀도화가 용이한 구조를 갖는다는 제조상의 이점도 있다.
또, 본 발명은 상기한 각 실시예에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변형 실시가 가능하다,
아울러 본원 청구 범위의 각 구성요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
본 발명의 1/n 듀티 1/m 바이어스 점등 방식의 데이터 선택 회로에서는 클럭드.인버터의 클러부에 n 비트의 선택 데이터를 디코드하는 디코더부를 복호시키는 형으로 설치하고 이것에 직렬로 연결한 인버터부로 구성되는 선택 수단을 2n× (m +1)조 설치한다. 그리고, 종래와는 달리 디코더부를 선택하고자 하는 데이터가 입력되는 클럭드.인버터만은 온(ON)시키고 (전원을 제공),다른 것은 오프(출력 하이임피던스)로 한다.
상기 구성에 의하여 회로 전체의 구성에 필요한 트랜지터스를 대폭으로 삭감할 수 있다.

Claims (5)

  1. 2n개 조의 선택 수단 (SEL0-SEL7)을 포함하며, 상기 선택 수단 (SEL0-SEL7)의 각각이 기준 전원 사이에 직렬 접속된 디코더부(8.9) 및 인버터부(7)로 구성되며, 상기 디코더부(8,9)가 온/오프 상태의 2n개의 조합을 특정하는 n-비트 외부 선택 신호에 따라 도통 또는 비도통되며, 상기 인버터부(7)가 외부 입력 신호의 (m +1) 2n개의 조합에 따라 도통 또는 비도통되는 1/n 듀티 1/m 바이어스 점등 방식 (여기서 ,n≥2, m≥2)의 LCD 구동 회로의 데이터 선택 회로에 있어서, 상기 2n개 조의 선택 수단 (SEL0-SEL7) 의 각 조의 선택 수단은 병렬 접속된 (m +1)개의 선택 수단으로 구성되며; 상기 2n개 조의 선택 수단(SEL0-SEL7)의 각 조의 선택 수단의 인버터부(7)의 출력 단자는 상기 선택 수단 (SEL0-SEL7)의 다른 조의 선택 수단 의 인버터부(7)의 대응 출력 단자와 와이어드-OR 구조로 접속되며; 상기 2n개 조의 선택 수단 (SEL0-SEL7) 중에서 한 조의 선택 수단의 상기 디코더부(8,9)가 상기 n-비트 외부 선택 신호에 의해 동시에 그리고 선택적으로 도통 상태로 설정되며; 상기 외부 입력 신호에 의해 특정된 출력 신호가 출력되는 것을 특징으로 하는 LCD 구동 회로의 데이터 선택 회로.
  2. 제1항에 있어서, 상기 선택 수단 (SEL0-SEL7)은 P채널 트랜지스터로 구성된 P채널 디코더부(8), P채널 트랜지스터와 N채널 트랜지스터로 구성된 인버터부(7) 및 N 채널 트랜지스터로 구성된 N 채널 디코더부 (9)의 종속 접속으로 구성되며; 상기 외부 선택 신호가 제공될시에 상기 P채널 트랜지스터와 N채널 트랜지스터가 모두 도통 상태로 설정되고 상기 인버터부가 동작 가능한 상태로 설정되는 것을 특징으로하는 LCD구동 회로의 데이터 선택 회로.
  3. 제1항에 있어서, 상기 선택 수단 (SEL0-SEL7) 내에서 서로 대응하며 동일한 논리를 갖는 (m + 1)개의 디코더부는 반도체 기판 상의 인접 위치에 배열되는 것을 특징으로하는 LCD 구동 회로의 데이터 선택 회로.
  4. 제1항에 있어서, 상기 선택 수단 (SEL0-SEL7) 의 각 조의 상기 ( m + 1)개의 선택 수단의 상기 디코더부는 상기 외부 선택 신호의 동일 논리에 의해 동작되는 것을 특징으로 하는 LCD 구동 회로의 데이터 선택 회로.
  5. 제4항에 있어서, 상기 선택 수단 (SEL0-SEL7)의 각 조의 상기 ( m +1)개의 선택 수단 중에서 오직 하나의 선택 수단의 상기 인버터부가 상기 외부 입력 신호에 의해 도통 상태로 되며, 상기 외부 선택 신호에 의해 도통 상태로 된 상기 선택 수단 (SEL0-SEL7)의 해당 조로부터 출력 신호가 출력되는 것을 특징으로 하는 LCD 구동 회로의 데이터 선택 회로.
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