JP3139892B2 - データ選択回路 - Google Patents
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- G02—OPTICS
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/04—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions
- G09G3/16—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions by control of light from an independent source
- G09G3/18—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions by control of light from an independent source using liquid crystals
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Description
【０００１】
【産業上の利用分野】本発明はデータ選択回路に関し、
特に、１／n ｄｕｔｙ １／m Ｂｉａｓ点灯方式の液晶
表示装置（以下、ＬＣＤという）駆動回路に用いるもの
に関する。
特に、１／n ｄｕｔｙ １／m Ｂｉａｓ点灯方式の液晶
表示装置（以下、ＬＣＤという）駆動回路に用いるもの
に関する。
【０００２】
【従来の技術】ＬＣＤの点灯方式として、１／n ｄｕｔ
ｙ １／m Ｂｉａｓ方式が良く用いられている。これ
は、１つのＬＣＤ駆動回路でＬＣＤの各セグメントのう
ちのｎ個の駆動を受け持ち、このｎ個のエレメントの２
n 通りのオン・オフ状態に基づいて、各エレメントに共
通に印加するセグメント信号（以下、ＳＥＧ信号とい
う）をｍ種の電源を所定のタイミングで切り替えること
によって生成するものである。
ｙ １／m Ｂｉａｓ方式が良く用いられている。これ
は、１つのＬＣＤ駆動回路でＬＣＤの各セグメントのう
ちのｎ個の駆動を受け持ち、このｎ個のエレメントの２
n 通りのオン・オフ状態に基づいて、各エレメントに共
通に印加するセグメント信号（以下、ＳＥＧ信号とい
う）をｍ種の電源を所定のタイミングで切り替えること
によって生成するものである。
【０００３】以下、従来のＬＣＤ駆動回路、特にその構
成部分であるデータ選択回路について説明する。図６
は、１／３ｄｕｔｙ １／３Ｂｉａｓ方式を適用したＬ
ＣＤ駆動回路の全体構成である。また、図７は、従来の
データ選択回路１００の構成である。なお、このＬＣＤ
駆動回路は、図５に示す７セグメント表示素子における
３つのセグメント１２１〜１２３を駆動するものとして
説明する。
成部分であるデータ選択回路について説明する。図６
は、１／３ｄｕｔｙ １／３Ｂｉａｓ方式を適用したＬ
ＣＤ駆動回路の全体構成である。また、図７は、従来の
データ選択回路１００の構成である。なお、このＬＣＤ
駆動回路は、図５に示す７セグメント表示素子における
３つのセグメント１２１〜１２３を駆動するものとして
説明する。
【０００４】このＬＣＤ駆動回路のデータ選択回路１０
０には、点灯制御すべき３つのセグメント１２１〜１２
３の８通りのオン・オフ状態（の組合わせ）を示す３ビ
ットのセレクトデータが入力される。このセレクトデー
タの各ビットＳ１〜Ｓ３の値はそれぞれ、セグメント１
２１〜１２３の各々のオン・オフ状態に対応して変化
し、オンのとき“１”、オフのとき“０”とする。
０には、点灯制御すべき３つのセグメント１２１〜１２
３の８通りのオン・オフ状態（の組合わせ）を示す３ビ
ットのセレクトデータが入力される。このセレクトデー
タの各ビットＳ１〜Ｓ３の値はそれぞれ、セグメント１
２１〜１２３の各々のオン・オフ状態に対応して変化
し、オンのとき“１”、オフのとき“０”とする。
【０００５】一方、データ選択回路１００には、タイミ
ング信号生成回路１０５から、図８に示すようなタイミ
ング信号Ｄ００〜０７、Ｄ１０〜１７、Ｄ２０〜２７お
よびＤ３０〜３７が与えられる。
ング信号生成回路１０５から、図８に示すようなタイミ
ング信号Ｄ００〜０７、Ｄ１０〜１７、Ｄ２０〜２７お
よびＤ３０〜３７が与えられる。
【０００６】図７に示すように、データ選択回路１００
は多くのＮＡＮＤ回路およびＮＯＴ回路によって構成さ
れ、与えられた３ビットのセレクトデータ（Ｓ１，Ｓ
２，Ｓ３）の内容に従って、上記タイミング信号Ｄ００
〜０７のうちの１つを信号Ｇ０として出力する。同様
に、上記セレクトデータに従って、上記信号Ｄ１０〜１
７の組、信号Ｄ２０〜２７の組、および信号Ｄ３０〜３
７の組のうちからそれぞれ１つづつを選択して、信号Ｇ
１、Ｇ２、およびＧ３として出力する。
は多くのＮＡＮＤ回路およびＮＯＴ回路によって構成さ
れ、与えられた３ビットのセレクトデータ（Ｓ１，Ｓ
２，Ｓ３）の内容に従って、上記タイミング信号Ｄ００
〜０７のうちの１つを信号Ｇ０として出力する。同様
に、上記セレクトデータに従って、上記信号Ｄ１０〜１
７の組、信号Ｄ２０〜２７の組、および信号Ｄ３０〜３
７の組のうちからそれぞれ１つづつを選択して、信号Ｇ
１、Ｇ２、およびＧ３として出力する。
【０００７】これら出力信号Ｇ０〜Ｇ３は、それぞれ図
６のアナログスイッチ１０１〜１０４に制御信号として
与えられ、これらアナログスイッチ１０１〜１０４は開
閉制御される。アナログスイッチ１０１〜１０４の各々
の電流路の一端にはそれぞれ供給電圧の異なる電源Ｖ０
〜Ｖ３が接続されており、上記開閉制御によって電源Ｖ
０〜Ｖ３のうちの１つの電位が所定のタイミングで出力
端子に現われることになる。その結果、図８に示すよう
な波形のＳＥＧ信号が、セレクトデータに対応して、す
なわち各ビットデ−タＳ１〜Ｓ３の値の組合わせに対応
して出力される。
６のアナログスイッチ１０１〜１０４に制御信号として
与えられ、これらアナログスイッチ１０１〜１０４は開
閉制御される。アナログスイッチ１０１〜１０４の各々
の電流路の一端にはそれぞれ供給電圧の異なる電源Ｖ０
〜Ｖ３が接続されており、上記開閉制御によって電源Ｖ
０〜Ｖ３のうちの１つの電位が所定のタイミングで出力
端子に現われることになる。その結果、図８に示すよう
な波形のＳＥＧ信号が、セレクトデータに対応して、す
なわち各ビットデ−タＳ１〜Ｓ３の値の組合わせに対応
して出力される。
【０００８】このＳＥＧ信号は、図５のセグメント１２
１〜１２３の各々の電極に共通に印加される。一方、各
セグメント１２１〜１２３の各々のもう一方の電極に
は、それぞれ図９に示すような波形のＣＯＭ１信号、Ｃ
ＯＭ２信号、およびＣＯＭ３信号が図示しない駆動回路
によって印加されている。
１〜１２３の各々の電極に共通に印加される。一方、各
セグメント１２１〜１２３の各々のもう一方の電極に
は、それぞれ図９に示すような波形のＣＯＭ１信号、Ｃ
ＯＭ２信号、およびＣＯＭ３信号が図示しない駆動回路
によって印加されている。
【０００９】それゆえ、図９に示すように、各セグメン
ト１２１〜１２３の２つの電極間にはそれぞれ、セレク
トデータに対応して、ＳＥＧ信号とＣＯＭ信号の差分す
なわち、ＳＥＧ−ＣＯＭ１、ＳＥＧ−ＣＯＭ２、および
ＳＥＧ−ＣＯＭ３が印加されることになる。これらの各
波形は、図８に示す通りである。
ト１２１〜１２３の２つの電極間にはそれぞれ、セレク
トデータに対応して、ＳＥＧ信号とＣＯＭ信号の差分す
なわち、ＳＥＧ−ＣＯＭ１、ＳＥＧ−ＣＯＭ２、および
ＳＥＧ−ＣＯＭ３が印加されることになる。これらの各
波形は、図８に示す通りである。
【００１０】そして、上記電圧Ｖ１はＬＣＤのしきい値
電圧未満に、Ｖ３はＬＣＤのしきい値電圧以上に設定す
るので、各セグメント１２１〜１２３は、セレクトデー
タが示すオン・オフ状態になるように点灯（あるいは消
灯）される。
電圧未満に、Ｖ３はＬＣＤのしきい値電圧以上に設定す
るので、各セグメント１２１〜１２３は、セレクトデー
タが示すオン・オフ状態になるように点灯（あるいは消
灯）される。
【００１１】
【産業上の利用分野】本発明はデータ選択回路に関し、
特に１／ｎＤｕｔｙ（デューティ） １／ｍＢｉａｓ
（バイアス）点灯方式の液晶表示駆動装置（以下、ＬＣ
Ｄという）駆動回路に用いるものに関する。
特に１／ｎＤｕｔｙ（デューティ） １／ｍＢｉａｓ
（バイアス）点灯方式の液晶表示駆動装置（以下、ＬＣ
Ｄという）駆動回路に用いるものに関する。
【００１２】また、セレクトビット数を増加させると、
ＩＣおよびＬＳＩ内でのデータ選択回路が占有するエリ
アを非常に大きなものとするという設計／製造上の不具
合が発生する。
ＩＣおよびＬＳＩ内でのデータ選択回路が占有するエリ
アを非常に大きなものとするという設計／製造上の不具
合が発生する。
【００１３】
【発明が解決しようとする課題】以上のように、従来の
データ選択回路では、セレクトビット数を増加させる
と、これに伴って回路を構成するトランジスタ数が爆発
的に増大する欠点があった。 本発明は、上記問題点に
鑑みてなされたものであり、必要なトランジスタ数を大
幅に削減した１／n ｄｕｔｙ １／m Ｂｉａｓ方式によ
るデータ選択回路を提供することにある。
データ選択回路では、セレクトビット数を増加させる
と、これに伴って回路を構成するトランジスタ数が爆発
的に増大する欠点があった。 本発明は、上記問題点に
鑑みてなされたものであり、必要なトランジスタ数を大
幅に削減した１／n ｄｕｔｙ １／m Ｂｉａｓ方式によ
るデータ選択回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のデータ選択回路
は、１／ｎデューティ、１／ｍバイアス点灯方式のデー
タ選択回路において、ｎビットのセレクトデータと、そ
れぞれ異なる（ｍ＋１）個のタイミング信号とが供給さ
れる２ ｎ 個の選択回路を備え、上記２ ｎ 個の選択回路の
それぞれは（ｍ＋１）個のクロックド・インバータ回路
を有し、これら（ｍ＋１）個のクロックド・インバータ
回路のそれぞれでは、ソース・ドレイン間が直列接続さ
れたｍ個のＰチャネル・トランジスタからなるＰチャネ
ル・デコード部と、ソース・ドレイン間が直列接続され
たそれぞれ１個のＰチャネル、Ｎチャネル・トランジス
タからなるインバータ部と、ソース・ドレイン間が直列
接続されたｍ個のＮチャネル・トランジスタからなるＮ
チャネル・デコード部とが第１の電源と第２の電源との
間に直列に挿入されており、上記２ ｎ 個の選択回路のそ
れぞれ（ｍ＋１）個のクロックド・インバータ回路にお
けるＰチャネル・デコード部のｍ個のＰチャネル・トラ
ンジスタのゲートには上記ｎビットのセレクトデータ及
びこのｎビットのセレクトデータと相補なレベルのセレ
クトデータが選択的に供給され、かつ異なる選択回路で
はｍ個のＰチャネル・トランジスタのゲートに供給され
るセレクトデータが異なるようにされ、上記２ ｎ 個の選
択回路のそれぞれ（ｍ＋１）個のクロックド・インバー
タ回路におけるＮチャネル・デコード部のｍ個のＮチャ
ネル・トランジスタのゲートには上記ｎビットのセレク
トデータ及びこのｎビットのセレクトデータと相補なレ
ベルのセレクトデータが選択的に供給され、かつ異なる
選択回路ではｍ個のＮチャネル・トランジスタのゲート
に供給されるセレクトデータが異なるようにされ、上記
２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロックド
・インバータ回路におけるインバータ部のＰチャネルお
よびＮチャネル・トランジスタの両ゲートには上記（ｍ
＋１）個のタイミング信号のそれぞれが供給され、上記
２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロックド
・インバータ回路におけるインバータ部の出力は、異な
る選択回路の対応するインバータ部どうしでワイヤード
・オア接続されていることを特徴とする。
は、１／ｎデューティ、１／ｍバイアス点灯方式のデー
タ選択回路において、ｎビットのセレクトデータと、そ
れぞれ異なる（ｍ＋１）個のタイミング信号とが供給さ
れる２ ｎ 個の選択回路を備え、上記２ ｎ 個の選択回路の
それぞれは（ｍ＋１）個のクロックド・インバータ回路
を有し、これら（ｍ＋１）個のクロックド・インバータ
回路のそれぞれでは、ソース・ドレイン間が直列接続さ
れたｍ個のＰチャネル・トランジスタからなるＰチャネ
ル・デコード部と、ソース・ドレイン間が直列接続され
たそれぞれ１個のＰチャネル、Ｎチャネル・トランジス
タからなるインバータ部と、ソース・ドレイン間が直列
接続されたｍ個のＮチャネル・トランジスタからなるＮ
チャネル・デコード部とが第１の電源と第２の電源との
間に直列に挿入されており、上記２ ｎ 個の選択回路のそ
れぞれ（ｍ＋１）個のクロックド・インバータ回路にお
けるＰチャネル・デコード部のｍ個のＰチャネル・トラ
ンジスタのゲートには上記ｎビットのセレクトデータ及
びこのｎビットのセレクトデータと相補なレベルのセレ
クトデータが選択的に供給され、かつ異なる選択回路で
はｍ個のＰチャネル・トランジスタのゲートに供給され
るセレクトデータが異なるようにされ、上記２ ｎ 個の選
択回路のそれぞれ（ｍ＋１）個のクロックド・インバー
タ回路におけるＮチャネル・デコード部のｍ個のＮチャ
ネル・トランジスタのゲートには上記ｎビットのセレク
トデータ及びこのｎビットのセレクトデータと相補なレ
ベルのセレクトデータが選択的に供給され、かつ異なる
選択回路ではｍ個のＮチャネル・トランジスタのゲート
に供給されるセレクトデータが異なるようにされ、上記
２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロックド
・インバータ回路におけるインバータ部のＰチャネルお
よびＮチャネル・トランジスタの両ゲートには上記（ｍ
＋１）個のタイミング信号のそれぞれが供給され、上記
２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロックド
・インバータ回路におけるインバータ部の出力は、異な
る選択回路の対応するインバータ部どうしでワイヤード
・オア接続されていることを特徴とする。
【００１５】
【００１６】
【作用】本発明の１／ｎデューティ、１／ｍバイアス点
灯方式のデータ選択回路では、２ ｎ 個の選択回路内のそ
れぞれ（ｍ＋１）個のクロックド・インバータ回路にお
けるインバータ部には互いに異なるタイミング信号が供
給され、選択すべきタイミング信号が供給されているイ
ンバータ部に接続されているＰチャネル・デコード部お
よびＮチャネル・デコード部のみがセレクトデータに応
答して導通状態となり、インバータ部には電源が供給さ
れ、この電源が供給されたインバータ部に供給されてい
るタイミング信号がこのインバータ部によって反転され
て出力される。一方、他のクロックド・インバータ回路
はＯＦＦ（出力Ｈｉインピーダンス）状態となる。この
ような構成を採用することによって、回路全体の構成に
必要なトランジスタ数を大幅に削減することができる。
灯方式のデータ選択回路では、２ ｎ 個の選択回路内のそ
れぞれ（ｍ＋１）個のクロックド・インバータ回路にお
けるインバータ部には互いに異なるタイミング信号が供
給され、選択すべきタイミング信号が供給されているイ
ンバータ部に接続されているＰチャネル・デコード部お
よびＮチャネル・デコード部のみがセレクトデータに応
答して導通状態となり、インバータ部には電源が供給さ
れ、この電源が供給されたインバータ部に供給されてい
るタイミング信号がこのインバータ部によって反転され
て出力される。一方、他のクロックド・インバータ回路
はＯＦＦ（出力Ｈｉインピーダンス）状態となる。この
ような構成を採用することによって、回路全体の構成に
必要なトランジスタ数を大幅に削減することができる。
【００１７】
【実施例】以下、図面を参照しながら本発明の一実施例
について説明する。本実施例では、１／n ｄｕｔｙ １
／m Ｂｉａｓ点灯方式の一例として、１／３ｄｕｔｙ
１／３Ｂｉａｓ点灯方式によるＬＣＤ駆動回路を例にと
って、本発明のデータ選択回路を説明する。本発明のデ
ータ選択回路を適用するＬＣＤ駆動回路の他の部分の構
成は従来例と同じであるので、前述した図５〜図１０を
ここでも用いることとする。なお、図６に示すデータ選
択回路の符号は、従来例では１００であったが、本発明
のデータ選択回路の符号は１とする。
について説明する。本実施例では、１／n ｄｕｔｙ １
／m Ｂｉａｓ点灯方式の一例として、１／３ｄｕｔｙ
１／３Ｂｉａｓ点灯方式によるＬＣＤ駆動回路を例にと
って、本発明のデータ選択回路を説明する。本発明のデ
ータ選択回路を適用するＬＣＤ駆動回路の他の部分の構
成は従来例と同じであるので、前述した図５〜図１０を
ここでも用いることとする。なお、図６に示すデータ選
択回路の符号は、従来例では１００であったが、本発明
のデータ選択回路の符号は１とする。
【００１８】図１に、本発明の一実施例に係るデータ選
択回路１の構成を示す。また、図１では選択回路ＳＥＬ
１〜６の構成を省略してあり、これら選択回路ＳＥＬ１
〜３の構成は図２（ａ）〜（ｃ）に、選択回路ＳＥＬ４
〜６の構成は図３（ａ）〜（ｃ）に示すこととする。こ
こで、図中の１重丸はＰＭＯＳトランジスタを、２重丸
はＮＭＯＳトランジスタを示すこととする。また、１重
丸および２重丸の上を横切っている信号線は、各ＭＯＳ
トランジスタのゲートに接続されることを示し、１重丸
および２重丸に上下方向から接続されている信号線は、
各ＭＯＳトランジスタのソースあるいはドレインに接続
されることを示しているものとする。
択回路１の構成を示す。また、図１では選択回路ＳＥＬ
１〜６の構成を省略してあり、これら選択回路ＳＥＬ１
〜３の構成は図２（ａ）〜（ｃ）に、選択回路ＳＥＬ４
〜６の構成は図３（ａ）〜（ｃ）に示すこととする。こ
こで、図中の１重丸はＰＭＯＳトランジスタを、２重丸
はＮＭＯＳトランジスタを示すこととする。また、１重
丸および２重丸の上を横切っている信号線は、各ＭＯＳ
トランジスタのゲートに接続されることを示し、１重丸
および２重丸に上下方向から接続されている信号線は、
各ＭＯＳトランジスタのソースあるいはドレインに接続
されることを示しているものとする。
【００１９】図１のように本実施例のデータ選択回路１
は、選択回路ＳＥＬ０〜７を備え、各選択回路ＳＥＬ０
〜７はそれぞれ、４つのクロックド・インバータ回路か
らなる。各クロックド・インバータ回路は、４つのＮＭ
ＯＳトランジスタと４つのＰＭＯＳトランジスタからな
る。
は、選択回路ＳＥＬ０〜７を備え、各選択回路ＳＥＬ０
〜７はそれぞれ、４つのクロックド・インバータ回路か
らなる。各クロックド・インバータ回路は、４つのＮＭ
ＯＳトランジスタと４つのＰＭＯＳトランジスタからな
る。
【００２０】図４は、データ選択回路１の構成単位とな
るクロックド・インバータ回路であり、＋側の電源３に
接続されたＰチャネルデコーダ８、インバータ７、−側
の電源４に接続されたＮチャネルデコーダ９からなる。
るクロックド・インバータ回路であり、＋側の電源３に
接続されたＰチャネルデコーダ８、インバータ７、−側
の電源４に接続されたＮチャネルデコーダ９からなる。
【００２１】例えば、選択回路ＳＥＬ０の図中最も左に
あるクロックド・インバータ回路は、ＮＭＯＳトランジ
スタＮ１およびＰＭＯＳトランジスタＰ１からなる第１
のインバータ、ＮＭＯＳトランジスタＮ２およびＰＭＯ
ＳトランジスタＰ２からなる第２のインバータ、および
ＮＭＯＳトランジスタＮ３およびＰＭＯＳトランジスタ
Ｐ３からなる第３のインバータからなるデコード部と、
ＮＭＯＳトランジスタＮ４およびＰＭＯＳトランジスタ
Ｐ４からなる第４のインバータとから構成される。すな
わち、このクロックド・インバータ回路では、＋側の電
源３と−側の電源４との間には、第１のインバータを構
成するＰＭＯＳトランジスタＰ１のソース・ドレイン
間、第２のインバータを構成するＰＭＯＳトランジスタ
Ｐ２のソース・ドレイン間、第３のインバータを構成す
るＰＭＯＳトランジスタＰ３のソース・ドレイン間、第
４のインバータを構成するＰＭＯＳトランジスタＰ４の
ソース・ドレイン間、第４のインバータを構成するＮＭ
ＯＳトランジスタＮ４のソース・ドレイン間、第３のイ
ンバータを構成するＮＭＯＳトランジスタＮ３のソース
・ドレイン間、第２のインバータを構成するＮＭＯＳト
ランジスタＮ２のソース・ドレイン間、および第４のイ
ンバータを構成するＮＭＯＳトランジスタＮ１のソース
・ドレイン間が直列接続されている。
あるクロックド・インバータ回路は、ＮＭＯＳトランジ
スタＮ１およびＰＭＯＳトランジスタＰ１からなる第１
のインバータ、ＮＭＯＳトランジスタＮ２およびＰＭＯ
ＳトランジスタＰ２からなる第２のインバータ、および
ＮＭＯＳトランジスタＮ３およびＰＭＯＳトランジスタ
Ｐ３からなる第３のインバータからなるデコード部と、
ＮＭＯＳトランジスタＮ４およびＰＭＯＳトランジスタ
Ｐ４からなる第４のインバータとから構成される。すな
わち、このクロックド・インバータ回路では、＋側の電
源３と−側の電源４との間には、第１のインバータを構
成するＰＭＯＳトランジスタＰ１のソース・ドレイン
間、第２のインバータを構成するＰＭＯＳトランジスタ
Ｐ２のソース・ドレイン間、第３のインバータを構成す
るＰＭＯＳトランジスタＰ３のソース・ドレイン間、第
４のインバータを構成するＰＭＯＳトランジスタＰ４の
ソース・ドレイン間、第４のインバータを構成するＮＭ
ＯＳトランジスタＮ４のソース・ドレイン間、第３のイ
ンバータを構成するＮＭＯＳトランジスタＮ３のソース
・ドレイン間、第２のインバータを構成するＮＭＯＳト
ランジスタＮ２のソース・ドレイン間、および第４のイ
ンバータを構成するＮＭＯＳトランジスタＮ１のソース
・ドレイン間が直列接続されている。
【００２２】データ選択回路１には、３ビットのセレク
トデータＳ１〜Ｓ３が与えられ、インバータＩＮＶ１〜
３によって、セレクトデータＳ１〜Ｓ３の反転論理が生
成される。セレクトデータＳ１〜Ｓ３とこれらの反転デ
ータＳ１−ｂａｒ〜Ｓ３−ｂａｒは、図１〜図３のよう
に各デコード部のトランジスタに与えられる。なお、以
下、上記のように信号Ｘを反転した信号を信号Ｘ−ｂａ
ｒと表すものとする。
トデータＳ１〜Ｓ３が与えられ、インバータＩＮＶ１〜
３によって、セレクトデータＳ１〜Ｓ３の反転論理が生
成される。セレクトデータＳ１〜Ｓ３とこれらの反転デ
ータＳ１−ｂａｒ〜Ｓ３−ｂａｒは、図１〜図３のよう
に各デコード部のトランジスタに与えられる。なお、以
下、上記のように信号Ｘを反転した信号を信号Ｘ−ｂａ
ｒと表すものとする。
【００２３】一方、選択回路ＳＥＬ０のＮＭＯＳトラン
ジスタＮ４，Ｎ８，Ｎ１２，Ｎ１６およびＰＭＯＳトラ
ンジスタＰ４，Ｐ８，Ｐ１２，Ｐ１６からなる各インバ
ータには、それぞれ後述するタイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０が与えられる。同様に、他の選択
回路ＳＥＬ１〜７の２８組の各インバータには、それぞ
れタイミング信号Ｄ０１〜Ｄ０７，Ｄ１１〜Ｄ１７，Ｄ
２１〜Ｄ２７，Ｄ３１〜Ｄ３７が与えられる。
ジスタＮ４，Ｎ８，Ｎ１２，Ｎ１６およびＰＭＯＳトラ
ンジスタＰ４，Ｐ８，Ｐ１２，Ｐ１６からなる各インバ
ータには、それぞれ後述するタイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０が与えられる。同様に、他の選択
回路ＳＥＬ１〜７の２８組の各インバータには、それぞ
れタイミング信号Ｄ０１〜Ｄ０７，Ｄ１１〜Ｄ１７，Ｄ
２１〜Ｄ２７，Ｄ３１〜Ｄ３７が与えられる。
【００２４】前記選択回路ＳＥＬｊにおいては、各デコ
ーダ８，９に与えられる３ビットのセレクトデータが各
デコーダ８，９をオンさせた場合、インバータ７に入力
されるタイミング信号Ｄijを反転させて、信号Ｇi −ｂ
ａｒとして出力する。
ーダ８，９に与えられる３ビットのセレクトデータが各
デコーダ８，９をオンさせた場合、インバータ７に入力
されるタイミング信号Ｄijを反転させて、信号Ｇi −ｂ
ａｒとして出力する。
【００２５】例えば、Ｓ１＝Ｓ２＝Ｓ３＝０のセレクト
データが与えられた場合、選択回路ＳＥＬ０の４つのク
ロックド・インバータ回路の各デコーダのみがオンさ
れ、各インバータによって、タイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０が反転されて、それぞれ信号Ｇ０
−ｂａｒ，Ｇ１−ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒ
として出力される。
データが与えられた場合、選択回路ＳＥＬ０の４つのク
ロックド・インバータ回路の各デコーダのみがオンさ
れ、各インバータによって、タイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０が反転されて、それぞれ信号Ｇ０
−ｂａｒ，Ｇ１−ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒ
として出力される。
【００２６】また、Ｓ１＝Ｓ２＝Ｓ３＝１のセレクトデ
ータが与えられた場合、選択回路ＳＥＬ７の４つのクロ
ックド・インバータ回路の各デコーダのみがオンされ、
各インバータによって、タイミング信号Ｄ０７，Ｄ１
７，Ｄ２７，Ｄ３７が反転されて、それぞれ信号Ｇ０−
ｂａｒ，Ｇ１−ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒと
して出力される。他の選択回路ＳＥＬ１〜６においても
同様である。
ータが与えられた場合、選択回路ＳＥＬ７の４つのクロ
ックド・インバータ回路の各デコーダのみがオンされ、
各インバータによって、タイミング信号Ｄ０７，Ｄ１
７，Ｄ２７，Ｄ３７が反転されて、それぞれ信号Ｇ０−
ｂａｒ，Ｇ１−ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒと
して出力される。他の選択回路ＳＥＬ１〜６においても
同様である。
【００２７】このようにして、前記セレクトデータによ
って、選択回路ＳＥＬｊから信号Ｇ０−ｂａｒ，Ｇ１−
ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒとして出力された
タイミング信号Ｄ0j，Ｄ1j，Ｄ2j，Ｄ3jは、それぞれ対
応するクロックド・インバータ回路毎にワイヤード・Ｏ
Ｒ（オア）され、さらにそれぞれインバータＩＮＶ５〜
８で反転されて、信号Ｇ０，Ｇ１，Ｇ２，Ｇ３として出
力される。
って、選択回路ＳＥＬｊから信号Ｇ０−ｂａｒ，Ｇ１−
ｂａｒ，Ｇ２−ｂａｒ，Ｇ３−ｂａｒとして出力された
タイミング信号Ｄ0j，Ｄ1j，Ｄ2j，Ｄ3jは、それぞれ対
応するクロックド・インバータ回路毎にワイヤード・Ｏ
Ｒ（オア）され、さらにそれぞれインバータＩＮＶ５〜
８で反転されて、信号Ｇ０，Ｇ１，Ｇ２，Ｇ３として出
力される。
【００２８】次に、本実施例のデータ選択回路１を用い
た１／３ｄｕｔｙ １／３Ｂｉａｓ点灯方式によるＬＣ
Ｄ駆動回路の全体的な動作について説明する。このＬＣ
Ｄ駆動回路は、図５に示す７セグメント表示素子におけ
る３つのセグメント１２１〜１２３を駆動するものとし
て説明する。
た１／３ｄｕｔｙ １／３Ｂｉａｓ点灯方式によるＬＣ
Ｄ駆動回路の全体的な動作について説明する。このＬＣ
Ｄ駆動回路は、図５に示す７セグメント表示素子におけ
る３つのセグメント１２１〜１２３を駆動するものとし
て説明する。
【００２９】このデータ選択回路１に与えられる３ビッ
トの前記セレクトデータは、点灯制御すべき３つのセグ
メント１２１〜１２３の８通りのオン・オフ状態（の組
合わせ）を示す。セレクトデータの各ビットＳ１〜Ｓ３
の値はそれぞれ、セグメント１２１〜１２３の各々のオ
ン・オフ状態に対応して変化し、オンのとき“１”、オ
フのとき“０”とする。
トの前記セレクトデータは、点灯制御すべき３つのセグ
メント１２１〜１２３の８通りのオン・オフ状態（の組
合わせ）を示す。セレクトデータの各ビットＳ１〜Ｓ３
の値はそれぞれ、セグメント１２１〜１２３の各々のオ
ン・オフ状態に対応して変化し、オンのとき“１”、オ
フのとき“０”とする。
【００３０】例えば、セレクトデータの各ビットの値が
Ｓ１＝Ｓ２＝Ｓ３＝０の場合、前記選択回路ＳＥＬ０の
デコード動作によって、タイミング信号Ｄ００，Ｄ１
０，Ｄ２０，Ｄ３０が、それぞれ信号Ｇ０，Ｇ１，Ｇ
２，Ｇ３として出力される。タイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０の各波形は、図８に示すとうりで
ある。
Ｓ１＝Ｓ２＝Ｓ３＝０の場合、前記選択回路ＳＥＬ０の
デコード動作によって、タイミング信号Ｄ００，Ｄ１
０，Ｄ２０，Ｄ３０が、それぞれ信号Ｇ０，Ｇ１，Ｇ
２，Ｇ３として出力される。タイミング信号Ｄ００，Ｄ
１０，Ｄ２０，Ｄ３０の各波形は、図８に示すとうりで
ある。
【００３１】これら出力信号Ｇ０〜Ｇ３は、それぞれ図
６のアナログスイッチ１０１〜１０４に制御信号として
与えられ、これらアナログスイッチ１０１〜１０４は開
閉制御される。アナログスイッチ１０１〜１０４の各々
の電流路の一端にはそれぞれ供給電圧の異なる電源Ｖ０
〜Ｖ３が接続されている。
６のアナログスイッチ１０１〜１０４に制御信号として
与えられ、これらアナログスイッチ１０１〜１０４は開
閉制御される。アナログスイッチ１０１〜１０４の各々
の電流路の一端にはそれぞれ供給電圧の異なる電源Ｖ０
〜Ｖ３が接続されている。
【００３２】ここに、Ｖ０＝０ｖであり、Ｖ２はＶ１の
２倍の電圧であり、Ｖ３はＶ１の３倍の電圧であるもの
とする。また、Ｖ１はＬＣＤのしきい値電圧未満に、Ｖ
３はＬＣＤのしきい値電圧以上に設定する。
２倍の電圧であり、Ｖ３はＶ１の３倍の電圧であるもの
とする。また、Ｖ１はＬＣＤのしきい値電圧未満に、Ｖ
３はＬＣＤのしきい値電圧以上に設定する。
【００３３】上記開閉制御によって電源Ｖ０〜Ｖ３のう
ちの１つの電位が所定のタイミングで出力端子に現わ
れ、その結果、各セレクトデータに対応して、図８に示
すような波形のＳＥＧ信号が出力される。
ちの１つの電位が所定のタイミングで出力端子に現わ
れ、その結果、各セレクトデータに対応して、図８に示
すような波形のＳＥＧ信号が出力される。
【００３４】このＳＥＧ信号は、図５のセグメント１２
１〜１２３の各々の電極に共通に印加される。一方、各
セグメント１２１〜１２３の各々のもう一方の電極に
は、それぞれ図９に示すような波形のＣＯＭ１信号、Ｃ
ＯＭ２信号、およびＣＯＭ３信号が図示しない駆動回路
によって印加されている。
１〜１２３の各々の電極に共通に印加される。一方、各
セグメント１２１〜１２３の各々のもう一方の電極に
は、それぞれ図９に示すような波形のＣＯＭ１信号、Ｃ
ＯＭ２信号、およびＣＯＭ３信号が図示しない駆動回路
によって印加されている。
【００３５】それゆえ、各セグメント１２１〜１２３の
２つの電極間にはそれぞれ、セレクトデータに対応し
て、ＳＥＧ信号とＣＯＭ信号の差分すなわち、ＳＥＧ−
ＣＯＭ１、ＳＥＧ−ＣＯＭ２、およびＳＥＧ−ＣＯＭ３
が印加されることになる。これらの各波形は、図１０に
示す通りである。
２つの電極間にはそれぞれ、セレクトデータに対応し
て、ＳＥＧ信号とＣＯＭ信号の差分すなわち、ＳＥＧ−
ＣＯＭ１、ＳＥＧ−ＣＯＭ２、およびＳＥＧ−ＣＯＭ３
が印加されることになる。これらの各波形は、図１０に
示す通りである。
【００３６】ここで、各波形が示す電圧は、ＬＣＤのし
きい値電圧より低いので、３つのセグメント１２１〜１
２３はセレクトデータ（０，０，０）が示す通りにすべ
て消灯とされる。
きい値電圧より低いので、３つのセグメント１２１〜１
２３はセレクトデータ（０，０，０）が示す通りにすべ
て消灯とされる。
【００３７】同様に、点灯制御すべき３つのセグメント
１２１〜１２３のオン・オフ状態に対応するセレクトデ
ータの各ビットＳ１〜Ｓ３の値の組合わせによって、前
記選択回路ＳＥＬ１〜７のデコード動作によって、いず
れかの選択回路の前記デコード部が導通し、図８に示す
波形を有する所定のタイミング信号が、信号Ｇ０，Ｇ
１，Ｇ２，Ｇ３として出力される。そして、これら出力
信号Ｇ０〜Ｇ３により開閉制御されるアナログスイッチ
１０１〜１０４によって、図８に示すような波形を有す
る各セレクトデータに対応するＳＥＧ信号が出力され
る。そして、各セグメント１２１〜１２３の２つの電極
間にはそれぞれ、図１０に示すような波形を有する各セ
レクトデータに対応するＳＥＧ信号とＣＯＭ信号の差分
すなわち、ＳＥＧ−ＣＯＭ１、ＳＥＧ−ＣＯＭ２、およ
びＳＥＧ−ＣＯＭ３が印加され、各セグメント１２１〜
１２３は各セレクトデータが示す通りに点灯あるいは消
灯される。
１２１〜１２３のオン・オフ状態に対応するセレクトデ
ータの各ビットＳ１〜Ｓ３の値の組合わせによって、前
記選択回路ＳＥＬ１〜７のデコード動作によって、いず
れかの選択回路の前記デコード部が導通し、図８に示す
波形を有する所定のタイミング信号が、信号Ｇ０，Ｇ
１，Ｇ２，Ｇ３として出力される。そして、これら出力
信号Ｇ０〜Ｇ３により開閉制御されるアナログスイッチ
１０１〜１０４によって、図８に示すような波形を有す
る各セレクトデータに対応するＳＥＧ信号が出力され
る。そして、各セグメント１２１〜１２３の２つの電極
間にはそれぞれ、図１０に示すような波形を有する各セ
レクトデータに対応するＳＥＧ信号とＣＯＭ信号の差分
すなわち、ＳＥＧ−ＣＯＭ１、ＳＥＧ−ＣＯＭ２、およ
びＳＥＧ−ＣＯＭ３が印加され、各セグメント１２１〜
１２３は各セレクトデータが示す通りに点灯あるいは消
灯される。
【００３８】以上、１／n ｄｕｔｙ １／m Ｂｉａｓ点
灯方式の一例として、１／３ｄｕｔｙ １／３Ｂｉａｓ
点灯方式によるＬＣＤ駆動回路を例にとって、本発明の
データ選択回路を説明したが、本発明は、上記ｎおよび
ｍが他の値であっても適用可能である。この場合のデー
タ選択回路の構成は、以上の説明により当業者において
は容易に実施できるので、詳細な説明は省略する。
灯方式の一例として、１／３ｄｕｔｙ １／３Ｂｉａｓ
点灯方式によるＬＣＤ駆動回路を例にとって、本発明の
データ選択回路を説明したが、本発明は、上記ｎおよび
ｍが他の値であっても適用可能である。この場合のデー
タ選択回路の構成は、以上の説明により当業者において
は容易に実施できるので、詳細な説明は省略する。
【００３９】ここで、本発明のデータ選択回路では、ｎ
＝ｍ＝２以外の場合、従来に比較して必要とするトラン
ジスタ数を大幅に削減することができる。例えば、ｎ＝
ｍ＝３とした場合、図７のような従来のデータ選択回路
では、３５８の素子を必要とするが、本発明のデータ選
択回路では、２７０の素子ですむ。 また、ｎ＝ｍの場
合は、従来のデータ選択回路では、 （ｎ＋１）・（ｎn+3 ＋２n+2 −８）＋２ｎ の素子を必要とするのに比較して、本発明のデータ選択
回路では、 （ｎ＋１）・（１６ｎ＋１８）＋２ｎ の素子ですみ、その差から （ｎ＋１）・（ｎn+3 ＋２n+2 −１６ｎ−２６） もの素子を削減することができるという極めて大きな効
果がある。
＝ｍ＝２以外の場合、従来に比較して必要とするトラン
ジスタ数を大幅に削減することができる。例えば、ｎ＝
ｍ＝３とした場合、図７のような従来のデータ選択回路
では、３５８の素子を必要とするが、本発明のデータ選
択回路では、２７０の素子ですむ。 また、ｎ＝ｍの場
合は、従来のデータ選択回路では、 （ｎ＋１）・（ｎn+3 ＋２n+2 −８）＋２ｎ の素子を必要とするのに比較して、本発明のデータ選択
回路では、 （ｎ＋１）・（１６ｎ＋１８）＋２ｎ の素子ですみ、その差から （ｎ＋１）・（ｎn+3 ＋２n+2 −１６ｎ−２６） もの素子を削減することができるという極めて大きな効
果がある。
【００４０】しかも、ｎの値が増加するほど従来のデー
タ選択回路に対する素子削減の効果は激増する。また、
本発明のデータ選択回路は、従来に比較して、集積化す
る場合に、高密度化しやすい構造を有しているという製
造上の利点もある。また、本発明は上述した各実施例に
限定されるものではなく、その要旨を逸脱しない範囲
で、種々変形して実施することができる。
タ選択回路に対する素子削減の効果は激増する。また、
本発明のデータ選択回路は、従来に比較して、集積化す
る場合に、高密度化しやすい構造を有しているという製
造上の利点もある。また、本発明は上述した各実施例に
限定されるものではなく、その要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００４１】
【発明の効果】本発明の１／n ｄｕｔｙ １／m Ｂｉａ
ｓ点灯方式のデータ選択回路では、クロックド・インバ
ータのクロック部にｎビットのセレクトデータをデコー
ドするデコード部を復号させる形で設け、これに直列に
連結したインバータ部とからなる選択回路を２n ×（ｍ
＋１）組設けた。そして、従来と違って、セレクトしよ
うとするデータが入っているクロックド・インバータの
みＯＮさせ（電源を与える）、他はＯＦＦ（出力Ｈｉイ
ンピーダンス）とする。上記構成によって、回路全体の
構成に必要なトランジスタ数を大幅に削減することがで
きる。
ｓ点灯方式のデータ選択回路では、クロックド・インバ
ータのクロック部にｎビットのセレクトデータをデコー
ドするデコード部を復号させる形で設け、これに直列に
連結したインバータ部とからなる選択回路を２n ×（ｍ
＋１）組設けた。そして、従来と違って、セレクトしよ
うとするデータが入っているクロックド・インバータの
みＯＮさせ（電源を与える）、他はＯＦＦ（出力Ｈｉイ
ンピーダンス）とする。上記構成によって、回路全体の
構成に必要なトランジスタ数を大幅に削減することがで
きる。
【図１】本発明の一実施例に係るデータ選択回路を示す
図
図
【図２】図１の選択回路ＳＥＬ１〜３を示す図
【図３】図１の選択回路ＳＥＬ４〜６を示す図
【図４】本発明のデータ選択回路の基本回路を示す図
【図５】ＬＣＤの７セグメント表示素子を示す図
【図６】１／３ｄｕｔｙ １／３ＢｉａｓのＬＣＤ点灯
方式のＬＣＤ駆動回路を示す図
方式のＬＣＤ駆動回路を示す図
【図７】従来のデータ選択回路を示す図
【図８】１／３ｄｕｔｙ １／３ＢｉａｓのＬＣＤ点灯
方式におけるセグメント信号の波形およびタイミング信
号の波形を示す図
方式におけるセグメント信号の波形およびタイミング信
号の波形を示す図
【図９】１／３ｄｕｔｙ １／３ＢｉａｓのＬＣＤ点灯
方式におけるコモン信号の波形およびセグメント信号の
波形を示す図
方式におけるコモン信号の波形およびセグメント信号の
波形を示す図
【図１０】１／３ｄｕｔｙ １／３ＢｉａｓのＬＣＤ点
灯方式における各セグメントに印加される電位差の時間
変化を示す波形図
灯方式における各セグメントに印加される電位差の時間
変化を示す波形図
１…データ選択回路 ３，４…電源 ８…Ｐチャネルデコーダ ７…インバータ ９…Ｎチャネルデコーダ ＳＥＬ０〜７…選択回路 Ｎ１〜１６…Ｎチャネルトランジスタ Ｐ１〜１６…Ｐチャネルトランジスタ ＩＮＶ１〜３，５〜８…インバータ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−52295（ＪＰ，Ａ) 特開 昭55−36858（ＪＰ，Ａ) 特開 昭51−6621（ＪＰ，Ａ) 特開 昭51−89348（ＪＰ，Ａ) 特開 昭63−178296（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580
Claims (7)
- 【請求項１】 １／ｎデューティ、１／ｍバイアス点灯
方式のデータ選択回路において、 ｎビットのセレクトデータと、それぞれ異なる（ｍ＋
１）個のタイミング信号とが供給される２ ｎ 個の選択回
路を備え、 上記２ ｎ 個の選択回路のそれぞれは（ｍ＋１）個のクロ
ックド・インバータ回路を有し、これら（ｍ＋１）個の
クロックド・インバータ回路のそれぞれでは、ソース・
ドレイン間が直列接続されたｍ個のＰチャネル・トラン
ジスタからなるＰチャネル・デコード部と、ソース・ド
レイン間が直列接続されたそれぞれ１個のＰチャネル、
Ｎチャネル・トランジスタからなるインバータ部と、ソ
ース・ドレイン間が直列接続されたｍ個のＮチャネル・
トランジスタからなるＮチャネル・デコード部とが第１
の電源と第２の電源との間に直列に挿入されており、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロッ
クド・インバータ回路におけるＰチャネル・デコード部
のｍ個のＰチャネル・トランジスタのゲートには上記ｎ
ビットのセレクトデータ及びこのｎビットのセレクトデ
ータと相補なレベルのセレクトデータが選択的に供給さ
れ、かつ異なる選択回路ではｍ個のＰチャネル・トラン
ジスタのゲートに供給されるセレクトデータが異なるよ
うにされ、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロッ
クド・インバータ回路におけるＮチャネル・デコード部
のｍ個のＮチャネル・トランジスタのゲートには上記ｎ
ビットのセレクトデータ及びこのｎビットのセレクトデ
ータと相補なレベルのセレクトデータが選択的に供給さ
れ、かつ異なる選択回路ではｍ個のＮチャネル・トラン
ジスタのゲートに供給されるセレクトデータが異なるよ
うにされ、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロッ
クド・インバータ回路におけるインバータ部のＰチャネ
ルおよびＮチャネル・トランジスタの両ゲートには上記
（ｍ＋１）個のタイミング信号のそれぞれが供給され、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロッ
クド・インバータ回路におけるインバータ部の出力は、
異なる選択回路の対応するインバータ部どうし でワイヤ
ード・オア接続されていること を特徴とするデータ選択
回路。 - 【請求項２】 前記ｎとｍの値が互いに等しいことを特
徴とする請求項１記載のデータ選択回路。 - 【請求項３】 前記ｎとｍの値が２以上であることを特
徴とする請求項１記載のデータ選択回路。 - 【請求項４】 １／ｎデューティ、１／ｍバイアス点灯
方式のデータ選択回路において、 ｎビットのセレクトデータと、それぞれ異なる（ｍ＋
１）個のタイミング信号とが供給される２ ｎ 個の選択回
路を備え、 上記２ ｎ 個の選択回路のそれぞれは（ｍ＋１）個のタイ
ミング信号出力回路を有し、これら（ｍ＋１）個のタイ
ミング信号出力回路のそれぞれには、上記ｎビットのセ
レクトデータが供給されるデコード部と、上記（ｍ＋
１）個のタイミング信号のそれぞれが供給されるインバ
ータ部とが設けられ、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のタイミ
ング信号出力回路のデコード部は、上記ｎビットのセレ
クトデータに基づいて２ ｎ 個の選択回路のうちいずれか
１個の選択回路の（ｍ＋１）個のタイミング信号出力回
路のデコード部が対応するインバータ部に対してそれぞ
れ電源を供給するように制御され、 上記２ ｎ 個の選択回路のそれぞれ（ｍ＋１）個のクロッ
クド・インバータ回路におけるインバータ部の出力は、
異なる選択回路内の対応するインバータ部どうしでワイ
ヤード・オア接続されていることを特徴とするデータ選
択回路。 - 【請求項５】 前記デコード部は、ソース・ドレイン間
が直列接続されたｍ個のＰチャネル・トランジスタから
なり、一端が第１の電源に接続され、他端が前記インバ
ータ部の第１の電源端子に接続されたＰチャネル・デコ
ード部と、 ソース・ドレイン間が直列接続されたｍ個のＮチャネル
・トランジスタからなり、一端が第２の電源に接続さ
れ、他端が前記インバータ部の第２の電源端子に接続さ
れたＮチャネル・デコード部とから構成されていること
を特徴とする請求項４記載のデータ選択回路。 - 【請求項６】 前記ｎとｍの値が互いに等しいことを特
徴とする請求項４記載のデータ選択回路。 - 【請求項７】 前記ｎとｍの値が２以上であることを特
徴とする請求項４記載のデータ選択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05227057A JP3139892B2 (ja) | 1993-09-13 | 1993-09-13 | データ選択回路 |
| KR1019940022893A KR100195598B1 (ko) | 1993-09-13 | 1994-09-12 | Lcd구동회로의 데이타 선택 회로 |
| DE69410199T DE69410199T2 (de) | 1993-09-13 | 1994-09-13 | Datenauswahleinrichtung |
| US08/305,372 US5508715A (en) | 1993-09-13 | 1994-09-13 | Data selection circuit |
| EP94114381A EP0644522B1 (en) | 1993-09-13 | 1994-09-13 | Data selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05227057A JP3139892B2 (ja) | 1993-09-13 | 1993-09-13 | データ選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784547A JPH0784547A (ja) | 1995-03-31 |
| JP3139892B2 true JP3139892B2 (ja) | 2001-03-05 |
Family
ID=16854859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05227057A Expired - Fee Related JP3139892B2 (ja) | 1993-09-13 | 1993-09-13 | データ選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5508715A (ja) |
| EP (1) | EP0644522B1 (ja) |
| JP (1) | JP3139892B2 (ja) |
| KR (1) | KR100195598B1 (ja) |
| DE (1) | DE69410199T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129360A (ja) * | 1994-10-31 | 1996-05-21 | Tdk Corp | エレクトロルミネセンス表示装置 |
| US6853083B1 (en) * | 1995-03-24 | 2005-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transfer, organic electroluminescence display device and manufacturing method of the same |
| JP5036926B2 (ja) * | 1998-04-06 | 2012-09-26 | イーエム・ミクロエレクトロニク−マリン・エス アー | 液晶ディスプレイセルの制御装置 |
| US6344838B1 (en) * | 1998-04-06 | 2002-02-05 | Em Microelectronic-Marlin Sa | Control device for a liquid crystal display cell |
| JP3466151B2 (ja) * | 2000-11-21 | 2003-11-10 | 沖電気工業株式会社 | 駆動回路 |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| TWI566530B (zh) * | 2014-11-03 | 2017-01-11 | 瑞昱半導體股份有限公司 | 連續逼近式類比至數位轉換器與轉換方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1993
- 1993-09-13 JP JP05227057A patent/JP3139892B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-12 KR KR1019940022893A patent/KR100195598B1/ko not_active IP Right Cessation
- 1994-09-13 DE DE69410199T patent/DE69410199T2/de not_active Expired - Fee Related
- 1994-09-13 US US08/305,372 patent/US5508715A/en not_active Expired - Fee Related
- 1994-09-13 EP EP94114381A patent/EP0644522B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69410199T2 (de) | 1998-10-15 |
| KR100195598B1 (ko) | 1999-06-15 |
| DE69410199D1 (de) | 1998-06-18 |
| JPH0784547A (ja) | 1995-03-31 |
| EP0644522A1 (en) | 1995-03-22 |
| EP0644522B1 (en) | 1998-05-13 |
| US5508715A (en) | 1996-04-16 |
| KR950009297A (ko) | 1995-04-21 |
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