JP4267406B2 - スキャンドライバー制御回路装置 - Google Patents

Description

本発明は、デジタル及びアナログ集積回路で構成されており、プラズマディスプレイ駆動信号処理等に使用されるスキャンドライバー制御回路装置に関するものである。

図４に示すように、従来のスキャンドライバー制御回路装置は、ソースが共に高圧電源に接続されたドレインがそれぞれ接点３０、３１に接続され共に互いのゲートと交差して接続されたＰチャンネルＭＯＳトランジスタ２４、２５と、ゲートがそれぞれ低電圧信号部のＩＮ１またはＩＮ２に接続され、ドレインがそれぞれ接点３０、３１に対応して接続されソースが共に接地されたＮチャンネルＭＯＳトランジスタ２７、２８と有するレベルシフト回路３４と、さらに、ゲートが低電圧信号部のＩＮ３と接続されドレインが出力端に接続されソースが接地されたＮチャンネルＭＯＳトランジスタ２９と、ソースが高圧電源（ＶＤＤＨ）に接続されゲートが接点３１に接続されドレインが出力端に接続されたＰチャンネルＭＯＳトランジスタ２６とを有するＣＭＯＳ出力部とで構成されている。

図５は、従来のスキャンドライバー制御回路装置における低電圧信号部３３の入出力信号の波形を示したものである。

図４のスキャンドライバー制御回路装置に図５に示す波形の信号を入力すると、ＩＮがＨｉからＬｏに切り替わるときは、ＩＮ１の信号によりトランジスタ２７がオンし、接点３０は接地電位まで下がるのでトランジスタ２５がオンする。これにより、接点３１が高圧電源まで引き上げられるのでトランジスタ２６がオフすると同時にＩＮ２の信号によりトランジスタ２８はオフし、ＩＮ３の信号によりトランジスタ２９はオンする。これにより、接点３２が接地してＩＮの信号が伝わる。また、ＩＮがＬｏからＨｉに切り替わるときは、ＩＮ２の信号によりトランジスタ２８がオンし、接点３１は接地電位まで下がり２６がオンする。これにより、接点３２が高圧電源まで引き上げられると同時にＩＮ１の信号により２７がオフし、ＩＮ３の信号により２９がオフしＩＮの信号が伝わる。

以上のように、従来のスキャンドライバー制御回路装置においては、レベルシフト動作によるコンプリメンタリＭＯＳ動作を行わせることができるので、低消費電力とすることができる（例えば、特許文献１参照）。
特公平７−１０５４４８号公報

しかしながら、ＭＯＳトランジスタの切り替わりは瞬時に起こるものではなく、実際には、図６に示すように、入力信号の波形は、ゲート電極に浮遊する容量成分のため電圧の立上がり又は立下りに要する時間Δｔ１又はΔｔ２が存在する
。そのためＮチャンネルＭＯＳトランジスタ２７、２８、２９の切り替わり時に、レベルシフト回路３４内のＭＯＳトランジスタ２４、２７が同時にオンしたり、ＭＯＳトランジスタ２５と２８が同時にオンしたり、あるいは、ＣＭＯＳ出力部３５のＭＯＳトランジスタ２６と２９が同時にオンしたりすることで、高圧電源から接地電位に向け貫通電流が流れる場合があり、無駄な電力が消費されると共に、スキャンドライバー制御回路装置が破壊されてしまうという問題があった。特に、高圧電源が１００Ｖ以上になると、微少な貫通電流でも当該制御回路装置が破壊してしまうという問題があった。

本発明は、上記問題を解決するためになされたものであり、上記貫通電流を防止し、信頼性の高いスキャンドライバー制御回路装置を提供することを目的とする。

前記の目的を達成するため、本発明に係るスキャンドライバー制御回路装置は、ソースが共に高圧電源に接続されドレインがそれぞれ第１および第２接点に接続され共に互いのゲートに交差して接続された第１および第２のＰチャネルＭＯＳトランジスタと、ゲートがそれぞれ低電圧信号の正相または逆相信号を対応して受け、ドレインがそれぞれ前記第１および第２の接点に対応して接続されソースが共に接地電位に接続された第１および第２のＮチャネルＭＯＳトランジスタとを有するレベルシフト部と、ゲートが前記低電圧の信号を受けドレインが出力端に接続されソースが前記接地電位に接続された第３のＮチャネルＭＯＳトランジスタと、ソースが前記高圧電源に接続されゲートが前記第１または第２の接点に接続されドレインが前記出力端に接続された第３のＰチャネルＭＯＳトランジスタとを有するＣＭＯＳ出力部と、前記第１のＮチャンネルＭＯＳトランジスタのゲート、前記第２のＮチャンネルＭＯＳトランジスタのゲート及び前記第３のＮチャンネルＭＯＳトランジスタのゲートに接続された遅延時間制御部とを備え、前記遅延時間制御部は、前記第１、第２、第３のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号の立ち上がり又は立ち下りを前記遅延時間制御部に入力される入力信号に対して個別に遅延させて、前記第１のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいてはｔ１遅延させるとともに立下りにおいてはｔ１+ｔ２遅延させ、前記第２のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいては同期させ、立下りにおいてはｔ１+ｔ２+ｔ３遅延させ、前記第３のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいてはｔ１+ｔ２遅延させるとともに立下りにおいてはｔ１遅延させることにより、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャンネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャンネルＭＯＳトランジスタ、および前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャンネルＭＯＳトランジスタのそれぞれの対における、前記ＰチャネルＭＯＳトランジスタと前記ＮチャンネルＭＯＳトランジスタが同時にオンしないように構成されていることを特徴とするものである。

本発明によれば、遅延時間制御部を設け、信号ＩＮ１、ＩＮ２、ＩＮ３に遅延時間を設定することにより、Ｐチャンネル及びＮチャンネルＭＯＳトランジスタが同時にオンすることがなくなるので、貫通電流の発生を防止することができ、無駄な消費電力を抑制できるとともに、装置自体の破壊を防止することができ、信頼性の高いスキャンドライバー制御回路装置を提供することができる。

以下、本発明の好適な実施形態に係るスキャンドライバー制御回路装置について、図面を参照しながら説明する。

図１は、本発明の一実施形態に係るスキャンドライバー制御回路を示したものである。図１に示すように、本実施形態に係るスキャンドライバー制御回路装置は、レベルシフト部８と、ＣＭＯＳ出力部１２及び遅延時間制御部７と備える。

レベルシフト部８は、ソースが共に高圧電源に接続されドレインがそれぞれ第１および第２接点９、１０に接続され共に互いのゲートに交差して接続された第１および第２のＰチャネルＭＯＳトランジスタ１、２と、ゲートがそれぞれ遅延時間制御部７の正相または逆相信号を対応して受け、ドレインがそれぞれ第１および第２の接点９、１０に対応して接続されソースが共に接地電位（ＧＮＤＨ）に接続された第１および第２のＮチャネルＭＯＳトランジスタ４、５とを有する。
ＣＭＯＳ出力部１２は、ゲートが遅延時間制御部７の信号を受けドレインが出力端に接続されソースが接地電位に接続された第３のＮチャネルＭＯＳトランジスタ６と、ソースが高圧電源に接続されゲートが第２の接点１０に接続されドレインが出力端に接続された第３のＰチャネルＭＯＳトランジスタ３とを有する。尚、第３のＰチャンネルＭＯＳトランジスタのゲートは第１の接点９に接続しても構わない。

遅延時間制御部７は、第１のＮチャンネルＭＯＳトランジスタ４のゲート、第２のＮチャンネルＭＯＳトランジスタ５のゲート及び第３のＮチャンネルＭＯＳトランジスタ６のゲートに接続されており、第１、第２、第３のＮチャンネルＭＯＳトランジスタ４、５、６のゲートに入力する入力信号の立ち上がり又は立ち下りが遅延時間制御部７に入力される入力信号ＩＮに対して遅延されるように制御するものである。

遅延時間制御部７は、具体的には図２に示すように、インバータ１３、１７、１８、２１、２２、ＡＮＤゲート１５、ＮＡＮＤゲート１４、１６、２０、ＮＯＲゲート１９、２３から構成されており、ＮＡＮＤゲート１４、１６、ＡＮＤゲート１５の一方の片側入力はＨＩＺ端子に接続され常にＨｉ信号が入力されている。

図３は、本実施形態に係るスキャンドライバー制御回路装置に用いられる遅延時間制御部７からの出力信号ＩＮ１、ＩＮ２、ＩＮ３の波形を示したものである。

図３において、ｔ１はＮチャンネルＭＯＳトランジスタ５が完全にオフする時間、ｔ２はＮチャンネルＭＯＳトランジスタ４が完全オンしＰチャンネルＭＯＳトランジスタ３が完全にオフするまでの時間またはＮチャンネルＭＯＳトランジスタ６が完全にオフする時間の長いほうの時間、ｔ３はＮチャンネルＭＯＳトランジスタ４が完全にオフする時間に設定されなければならない。

次に、図３に示す信号波形を用いて、図１に示すスキャンドライバー制御回路装置を動作させた場合について説明する。

まず、ＩＮがＨｉからＬｏに切り替わるとき、信号ＩＮ１はインバータ１３、ＡＮＤゲート１５、ＮＡＮＤゲート２０を経由し、インバータ１３により入力信号ＩＮに比べｔ１時間遅れて信号がＨｉになる。信号ＩＮ２はＮＡＮＤゲート１４、ＮＯＲゲート２３を経由し、入力信号ＩＮと同じタイミングでＬｏになる。信号ＩＮ３はインバータ１３、ＮＡＮＤゲート１６、インバータ１７、１８、ＮＯＲゲート１９を経由し、インバータ１３、１７、１８により入力信号ＩＮに比べｔ１＋ｔ２遅れでＨｉになる。

上記ＩＮ１、ＩＮ２の信号を受け、レベルシフト部はＩＮ２の信号により、ＮチャンネルＭＯＳトランジスタ５はオフし、ｔ１遅れの信号ＩＮ１によりＮチャンネルＭＯＳトランジスタ４はオンし接点９を接地しＰチャンネルトランジスタ２はオンし接点１０を高圧電源まで引き上げる、しかしこのときＮチャンネルＭＯＳトランジスタ５はＩＮ２の信号によりオフしているため、２、５のＭＯＳトランジスタは同じにオンすることがないので貫通電流は流れない。またＣＭＯＳ出力部は、レベルシフト部の接点１０が高圧電源まで引き上げられているためＰチャンネルＭＯＳトランジスタ３はオフし、（ｔ１＋ｔ２）遅れの信号ＩＮ３によりＮチャンネルＭＯＳトランジスタ６はオンし出力１１を接地する。この時もＩＮ３の信号が（ｔ１＋ｔ２）遅れているため、３、６のＭＯＳトランジスタは同時にＯＮすることはなく貫通電流は流れない。

次に、ＩＮがＬｏからＨｉに切り替わるとき、信号ＩＮ１はインバータ１３、ＮＡＮＤゲート１５、インバータ１７、１８、ＮＡＮＤゲート２０を経由し、インバータ１３、１７、１８により入力信号ＩＮに比べ（ｔ１＋ｔ２）時間遅れて信号がＬｏになる。信号ＩＮ２はインバータ１３、ＮＡＮＤゲート１６、インバータ１７、１８、ＮＡＮＤゲート２０、インバータ２１、２２、ＮＯＲゲート２３を経由し、インバータ１３、１７、１８、２１、２２により入力信号ＩＮに比べ（ｔ１＋ｔ２＋ｔ３）時間遅れて信号がＨｉになる。信号ＩＮ３はインバータ１３、ＮＡＮＤゲート１６、ＮＯＲゲート１９を経由し、インバータ１３により入力信号ＩＮに比べｔ１遅れでＨｉになる。

上記ＩＮ１、ＩＮ２の信号を受け、レベルシフト部８において、（ｔ１＋ｔ２）遅れの信号ＩＮ１によりＮチャンネルＭＯＳトランジスタ４はオフし、（ｔ１＋ｔ２＋ｔ３遅れの信号ＩＮ２によりＮチャンネルＭＯＳトランジスタ５はオンして接点１０を接地し、Ｐチャンネルトランジスタ１はオンし接点９を高圧電源まで引き上げる。しかし、このときＮチャンネルＭＯＳトランジスタ４はＩＮ１の信号によりオフしているため、１、４のＭＯＳトランジスタは同じにオンすることがないので貫通電流は流れない。

また、ＣＭＯＳ出力部１２において、レベルシフト部８の接点１０が接地されているため、ＰチャンネルＭＯＳトランジスタ３はオンし、ｔ１遅れの信号ＩＮ３によりＮチャンネルＭＯＳトランジスタ６はすでにオフしており、出力１１を高圧電源に引き上げる。この時もレベルシフト部８の接点１０がＩＮ３の信号より（ｔ２＋ｔ３）遅れで接地されるため、３、６のＭＯＳトランジスタは同時にＯＮすることはなく貫通電流は流れない。

本発明に係るスキャンドライバー制御回路装置は、遅延時間制御部を設け、信号ＩＮ１、ＩＮ２、ＩＮ３に遅延時間を設定することにより、スキャンドライバー制御回路装置におけるＰチャンネル及びＮチャンネルＭＯＳトランジスタが同時にオンすることがなくなるので、貫通電流の発生を防止することができ、無駄な消費電力を抑制できるとともに、装置自体の破壊を防止することができ、信頼性が高いという利点を有し、プラズマディスプレイ等の用途に有用である。

本発明の一実施形態に係るスキャンドライバー制御回路装置の回路図 本発明の一実施形態に係るスキャンドライバー制御回路装置における遅延時間制御部の回路図 本発明の一実施形態に係るスキャンドライバー制御回路装置に用いられる入力信号の波形を示す図 従来のスキャンドライバー制御回路装置の回路図 従来のスキャンドライバー制御回路装置に用いられる入力信号の波形を示す図 実際の入力信号の波形（立ち上がり、立下り）を示す図

符号の説明

１〜３ ＰチャンネルＭＯＳトランジスタ
４〜６ ＮチャンネルＭＯＳトランジスタ
７ 遅延時間制御部
８ レベルシフト部
９〜１１ 接点
１２ ＣＭＯＳ出力部

Claims (1)

1. ソースが共に高圧電源に接続されドレインがそれぞれ第１および第２接点に接続され共に互いのゲートに交差して接続された第１および第２のＰチャネルＭＯＳトランジスタと、ゲートがそれぞれ低電圧信号の正相または逆相信号を対応して受け、ドレインがそれぞれ前記第１および第２の接点に対応して接続されソースが共に接地電位に接続された第１および第２のＮチャネルＭＯＳトランジスタとを有するレベルシフト部と、
   ゲートが前記低電圧の信号を受けドレインが出力端に接続されソースが前記接地電位に接続された第３のＮチャネルＭＯＳトランジスタと、ソースが前記高圧電源に接続されゲートが前記第１または第２の接点に接続されドレインが前記出力端に接続された第３のＰチャネルＭＯＳトランジスタとを有するＣＭＯＳ出力部と、
   前記第１のＮチャンネルＭＯＳトランジスタのゲート、前記第２のＮチャンネルＭＯＳトランジスタのゲート及び前記第３のＮチャンネルＭＯＳトランジスタのゲートに接続された遅延時間制御部とを備え、
   前記遅延時間制御部は、前記第１、第２、第３のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号の立ち上がり又は立ち下りを前記遅延時間制御部に入力される入力信号に対して個別に遅延させて、前記第１のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいてはｔ１遅延させるとともに立下りにおいてはｔ１+ｔ２遅延させ、前記第２のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいては同期させ、立下りにおいてはｔ１+ｔ２+ｔ３遅延させ、 前記第３のＮチャンネルＭＯＳトランジスタのゲートに入力する入力信号は、立ち上がりにおいてはｔ１+ｔ２遅延させるとともに立下りにおいてはｔ１遅延させることにより、
   前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャンネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャンネルＭＯＳトランジスタ、および前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャンネルＭＯＳトランジスタのそれぞれの対における、前記ＰチャネルＭＯＳトランジスタと前記ＮチャンネルＭＯＳトランジスタが同時にオンしないように構成されているスキャンドライバー制御回路装置。

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