JPH06138966A - 多階調電位出力回路 - Google Patents

Abstract

(57)【要約】 【目的】回路面積が小さく、かつ高インピーダンスの階
調電源を使用できる多階調電位出力回路を提供すること
である。 【構成】Ｎチャネルトランジスタ18、19からなるカレン
トミラー回路の入力側と定電流源12との間にＰチャネル
トランジスタ15のソース・ドレイン間とアナログスイッ
チ16を直列に挿入し、出力側と定電流源12との間にＰチ
ャネルトランジスタ13−１〜13−４の各ソース・ドレイ
ン間とデコーダ30の出力信号により導通制御される各ア
ナログスイッチ14−１〜14−４を直列接続する。トラン
ジスタ13−１〜13−４の各ゲートには階調電位を供給す
る。Ｎチャネルトランジスタ22のソース・ドレイン間を
定電流源20と接地電位との間に挿入し、ゲートを上記ア
ナログスイッチの他端共通接続点に接続する。トランジ
スタ17のゲートとトランジスタ22のドレインを接続して
電位出力端子19とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は液晶表示装置を駆動す
るアクティブマトリクス用ドライバ集積回路に内蔵され
る多階調電位出力回路に係り、特に画像データとしてデ
ジタル信号を用いるオフィスオートメーション（ＯＡ）
機器に好適な多階調電位出力回路に関する。

【０００２】

【従来の技術】図４の（ａ）は従来の多階調電位出力回
路の回路図である。

【０００３】図において、40は２ビットのデジタル信号
Ａ、Ｂに応じて４通りの制御信号を出力するデコード回
路である。41は図示しない階調電源から出力されるそれ
ぞれ異なる４つの階調電位Ｖ１〜Ｖ４が供給される電位
入力端子であり、これらの電位はＣＭＯＳ型の各アナロ
グスイッチ42によっていずれか一つが選択され、電位出
力端子43から出力される。これらアナログスイッチ42の
導通制御は、上記デコード回路40から出力される制御信
号に基づいて行われる。

【０００４】上記電位出力端子43には図示しないアクテ
ィブマトリクス方式の液晶表示素子が接続され、アナロ
グスイッチ42によって選択された階調電位がこの液晶表
示素子に供給されることより表示駆動がなされる。

【０００５】ここで、上記従来回路の動作を説明する。
デジタル信号Ａ、Ｂの論理レベルに応じて上記４通りの
制御信号のうち１つだけ“Ｈ”レベルになり、その他は
“Ｌ”レベルになる。アナログスイッチ42のなかで
“Ｈ”レベルの制御信号が入力されているものが導通状
態となり、“Ｌ”レベルの制御信号が入力されているも
のは非導通状態になる。従って、図４の（ｂ）の波形図
に示すように、デジタル信号Ａ、Ｂに応じて、電位入力
端子41に供給されている階調電位Ｖ１、Ｖ２、Ｖ３、Ｖ
４のいずれか１つが電位出力端子43から出力される。

【０００６】ところで、電位出力端子43から出力された
階調電位により、等価的には容量素子として働く液晶素
子の充電が行われるため、電位出力端子43の出力インピ
ーダンスは低いことが望ましい。このため、出力インピ
ーダンスを決定するアナログスイッチ42の導通抵抗と、
電位入力端子41に接続される階調電源のインピーダンス
は共に低くしてある。アナログスイッチ42はＰチャネル
及びＮチャネルのＭＯＳトランジスタを用いたＣＭＯＳ
型のものが用いられており、導通抵抗を低くするために
両トランジスタのチャネル幅を大きくしているので、素
子のパターン面積が大きくなっている。また、階調電源
は低インピーダンス化のために部品点数が多くなるの
で、多階調電位出力回路のユーザーにとっては問題であ
る。

【０００７】さらに多数の液晶表示素子が液晶表示装置
に設けられているので、この液晶表示素子の数だけ多階
調電位出力回路を設ける必要があり、これに応じて電位
出力端子43の数も多くなる。図４の（ａ）に示す回路は
４値（Ｖ１〜Ｖ４）の階調電位を出力する例であるが、
液晶表示素子の表示階調数を例えば３２のように増やす
と、アナログスイッチ42も３２個設けなければならな
い。従って、多階調電位出力回路には素子面積の大きな
アナログスイッチ42が各電位出力端子43に対して階調数
分必要となり、チップ面積の６〜８割がアナログスイッ
チ42で占有されることになる。

【０００８】

【発明が解決しようとする課題】上記のように従来の多
階調電位出力回路では、パターン面積の大きなアナログ
スイッチを多数使用しており、出力インピーダンスの低
減化を図るにはこれらアナログスイッチのパターン面積
をさらに大きくする必要があるため、集積化する際に回
路面積が大きくなるという問題がある。

【０００９】また、従来の多階調電位出力回路では階調
電位を供給する階調電源も低インピーダンス化を図る必
要があるので、階調電源の部品点数が多くなるという問
題がある。

【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積回路化する際に従
来よりも回路面積を小さくすることができ、かつ出力イ
ンピーダンスをそれ程低くする必要がなく従って部品点
数の少ない階調電源の使用が可能な多階調電位出力回路
を提供することである。

【００１１】

【課題を解決するための手段】この発明の多階調電位出
力回路は、一端が第１の電位供給点に接続された第１の
定電流源と、第２の電位供給点に接続されたカレントミ
ラー回路と、上記カレントミラー回路の電流出力端と上
記第１の定電流源の他端との間に並列に挿入された複数
個の第１のアナログスイッチと、上記複数個の各第１の
アナログスイッチに対してソース・ドレイン間が直列に
接続され、各ゲートに異なる電位が供給される第１導電
型の複数個の第１のＭＯＳトランジスタと、制御信号に
応じて上記複数個のアナログスイッチを選択するデコー
ド回路と、上記カレントミラー回路の電流入力端と第１
の定電流源の他端との間に挿入され、常時選択状態にさ
れた第２のアナログスイッチと、上記第２のアナログス
イッチに対してソース・ドレイン間が直列に接続された
第１導電型の第２のＭＯＳトランジスタと、上記第２の
ＭＯＳトランジスタのゲートに接続された出力端子と、
第１の電位供給点と上記出力端子との間に挿入された第
２の定電流源と、上記出力端子と第２の電位供給点との
間にソース・ドレイン間が挿入され、ゲートが上記カレ
ントミラー回路の電流出力端に接続された第２導電型の
第３のＭＯＳトランジスタとを具備したことを特徴とす
る。

【００１２】

【作用】第１の定電流源の他端とカレントミラー回路の
電流出力端との間には第１のＭＯＳトランジスタと第１
のアナログスイッチが直列に挿入されており、第１の定
電流源の他端とカレントミラー回路の電流入力端との間
には第２のＭＯＳトランジスタと第２のアナログスイッ
チが直列に挿入されている。ここで、第１及び第２のＭ
ＯＳトランジスタの特性と、第１及び第２のアナログス
イッチの特性がそれぞれ等しく設定されているならば、
第１のＭＯＳトランジスタのゲートに供給される電位と
等しい電位が第２のＭＯＳトランジスタのゲートに得ら
れるように作用する。また、第２の定電流源と第３のＭ
ＯＳトランジスタによって出力端子から出力される電位
の低インピーダンス化が図られる。

【００１３】

【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明の第１の実施例に係る多階調
電位出力回路の構成を示す回路図である。

【００１４】図において、10は階調電源の一例を示すも
のであり、この階調電源10は正極性の電源電位と接地電
位との間に直列接続された例えば５個の抵抗11によって
構成されており、これら各抵抗の直列接続点から互いに
値が異なった４種類の電位Ｖ１、Ｖ２、Ｖ３、Ｖ４が出
力される。

【００１５】12は定電流源であり、この定電流源12の一
端は電源電位に接続されている。この定電流源12の他端
には４個のＰチャネルＭＯＳトランジスタ13−１〜13−
４の各ソースが共通に接続されている。これら４個のＭ
ＯＳトランジスタ13−１〜13−４の各ドレインにはＣＭ
ＯＳ型のアナログスイッチ14−１〜14−４の各一端が接
続されており、これらアナログスイッチ14−１〜14−４
の各他端は共通に接続されている。上記ＭＯＳトランジ
スタ13−１〜13−４の各ゲートには、上記階調電源10で
発生される４階調の各電位Ｖ４、Ｖ３、Ｖ２、Ｖ１がそ
れぞれ供給される。

【００１６】上記定電流源12の他端にはＰチャネルＭＯ
Ｓトランジスタ15のソースが接続されている。このＭＯ
Ｓトランジスタ15のドレインにはＣＭＯＳ型のアナログ
スイッチ16の一端が接続されている。そして、上記ＭＯ
Ｓトランジスタ15のゲートは多階調電位を出力するため
の電位出力端子17に接続されている。

【００１７】上記アナログスイッチ14−１〜14−４の他
端の共通接続点にはＮチャネルＭＯＳトランジスタ18の
ドレインが接続されている。また、上記アナログスイッ
チ16の他端にはＮチャネルＭＯＳトランジスタ19のドレ
インが接続されている。上記両ＭＯＳトランジスタ18、
19のソースは共に接地電位に接続され、かつ両ゲートは
共通に接続され、このゲート共通接続点はＭＯＳトラン
ジスタ19のドレインに接続されている。

【００１８】上記ＭＯＳトランジスタ18、19はカレント
ミラー回路を構成しており、それぞれのディメンジョン
比、すなわちチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／
Ｌ）が等しく設定されている。このため、一方のＭＯＳ
トランジスタ19に流れる電流と等しい電流が他方のＭＯ
Ｓトランジスタ18に流れるようになっている。

【００１９】上記電位出力端子17と電源電位との間には
定電流源20が接続されており、さらに電位出力端子17に
はＮチャネルＭＯＳトランジスタ21のドレインが接続さ
れている。このＭＯＳトランジスタ21のゲートは上記ア
ナログスイッチ14−１〜14−４の他端の共通接続点に接
続されており、ソースは接地電位に接続されている。ま
た、電位出力端子17と上記ＭＯＳトランジスタ21のゲー
トとの間には、発振防止のための位相補償用のキャパシ
タ22が接続されている。

【００２０】30は２ビットのデジタル信号Ａ、Ｂに応じ
て４通りの制御信号を出力するデコード回路であり、こ
のデコード回路30には信号Ａ、Ｂがそのまま入力される
ＡＮＤゲート31、信号Ａは反転されて信号Ｂはそのまま
で入力されるＡＮＤゲート32、信号Ａはそのままで信号
Ｂが反転されて入力されるＡＮＤゲート33、信号Ａ、Ｂ
が共に反転されて入力されるＡＮＤゲート34が設けられ
ている。そして、上記４個のＡＮＤゲート31〜34の出力
は上記アナログスイッチ14−１〜14−４の各制御端子に
入力される。また、上記アナログスイッチ22の制御端子
は電源電位に接続されており、このアナログスイッチ22
は常時、導通状態となるように制御されている。なお、
上記ＭＯＳトランジスタ13−１〜13−４それぞれとＭＯ
Ｓトランジスタ15とは特性が等しくなるようにチャネル
幅、チャネル長等が設定されており、かつアナログスイ
ッチ14−１〜14−４それぞれとアナログスイッチ16とは
特性が等しくなるようにＰチャネル及びＮチャネル側Ｍ
ＯＳトランジスタのチャネル幅、チャネル長等が設定さ
れている。

【００２１】次に上記構成でなる多階調電位出力回路の
動作を説明する。デジタル信号Ａ、Ｂの論理レベルに応
じて、デコード回路30内の４個のＡＮＤゲート31〜34の
出力のうちいずれか一つが“Ｈ”レベルとなり、その他
の出力は“Ｌ”レベルとなる。すると、アナログスイッ
チ14−１〜14−４のなかで“Ｈ”レベルの制御信号が入
力されているものが導通状態となり、他は全て非導通状
態になる。ここで例えばアナログスイッチ14−１が導通
していると仮定すると、この導通状態のアナログスイッ
チ14−１に接続されているトランジスタ13−１にはその
ゲートに供給されている電位Ｖ４に応じた電流が流れ
る。この電流は上記カレントミラー回路の出力側である
ＭＯＳトランジスタ18のドレインに流れる。この電流が
流れることによってＭＯＳトランジスタ18のソース・ド
レイン間には所定の電位が発生する。この電位がＭＯＳ
トランジスタ21のゲートに供給されることにより、この
ＭＯＳトランジスタ21の導通抵抗と定電流源20の電流値
に応じてＭＯＳトランジスタ15のゲート電位が決まる。
また、このゲート電位に応じてＭＯＳトランジスタ15の
導通抵抗が決まり、このＭＯＳトランジスタ15を流れる
電流がカレントミラー回路の入力側に流れる。

【００２２】上記カレントミラー回路の出力側、すなわ
ちＭＯＳトランジスタ18側の電流経路におけるインピー
ダンスは、導通状態になっているアナログスイッチ14−
１、このスイッチ14−１に接続されたＭＯＳトランジス
タ13−１、ＭＯＳトランジスタ18それぞれの導通抵抗に
より決まり、入力側、すなわちＭＯＳトランジスタ19側
の電流経路におけるインピーダンスは、アナログスイッ
チ16、ＭＯＳトランジスタ15及びＭＯＳトランジスタ19
それぞれの導通抵抗により決まる。従って、上記両電流
経路のインピーダンスが等しくなるのは、ＭＯＳトラン
ジスタ13−１と15の導通抵抗が等しくなるときである。

【００２３】このため、上記両インピーダンスが等しく
なり、定電流源12の電流の丁度半分の電流がカレントミ
ラー回路の入力側及び出力側に流れるとき、ＭＯＳトラ
ンジスタ15のゲート電位すなわち出力電位はＭＯＳトラ
ンジスタ13−１のゲートに供給されている電位Ｖ４と等
しくなる。つまり、この実施例回路は、ＭＯＳトランジ
スタ13−１〜13−４の各ゲートに入力される電位と等し
い電位を電位出力端子17から出力するリニアアンプとし
て動作をする。

【００２４】また、出力電位が変動すると次のような負
帰還が生じて出力電位が安定する。いま、出力電位が高
くなるとＭＯＳトランジスタ15のゲート・ソース間電圧
が低下し、このＭＯＳトランジスタ15の導通抵抗が高く
なり、ＭＯＳトランジスタ15、アナログスイッチ16及び
ＭＯＳトランジスタ19からなる電流経路において、ＭＯ
Ｓトランジスタ15のソース・ドレイン間の電圧降下が大
きくなる。このため、ＭＯＳトランジスタ19のドレイン
電位が低くなり、ＭＯＳトランジスタ18のゲート電位が
低下する。したがって、ＭＯＳトランジスタ18のゲート
・ソース間電圧が低下し、このＭＯＳトランジスタ18の
導通抵抗が高くなり、導通状態のアナログスイッチ14−
１、ＭＯＳトランジスタ13−１及びＭＯＳトランジスタ
18からなる電流経路において、ＭＯＳトランジスタ18の
電圧降下が大きくなる。このため、ＭＯＳトランジスタ
18のドレイン電位が高くなり、ＭＯＳトランジスタ21の
ゲート電位が高くなる。すると、ＭＯＳトランジスタ21
のゲート・ソース間電圧が高くなり、ＭＯＳトランジス
タ21の導通抵抗が下がり、出力電位を下げるように負帰
還が作用して出力電位が一定になる。

【００２５】ところで、上記実施例の多階調電位出力回
路における出力インピーダンスは、定電流源20の内部抵
抗とＭＯＳトランジスタ21の導通抵抗で決定される。一
般的な定電流源はＰチャネルＭＯＳトランジスタを飽和
領域で動作させるものであるため、この定電流源用のＭ
ＯＳトランジスタとＭＯＳトランジスタ21としてチャネ
ル幅が大きくパターン面積の大きなものを使用すれば、
出力インピーダンスを低くすることができる。従って、
この実施例の多階調電位出力回路は、高インピーダンス
の階調電源10から出力される電位を低インピーダンスに
変換することができる。従って、部品点数が少なくコン
パクトな高インピーダンスの階調電源が使用可能とな
り、多階調電位出力回路と共に同一チップ上に集積化す
ることもでき、階調電源と階調電位出力回路とのトータ
ルコストの低減が可能である。

【００２６】これに対して、従来の多階調電位出力回路
では、階調電位を低インピーダンスで出力するために各
出力端子ごとに階調電位の数と同数の低インピーダンス
のパターン面積の大きなアナログスイッチを必要として
いた。しかし、上記実施例回路では階調電位数とは関係
なく、低インピーダンス出力のために必要とする大きな
素子は出力端子１つに対して２つ、すなわち定電流源用
のＰチャネルＭＯＳトランジスタとＭＯＳトランジスタ
21である。このため、階調電位数が多くなるに伴って従
来よりも回路面積のより小さなものが実現でき、回路面
積を１／３程度にまで縮小することが可能となった。

【００２７】ところで、前記図４の（ａ）に示す従来回
路では、直流電流が流れる経路が存在しないために消費
電力を少なくすることができる。これに対して、上記実
施例回路では定電流源12、20からの直流電流経路が常に
存在するため、従来回路に比べて消費電力が多くなって
いる。そこで、この消費電力の増大という問題を解決し
たこの発明の第２の実施例について以下に説明する。

【００２８】図２の（ａ）はこの第２の実施例の回路図
であり、（ｂ）はその波形図である。この第２の実施例
回路は上記図１に示す第１の実施例回路とほぼ同様に構
成されているため、以下、第１の実施例回路と異なって
いる箇所のみを説明する。この実施例回路では、前記デ
コード回路30に設けられている２入力のＡＮＤゲート31
〜34がそれぞれ３入力のＡＮＤゲート35〜38に置き換え
られている。これら各ＡＮＤゲート35〜38には前記２ビ
ットの信号Ａ、Ｂと共に、これら２ビットの信号Ａ、Ｂ
のレベルが変化する前後に“Ｌ”レベルとなるクロック
信号Ｃが入力される。また、電源電位と前記定電流源20
の他端との間にはＰチャネルＭＯＳトランジスタ23のソ
ース・ドレイン間が挿入されている。このＭＯＳトラン
ジスタ２３のゲートには上記クロック信号Ｃが入力され
る。また、前記ＭＯＳトランジスタ２１のゲートと接地
電位との間にＮチャネルＭＯＳトランジスタ24のドレイ
ン・ソース間が挿入されている。このＭＯＳトランジス
タ24のゲートにはインバータ25を介して上記クロック信
号Ｃが入力される。さらに前記アナログスイッチ16の制
御端子には上記クロック信号Ｃが入力される。

【００２９】この実施例回路におけるデコード回路30で
は、クロック信号Ｃが論理“Ｈ”レベルの時は図１中の
デコード回路と同様に信号Ａ、Ｂの論理レベルに応じて
４つの制御信号のロジックレベルが決定される。一方、
信号Ｃが“Ｌ”レベルの時は４つの制御信号が全て
“Ｌ”レベルになり、全てのアナログスイッチ14−１〜
14−４は非導通状態になる。

【００３０】また、信号Ｃはアナログスイッチ16にも入
力されており、このアナログスイッチ16は信号Ｃが
“Ｌ”レベルのときは非導通状態になり、“Ｈ”レベル
のときは導通する。

【００３１】この第２の実施例回路が第１の実施例回路
よりも消費電力が少なくなる理由を以下に説明する。信
号Ｃが“Ｌ”レベルのとき、すなわち画像デジタル信号
が切替わる前後の期間に、アナログスイッチ14−１〜14
−４と16は非導通状態になる。従ってこの期間では定電
流源12からの電流流出はない。さらに、ＭＯＳトランジ
スタ24は導通しており、ＭＯＳトランジスタ21のゲート
が接地電位に放電されているため、このＭＯＳトランジ
スタ21は非導通状態になる。また、ＭＯＳトランジスタ
23も導通しており、定電流源20の両端間の電位差がほぼ
０になるため、この定電流源20にも電流がほとんど流れ
ない。従って、信号Ｃが“Ｌ”レベルのときは定電流源
20からの電流流出もなくなる。この結果、消費電力の削
減が図られる。

【００３２】ところで、クロック信号Ｃが“Ｌ”レベル
のとき、ＭＯＳトランジスタ23が導通することによっ
て、電位出力端子17には電源電位が出力される。このと
き、等価的には容量素子として動作する液晶素子は充電
される。そして、クロック信号Ｃが“Ｈ”レベルに変わ
ると上記定電流源12、20から電流が流れ出し、第１の実
施例回路の場合と同様に第２の実施例回路もリニアアン
プとして動作する。ただし、この場合に液晶素子は電源
電位によって予め充電されているので、上記リニアアン
プとして動作するときは、信号Ｃの変化で導通状態にな
るＭＯＳトランジスタ21により液晶素子が放電されるこ
とによって、電位出力端子17に階調電位が現れる。

【００３３】すなわち、この場合の電位出力端子17の電
位は図２の（ｂ）に示すように変化する。従って、ＭＯ
Ｓトランジスタ21と23の導通抵抗を低く設定しておけ
ば、液晶素子の充電／放電が素早く行われるので、階調
電位は従来例回路と同程度の時間で安定する。また、定
電流源20からの電流により液晶素子を充電する必要がな
いためにこの定電流源20の電流値を小さくすることがで
き、リニアアンプとして動作する際の消費電力を削減す
ることができる。

【００３４】なお、この発明は上記実施例に限定される
ものではなく種々の変形が可能であることはいうまでな
い。例えば上記第１および第２の実施例回路におけるＭ
ＯＳトランジスタ13−１〜13−４とアナログスイッチ14
−１〜14−４の位置関係を逆にしてもよい。すなわち、
図３に示す第３の実施例回路のように、アナログスイッ
チ14−１〜14−４を定電流源12側に配置し、ＭＯＳトラ
ンジスタ13−１〜13−４をＭＯＳトランジスタ18側に配
置するように回路接続を変更してもよい。

【００３５】

【発明の効果】以上説明したように、この発明によれば
集積回路化する際に従来よりも回路面積を小さくするこ
とができ、かつ出力インピーダンスがそれ程低い必要が
なく従って部品点数の少ない階調電源の使用が可能な多
階調電位出力回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る多階調電位出力
回路の回路図。

【図２】この発明の第２の実施例に係る多階調電位出力
回路を示し、（ａ）は回路図、（ｂ）は波形図。

【図３】この発明の第３の実施例に係る多階調電位出力
回路の回路図。

【図４】従来の多階調電位出力回路を示し、（ａ）は回
路図、（ｂ）は波形図。

【符号の説明】

10…階調電源、11…抵抗、12，20…定電流源、13−１〜
13−４，15，23…ＰチャネルＭＯＳトランジスタ、14−
１〜14−４，16…アナログスイッチ、17…電位出力端
子、18，19，21，24…ＮチャネルＭＯＳトランジスタ、
30…デコード回路、31〜38…ＡＮＤゲート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩元 勝一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一端が第１の電位供給点に接続された第
   １の定電流源と、 第２の電位供給点に接続されたカレントミラー回路と、 上記カレントミラー回路の電流出力端と上記第１の定電
   流源の他端との間に並列に挿入された複数個の第１のア
   ナログスイッチと、 上記複数個の各第１のアナログスイッチに対してソース
   ・ドレイン間が直列に接続され、各ゲートに異なる電位
   が供給される第１導電型の複数個の第１のＭＯＳトラン
   ジスタと、 制御信号に応じて上記複数個のアナログスイッチを選択
   するデコード回路と、 上記カレントミラー回路の電流入力端と第１の定電流源
   の他端との間に挿入され、常時選択状態にされた第２の
   アナログスイッチと、 上記第２のアナログスイッチに対してソース・ドレイン
   間が直列に接続された第１導電型の第２のＭＯＳトラン
   ジスタと、 上記第２のＭＯＳトランジスタのゲートに接続された出
   力端子と、 第１の電位供給点と上記出力端子との間に挿入された第
   ２の定電流源と、 上記出力端子と第２の電位供給点との間にソース・ドレ
   イン間が挿入され、ゲートが上記カレントミラー回路の
   電流出力端に接続された第２導電型の第３のＭＯＳトラ
   ンジスタとを具備したことを特徴とする多階調電位出力
   回路。
2. 【請求項２】 前記第１の電位供給点と前記出力端子と
   の間にソース・ドレイン間が挿入され、前記制御信号の
   レベルが変化する前後の期間に導通するように制御され
   る第１導電型の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタのゲートと前記第２の電
   位供給点との間にソース・ドレイン間が挿入され、前記
   制御信号のレベルが変化する前後の期間に非導通となる
   ように制御される第２導電型の第５のＭＯＳトランジス
   タとをさらに具備した請求項１に記載の多階調電位出力
   回路。