JPS60118A - Ｔｔｌ出力段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、トランジスタートランジスタ論理（ＴＴＬ）出力段に
関するものである。本発明の出力段は、特に、ＥＣＬ−
ＴＴＬ論理レベル変換回路に有用である。

ＴＴＬ出力段は従来公知である。例えば、第１図の回路
は、その入力端子１２上で受取られた入力信号に応答し
て出力端子２１上に出力信号を与えるものである。端子
１８が正電圧Ｖｃｃへ接続されており、論理１信号（即
ち、高”信号で通常５ボルト）が入力端子１２へ印加さ
れると、ＮＰＮトランジスタ１３及び１５がオンし、従
って出力端子２１が接地状態とされる。同時に、トラン
ジスタ１３のコレクタは低であり、従ってＮＰＮトラン
ジスタ２０がオンすることが防止される。

従って、出力端子２１は入力端子１２へ印加される高入
力信号に応答して低出力信号を供給する。

逆に、論理Ｏ信号（即ち、パ低″信号で通常Ｏボルト）
が入力端子１２へ印加されると、トランジスタ１３はオ
フされ、トランジスタ１５のベースが抵抗１４を介して
接地され、従ってトランジスタ゛１５はＡフ状態を維持
する。同時に、トランジスタ１３がオフづると、ノード
３０が高電圧状態に保持され、ダー（−Ａ−ド１７及び
トランジスタ２０がオンされる。トランジスタ２０がオ
ンされると、出力端子２１が抵抗１９を介して端子１８
へ印加される正供給電圧Ｖｃｃへ接続される。従って、
出力端子２１は入）ｊ端子１２へ印加される低入力信号
に応答して＾出力電圧を供給する。

第１図の従来の回路に於ける１つの欠点は、論理１から
論ＳＯへの入力信号の遷移に応答するトランジスタ１５
のターンオフ速度が比較的遅いと言うことである。トラ
ンジスタ１５のターンオフ速度を増加する為の１つの方
法を第２ａ図の回路に示し−ζある。抵抗２２及び２３
と共にＮＰＮプルダウントランジスタ２４を付加するこ
とによって、トランジスタ１５のターンオフ速度が増加
される。この様な抵抗２２及び２３とトランジスタ２４
とによって与えられる所謂゛スクエアリング回路″は、
Ｔ　ｒｅａｄｗａｙの１９７３年１０月３０日に発行さ
れた米国再発行特許第２７，８０４号に記載されている
。

第１図及び第・２８図の従来回路に於ける更に別の欠点
は、論理１が入力端子１２へ印加されると、比較的多量
の電流が抵抗１４（第１図）及び抵抗１４．２２及び２
３（第２ａ図）を介して流れると言うことである。抵抗
１４は、通常、極めて大ぎい。この抵抗の主目的は、ト
ランジスタ１５のブレークダウン電圧を増加させること
である。通常、この抵抗プルダウン電流は、出力回路当
たり１ｍＡ程度の大きさとなることがある。多数の出力
回路を具備した典型的な集積回路装置に於いては、必要
とされる全抵抗プルダウン電流はかなりなものであり、
従ってデバイスのパワー条件が著しく厳しくなる。

別のＴＴＬ出力段はＦ　ｅｒｒｉｓの１９８２年１月１
９日に発行された米国特許第４，３１１，９２７号に記
載されており、このＦ　ｅｒｒｉｓの構成に於いては、
ミラー容鱒効果が最小となるように独特の回路構成を使
用している。

別の゛Ｔ’ＴＬ出力段を第２ｂ図の回路図に示しである
。第２ｂ図の出力段は、コンデンサとしてダイオードＤ
１を使用しており、それはトランジスタＱ４が導通状態
から非導通状態に遷移する際にプルダウントランジスタ
Ｑ１を瞬時に導通状態とさせる。例えば、論理１信号が
入力端子Ａへ印加されると、トランジスタＱ１１が導通
状態となり、従つ（トランジスタＱ４が導通状態となり
、出力端子Ｂは接地状態どされる。トランジスタＱ１１
が導通状態となるど、そのコレクタくノード１９）が低
となり、従ってトランジスタＱ２及びＱ３はオフ状態を
維持する。論理Ｏが入力端子Ａへ印加されると、１−ラ
ンリスタＱ１１がオフし、そのコレクタ（ノード１９）
上の電圧は高となり、従ってトランジスタＱ２及びＱ３
がオンされ、従って出力端子Ｂには高出力信号が供給さ
れる。同時に、ノード１１）が高であるので、ダイオー
ドＤ１の逆バイアスされているＰＮ接合によって与えら
れるコンデンサが充電し、従ってプルダウントランジス
タＱ１のベースとエミッタとの間に一時的に電流の流れ
が与えられ、従ってトランジスタＱ１は一時的にオンさ
れる。トランジスタＱ１が導通状態となると、トランジ
スタＱ４のベースが接地接続され、従って入力端子Ａへ
印加される入力信号の高から低への遷移に応答してトラ
ンジスタＱ４は迅速にオフされる。しかしながら、第２
ａ図の従来回路に於ける如く、第２ｂ図の回路はプルダ
ウン抵抗Ｒ３及びＲ４とトランジスタＱ５とを使用して
トランジスタＱ　１．１のエミッタから接地へ電流を導
通させており、従って出力回路の電流条件を付加させて
いる。

本発明は、以上の点に鑑み成されたものであって、上述
した如き従来技術の欠点を解消することを目的とする。

本発明の１特徴によれば、出力回路が提供されており、
その出力回路は出力端子、第１バイナリ−人力データ信
号を受取る為の第１入力端子、前記第１バイナリ−人力
データ信号と反対の第２バイナリ−人力データ信号を受
取る為の第２入力端子、第１電圧へ接続されている第１
電流処理端子と前記出力端子へ接続されている第２′ｌ
ｌ１ｉ流処理端子と制御端子とを具備した第１出力スイ
ッチ手段、第２Ｎ圧へ接続されている第１電流処理端子
と６ｆｌ記出力端子へ・接続されている第２ＩＩ流処理
端子と制御端子とを具備した第２出ノ〕スイツチ手段、
前記第１出力スイッチ手段をオンさせるのに十分な電圧
を前記第１出力スイッチ手段の前記制御端子へ゛与える
為の第１バイアス手段、前記第２出力スイッチ手段をオ
フさせるのに十分な電圧を前記第２出力スイッチ手段の
前記制御端子へ与える為の第２バイアス手段、前記第１
バイナリ−人力デー・夕信号の第１値に応答し且つ前記
第１出力スイッチ手段の前記制御端子へ電圧を与える第
１制ｉｌ１手段、前記第２バイナリ−人力データ信号の
第１１＋ｆｉに応答し且つ前記第２出力スイッチ手段の
前記制御Ｉ端子へ電圧を与える第２制一手段、を有づる
ことを特、徴とするものである。

以下、添イー１の図面を参考に、本発明の具体的実施の
態様に付い又詳細に説明する。本発明に基づいて構成さ
れたＴＴＬ出４カ段の１実施例を概略第３図に示しであ
る。第３図に示した如く、２個の相補的な入力信号Ａ及
びＡがトランジスタＱ４及びＱ１２のベース及びトラン
ジスタＱ１８のベースへ夫々印加される。高入力信号Ａ
がＮＰＮトランジスリス４及びＱ１２のベースへ印加さ
れると、トランジスタＱ４及びＱ１２がオンし、ＮＰＮ
トランンジスリス１５ヘベース電流を供給し、従ってト
ランジスタＱ５がオンし出力端子２０が接地される。ト
ランジスタＱ４がオンされると、ノード１７が低となり
、従ってＮＰＮトランジスリス１３及びＱ１４はオフ状
態を維持し、その結果、実効的に、出力端子２０は正供
給電圧■匡から遮断される。トランジスタＱ１４のベー
スと接地との間に接続されている抵抗Ｒ８は、ノード１
７が低である場合にトランジスタＱ１４のベースを放電
する役目を有し、従ってトランジスタＱ１４をオフさせ
る。更に、Ａが高入力信号でその相補的な入力信号へが
低である場合、ＮＰＮｔ−ランリスタＱ１８はオフ状態
を維持する。

逆に、低データ入力信号ＡがＮＰＮＩ−ランリスタＱ４
及びＱ１２のベースへ印加されると、トランジスタＱ１
１及びＱ１２がオフされる。トランジスタＱ４がオフさ
れると、ノード１７が高となり、従ってＮ　Ｐ　Ｎ　＋
・ランリスタＱ１３及びＱ１４がオンされ、その結果抵
抗Ｒ１１及びトランジスタＱ１４を介して高供給冒圧■
印が出力端子２０へ供給される。更に、八が低入力信号
でありその相補的入力信号へが高である場合、ＮＰＮＩ
−ランリスタＱ１８がオンされ、従ってＮＰＮトランジ
スタ（，１１５のベースが接地され、その結果トランジ
スタ０１５は迅速にオフされる。トランジスタＱ１５の
べ、−スと接地との間に接続されている抵抗Ｒ２５は、
通常、約１０に乃至２０にΩであり、トランジスタＱ１
５のコレクターエミッタブレークダウン電圧を増加させ
る機能を有する。トランジスタＱ１５がＡ）であると、
出力端子２０は接地から遮断される。抵抗Ｒ×の値は、
ある与えられた動作温度に於いて本出力回路のスイッチ
ング速度が最大となる様に決定される。抵抗Ｒ×の値は
、通常、１００乃至５００Ωの範囲内である。この範囲
内の抵抗Ｒｘの値は、本回路の低温度伝播遅れを最適化
する。本回路が動作温度へ昇温すると、伝播遅れは多少
悪くなる。

第３図の構成は第１図及び第２図に示した従来の回路よ
りも電流消費が少ない。何故ならば、トランジスタＱ１
５を先にオフさせることを確保することにより、両方の
トランジスタＱ１４及びＱ１５がオンであるような期間
が存在せず、従ってこれら２つのトランジスタを介して
電圧源Ｖｃｃから接地へ電流が流れることを防止してい
る。同一のパワーに於いて、第３図の回路の速度は従来
のものと比べて向上されている。

第４図は、ＥＣＬ−ＴＴＬレベル変換段１０２゜ＥＣＬ
ゲート１００．バイアス電圧発生器１０１゜出力テスト
回路′１０４と共に、本発明に基づいて較正されたＴＴ
Ｌ出力段１０３の１実施例を概略水している。ＥＣＬゲ
ート１００は電流源トランジスタＱ２１及びＱ３を有し
ており、それらのベースは夫々ノードＮ１及びＮ３を介
して第１基準電圧へ接続されている。トランジスタＱ１
及びＱ２は典型的なＥＣｌ−電流供給回路を形成してお
り、電流ＩＩ−ランジリスＱ３によって供給される電流
は、入力端子１１０へ印加される入力電圧ＶＩＮに従っ
て主にトランジスタＱ１又はＱ２によって処理される。

トランジスタＱ２２及びＱ２のベースは夫々ノードＮＯ
及びＮ２を介して第２Ｍ準電圧へ接続されている。

論理１人力信月ＶＩＮが入力端子１１０へ印加されると
、Ｎ　Ｉ）　Ｎ　ｔ−ランリスタＱ２０のベースが高と
なり、従ってｉ−ランリスタＱ２０が導通状態となる。

スタンダードなＥＣＬ論理レベルとインター７エーニス
している場合には、トランジスタ０２０及び（１）　２
１を使用してスタンダードなレベルをそのＪ１準が］・
ランリスタＱ′２のベースである内部レベルへ変換され
る。更に、トランジスタＱ２２はトランジスタＱ１ヘベ
ース電流を与え、従ってトランジスタＱ１をオンさせる
。重要なことは、ＶＩＮが高（論理１）であると、トラ
ンジスタＱ１のベースへ印加される電圧はトランジスタ
Ｑ２のベースへ印加される電圧よりも大きく、従って電
流源トランジスタＱ３によって供給される電流はトラン
ジスタＱ１及び抵抗Ｒ１を介して流れ、従ってノードＮ
２１（従って信号Ｂ）を低状態とさせる。同時に、抵抗
Ｒ２９及びトランジスタＱ２を介して電流が流れること
は無く、従ってノードＮ２２（従って信号百）は高とな
る。通常の動作状態に於いては、トランジスタＱ２０は
オフされることがない。

逆に、論理Ｏ入力信号ＶＩＮが入力端子１１０へ印加さ
れると、低レベル信号が変換され且つトランジスタＱ１
のベースへ送られる。従って、トランジスタＱ２２は入
力回路に対する電圧クランプとして機能する。任意の時
間に於いて、ＶＩＮ（端子１１０）が遮断されると、ト
ランジスタＱ１のベースは、この時点に於いて、トラン
ジスタＱ２２のベース電圧によって決定されるトランジ
スタＱ２２．Ｑ２０のエミッタ電圧に追従する。トラン
ジスタＱ２２のベース電圧は内部基準電圧発生器によっ
て供給される。電流源トランジスタＱ３によって供給さ
れる電流はトランジスタＱ２を介して流れ、従ってノー
ドＮ２２（信号Ｂ）は低状態となる。更に、トランジス
タＱ１及び抵抗Ｒ１を介して電流が流れることはないの
で、ノードＮ２１（信号Ｂ）は＾状態となる。

電圧変換段゛１０２は、ノードＮ２１及びＮ２２上の夫
々のＥＣＬレベル論理Ｑ　（Ｋ　３．４ボルト）及び論
理１（侶５ポル１〜）信号Ｂ及びＢを信号Ａ及びＡ用の
より低い電圧レベルへ変換する。論理Ｏｎ信号に対し、
信号へは３Ｖ８Ｅの高レベルと１ＶＢＥの低レベルとを
有する。信号λは、２Ｖｅεの高レベルとｈＱポル１〜
＜　Ｉ　ＶＢＥ　ｅｉ　Ｏ，８ボルト〉の低レベルを有
しており、従って論理ＯＡ倍信号実効的にトランジスタ
０１８をオフさせる。ｎ信号が論理Ｏｒ−あると、信号
Ｂは高であり、従って論理１のＡ信号が与えられトラン
ジスタＱ４及びＱ１２がオンされ、トランジスタＱ１５
ヘベース電流が供給される。

逆に、信＠Ｂが論理１であると、トランジスタＱ３０が
オンし、従って論理１のへ信号が供給される。信号百が
論理１であると、信号Ｂは低であり、従って低レベルが
Ａに与えられる。これらのＡ及び入信号は、前に第３図
に関して説明した如く、ＴＴＬ出力段１０３のトランジ
スタＱ４．Ｑ１２及びトランジスタＱ１８へ夫々印加さ
れる。

トランジスタＱ４．Ｑ１２及びＱ１８を有する°゛分相
器″に於いて相補的な信号Ａ２人を使用することの利点
は次の如くである。

１）　ゼロ入力値時のパワー消費がないこと ２）　トランジスタＱ１８の迅速なターンオフによる高
速動作 出力テスト段１０４は、ダイオードＤ２３乃至Ｄ２６と
、抵抗Ｒ２ｂ及びＲ２８と、コンデンサＣ２８とを有し
ている。この様な構成は、従来公知であり、入力端子１
０１へ印加される種々の入力信号ＶＩＮに応答して端子
２０上で得られる出力信号のスイッチング速度を測定す
る為の手段を与えている。

バイアス発生段１０１は、トランジスタＱ１０及びＱ３
２のベースへ供給電圧Ｖｃｃの値とは独立した電圧を供
給する。このように、実際の供給電圧■ωとは無関係に
、本発明に基づいて構成されたＥＣＬ−ＴＴＬ電圧変換
器１０２及びＴＴＬ出力段１０３の適切な動作が確保さ
れる（即ち、出力電圧レベルは供給電圧Ｖｃｃによって
影響を受けない）。重要なことであるが、単一のバイア
ス電圧発生器１０１を使用して、単一の集積回路デバイ
スが複数個の出力端子を有しており、各出力端子が複数
個のＥＣＬ−ＴＴＬ電圧変換段１０２及び１−　Ｔ　Ｌ
出力段１０３の１つと関連付けられている場合に、？！
数個のＥＣＩ−ＴＴＬ電圧変換段１０２ヘベースバイア
ス電圧を供給する。このようにし［、ｍＪンボーネント
数及びバイアス電圧発生器１０１にＪ：つて光生される
バイアス電圧を供給する為に必要とされるパワー条件を
最小のものとしτいる。

トランジスタＱ６．Ｑ７及びＱ２８．Ｑ２９は電流径路
シャン１〜抵抗Ｒ１及びＲ２９を夫々与える機能を有し
ており、これらは、高動作温度に於いて、論理ＯＢ及び
Ｂ信号電圧が大き過ぎて過剰に低いＡ及び入信号電圧と
させることがないことを確保し、そうすることによりト
ランジスタＱ１０が飽和されることがないことを確保し
ている。

トランジスタＱ４．Ｑ１２及びＱ１８の最大スイッチン
グ速度は、このようにトランジスタＱ４゜Ｑ１２及びＱ
１８が飽和することを防止する技術によって確保されて
いる。トランジスタＱ６．Ｑ７及びＱ２８．Ｑ２９によ
って与えられる電圧補償は、バイアス電圧発生器段１０
１のトランジスタＱ１−７．Ｑ１９によって与えられる
温度に関する電圧シフトと実質的に同一である。バイア
ス発生器段１０１は抵抗Ｒ７及びＲ３１にミラー電流を
発生させる。高温度に於いて、この電流は増加し抵抗Ｒ
６及びＲ２０を横切っての電圧降下を増大させる。温度
が増加するとＶＢＥ（ベース・エミッタ間接合電圧）が
減少するので、トランジスタＱ６．Ｑ７．Ｑ２８及びＱ
１９のＶＩＥに於ける変化は抵抗Ｒ６及びＲ２０を横切
っての電圧降下に於ける変化を相殺させる。

Ｅ　ＣＬ　−１’　Ｔ　Ｌ電圧変換段１０２内のトラン
ジスタＱ２７及びＱ３３はコンデンサとして機能し、そ
れらは夫々Ｉ・ランリスタＱ４．Ｑ１２及び。１８のベ
ースへそれらの電流を迅速に放電することが可能であり
、従って低ＶＩＮ信号によって発生される高Ｂ信号に応
答してトランジスタＱ４及び。

１２を迅速にオンさせることを可能とし、且つ高ＶＩＮ
信号によって発生される高Ｂ信号に応答して［・ランリ
スタＱ１８を迅速にオンさぜることを可能とする。

上述した回路に於いて、トランジスタＱ４．Ｑ１２及び
Ｑ１８は相補的な態様で動作する。即ち、トランジスタ
Ｑ４及びＱ１２がオンであると、トランジスタＱ　’＋
　８はオフであり、その又逆も真である。この構成から
得られる利点は以下の如くである。

１）　パワー散逸の減少 ２）　トランジスタＱ１５のベースを高速で放電するこ
とが可能である為に出力段に於番ノる過渡的電流の減少 ３）　ＡＣ性能の改善 トランジスタＱ２７及びＱ３３はスピードアップコンデ
ンサとして接続されており、これは全体的なＡＣ速度を
少なくとも５００ピコ秒改善する。

回路が低温状態にある場合に回路を介しての伝播遅れを
改善する為に抵抗Ｒｘが付加されている。

抵抗Ｒ×が５０００である場合、高から低への典型的な
伝播遅れは３，６７５ナノ秒であり、且つ低から高への
出力は４．１ナノ秒である。回路の温度が高くなると、
高から低への遷移は５．２ナノ秒かかかり、一方低から
高への遷移も５．２ナノ秒かかかる。

回路が低温である場合、高から低への遷移は３．３ナノ
秒かかり、低から高への遷移は５．３ナノ秒かかる。

以上、本発明の２実施例に付いて説明したが、本発明の
技術的範囲を逸脱することなしにその他の実施例を構成
し）ることは勿論である。

上述した回路は、特に、＋５Ｖシステムの実施例に於い
てＥＣＬ論理レベルをＴＴＬ論理レベルへ変換する場合
の例である。本回路はＬＳＩデバイス用の出力バッフ？
として使用することも可能であり、その場合、ＮＡＣ性
能用にＥＣＬ論理ゲートを使用し、且つシステムの他の
部分とインターフェースする為にＴＴＬ出力信号が与え
られる。

本明細真に開示した回路は、より小さな電力消費でもっ
て向上したＡＣ性能を与え、トーテムポール出力段に於
い゛〔より少ない過渡的電流としており、従来の回路よ
りも電源電圧の変動に対して影響を受１）ることが少な
い。

本発明によれば、従来公知のタイプのＥＣＬスイッチに
よって発生される相補的な信号を受取り、且つこれらの
相補的な入力信号を使用して単一のＴＴＩ−出力信号を
発生する出力段が提供されている。本丸用の出力段に於
いては、変換回路を使用して、ＥＣＬスイッチからの出
力信号のレベルを出力段の分相器部分への入力として適
切な入力信号レベルへシフ１−させている。この変換器
（第４図に於いてブロック１０２内の回路として示しで
ある）は、適宜のレベルを有する相補的な出力信号を発
コーシ１、本発明に基づいて出力回路（第４図に於いて
ブロック１０３内の回路として示しである）を駆動する
。出力段は、それを駆動する２個の相補的入力信号の状
態に応じて高又は低レベルの出力信号を発生する。更に
、本発明によれば、変換器内のｉｆ流を制御する為に単
一の基準電流源を使用している。従って、第４図に示し
た如く、トランジスタＱＩＯを介して流れる電流がトラ
ンジスタＱ８を介して流れる電流と正確に同じものとす
ることが望まれる場合には、エミッタ抵抗をＲ７を有す
るトランジスタＱ１０をエミッタ抵抗Ｒ５を有するトラ
ンジスタＱ８と幾何学的に同一の寸法に構成する。又、
第４図に於けるショットキートランジスタＱ３２とその
エミッタ抵抗Ｒ３１とを同様に寸法構成して、トランジ
スタＱ３２を介して流れる電流がトランジスタＱ８を介
して流れる電流と所望の関係を有することを確保する。

従って、この電流がトランジスタＱ８に於ける電流の２
倍である場合には、トランジスタＱ３２のエミツタ面？
１１（半導体の上から見た場合）をトランジスタＱ８の
エミッタ面積の２倍とし、トランジスタＱ３２を介して
流れるｌＩ流を２倍とする。

抵抗Ｒ３１は抵抗Ｒ５の値の半分とされている。

勿論、トランジスタＱ１０及びＱ３２のエミッタ面積及
び抵抗Ｒ７及びＲ３１の寸法を適宜調節することによっ
て一〇の他の電流値が可能でおる。更に、入力信号Ａに
よって駆動されるトランジスタＱ４及びＱ１２とを入力
信号Ａによって駆動されるショッ１−キートランジスタ
Ｑ１８とで構成される差動分相器を駆動する為に差動信
号（第４図に於いてＡ及び八として示しである）を使用
すること（二よ二）（鳴子２０に於ける出力信号の高速
スイツヂング′ａ度が得られている。　。

信号Δ及びへの電圧はＯ乃至３ＶＢＥの範囲である。従
つ【、電圧源電圧Ｖｃｃ　（通常、５ボルト上１０％）
に於１ノる変動は信号Ａ及びλの電圧レベルに何等影響
をうえることはない。

以上、本発明の具体的実施の態様に付いて詳細′に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来のＴＴＬ出力段を示した概略図、第２ａ図
は従来の別のＴＴＬ出力段を示した概略図、第２ｂ図【
よ従来の更に別のＴＴＬ出力段を示した概略図、第３図
は本発明に基づいて構成された゛ｒＴＬ出力段の１実施
例を示した概略図、第４図はエミッタ結合論理（ＥＣＬ
）ゲート、ＥＣＬ−Ｔ　Ｔ　Ｌ電圧レベル変換器、バイ
アス回路、負荷回路に接続した本発明に基づいて構成さ
れたＴＴｌ−出力段の１実施例を示した機側りである。 （符号の説明） ＋７．１８．２１：　ノード ２０：　出力端子 Ａ、Ａ：　入力信号 Ｑ：　トランジスタ Ｒ：　抵抗 Ｖｃｃ：　電源電圧 ８ｉ 図面の浄書（内容に変更なし） ＦＩＧ、２ａ　ＦＩＧ、１ ＦＩＧ、２ｂ 【勺ｖｆ−甫正書 昭和５９年６月１５日 ↑ケミ′げ目、Ｅ官　、と、　杉　和　夫　殿Ｊ、小（
′１の表出　昭和！５９年特許願第４９４１０号２、発
明の名１／ｉ′Ｉ”　ｌ’　Ｌ　出　力　段３、Ｆ重重
をずろと 事件との関係　特、１１出願人 ４、代理人 ５、補正命令の１−１イ１１　自　発 ８３−

Claims (1)

1. 【特許請求の範囲】 １、　出力回路に於いて、出力端子、第１バイナリ−人
   力データ信号を受取る為の第１入力端子、前記第１バイ
   ナリ−人力データ信号と反対の第２バイナリ−人力デー
   タ信号を受取る為の第２入力端子、第１電圧へ接続され
   ている第１電流処理端子と前記出力端子へ接続されてい
   る第２電流処理端子と制御端子とを具備した第１出力ス
   イッチ手段、第２電圧へ接続されている第１電流処理端
   子と前記出力端子へ接続されているＭ２電流処理端子と
   制御端子とを具備した第２出力スイッチ手段、前記第１
   出力スイッチ手段をオフさせるのに十分な電圧を前記第
   １出力スイッチ手段の前記制御端子へ与える為の第１バ
   イアス手段、前記第２出力スイッチ手段をオフさせるの
   に十分な電圧を前記第２出力スイッチ手段の前記制御端
   子へ与える為の第２バイアスｉ段、前記第１バイナリ−
   入力データ信号の第１値に応答し且つ前記第１出力スイ
   ツヂ手段の前記制御端子へ電圧を与える第１制御手段、
   前記第２バイナリ−人力データ信号の第１１１１に応答
   し且つ前記第２出力スイッチ手段の前記制御Ｉｌ端子へ
   電圧を与える第２制御手段とを有することを′ｆｆ徴と
   する出力回路。 ２、特許請求の範囲第１項に於いて、前記第１出力スイ
   ッチ手段がバイポーラトランジスタを有することを特徴
   とする出力回路。 ３、　特許請求の範囲第１項に於いて、前記第１出カス
   ーｒツチ手段がショットキートランジスタを有すること
   を特徴とする出力回路。 ４、　特許請求の範囲第１項乃至第３項の内の何れか１
   項に於いて、前記第２出力スイッチ手段が、前記第１電
   流処理端子として機能するコレクタと前記第２Ｎ流処理
   端子として機能するエミッタとベースとを具備するバイ
   ポーラトランジスタを有づるとともに、前記バイポーラ
   トランジスタの前記：］レレフに接続されているコレク
   タと前記バイポーラトランジスタの前記ベースへ接続さ
   れているエミッタと前記制御端子として機能するベース
   とを具備したショットキートランジスタを有することを
   特徴とする出力回路。 ５、　特許請求の範囲第１項乃至第３項の内の何れか１
   項に於いて、前記第２出力スイッチ手段がバイポーラト
   ランジスタを有することを特徴とする出力回路。 ６、　特許請求の範囲第１項に於いて、変換する手段が
   前記第１バイナリ−人力データ信号と前記第２バイナリ
   −人力データ信号とを発生する手段を有しており、前記
   発生する手段が第１出力信号と前記第１出力信号と反対
   の第２出力信号とを受取る手段と、前記第１出力信号及
   び前記第２出力信号の電圧レベルを前記第１バイナリ−
   人力データ信号によって必要とされる電圧レベル及び前
   記第２バイナリ−人力データ信号によって必要とされる
   電圧レベルへ変換する手段とを有することを特徴とする
   出力回路。 ７、　特許請求の範囲第６項に於いて、前記第１出力信
   号及び前記第２出力信号に対する前記電圧レベルがＥＣ
   Ｌ回路と共に使用するのに適当な電圧レベルを有してお
   り、且つ前記第１バイナリ−人力データ信号及び前記第
   ２バイナリ−人力データ信号に対する前記電圧レベルが
   ＴＴＬ回路ど共に使用するのに適した電圧レベルを有し
   ていることを特徴とする出力回路。 ８、　特ｒｒ！！Ｉ求の範囲第７項に於いて、前記第１
   出力信号及び前記第２出力信号に対する前記電圧レベル
   が約３．４ボルトから約５ボルトの間を変化し、且つ前
   記第１バイナリ−人力データ信号及び前＆１第２バイナ
   リー人カデータ信号に対する前記電圧レベルが杓Ｏボル
   トから約３ＶＢＥの間を変化し、ＶＢＦは順方向バイア
   スしたベース・エミッタ接合に於番ノる電圧降下である
   ことを特徴とする出力回路。 ９、　特許請求の範囲第６項乃至第８項の内の何れか１
   項に於いて、第１！！準電流を発生する手段を有すると
   共に、前記変換手段に於いて第２電流及び第３電流を発
   生する手段が設けられており、これらの第２電流及び第
   ３電流の大きさは前記第１基準電流を発生する手段によ
   って制御されることを特徴とする出力回路。