KR20040030308A - 전압 레귤레이터 - Google Patents
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Abstract
입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차이가 작을 때에도 동작하는 전압 레귤레이터를 제공하는 것이다. 전압 레귤레이터는, 기준 전압을 출력하는 기준 전압원, 출력 전압을 분할하는 전압 분할 회로, 상기 출력 전압을 분할하여 얻어진 전압이 출력되는 귀환 전압 단자, 상기 기준 전압과 상기 귀환 전압 단자로부터의 전압이 입력되는 에러 앰프, 상기 전압 분할 회로와 입력 전원 전압 사이에 직렬로 접속된 제1 도전형의 제1 트랜지스터, 및 상기 에러 앰프의 출력에 응답하여, 제1 트랜지스터를 제어하는 신호를 출력하는 과전류 제한 회로를 포함하고, 상기 과전류 제한 회로는, 상기 에러 앰프에 입력되는 신호에 응답하여, 상기 제1 트랜지스터를 제어하는 신호를 출력하는 차동쌍을 포함한다.
Description
본 발명은, 전압 레귤레이터에 관한 것으로, 특히 이의 폴드백형(fold-back type) 과전류 제한 회로에 관한 것이다.
종래의 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터로서는 도 3에 도시되는 바와 같은 회로가 알려져 있다(예를 들면, JP 07-074976 B(도 1) 참조).
전압 레귤레이터 부분은, 기준 전압원(100), 에러 앰프(101), P채널 증가형(enhancement type) MOS 드라이버 트랜지스터(102), 및 저항기(106 및 107)로 이루어지는 전압 분할 회로로 구성되어 있다. 에러 앰프(101)는, 귀환(feedback) 전압을 기준 전압과 비교하여, 양 전압이 서로 일치하도록 P채널증가형 MOS 드라이버 트랜지스터(102)의 게이트 전압을 조정한다.
폴드백형 과전류 제한 회로는, P채널 증가형 MOS 드라이버 트랜지스터(102), 게이트 및 소스가 P채널 증가형 MOS 드라이버 트랜지스터(102)에 공통인 P채널 증가형 MOS 센스 트랜지스터(103), 저항기(108), N채널 증가형 MOS 트랜지스터(105), 저항기(109), 및 P채널 증가형 MOS 트랜지스터(104)로 구성되어 있다. 상기 P채널 증가형 MOS 센스 트랜지스터(103)의 드레인에 저항기(108)의 일단이 접속되고, 그 타단이 출력 전압 단자(201)에 접속된다. 상기 P채널 증가형 MOS 센스 트랜지스터(103)의 드레인에 N채널 증가형 MOS 트랜지스터(105)의 게이트가 접속되고, 그 소스가 출력 전압 단자(201)에 접속되며, 그 백 게이트가 접지된다. N채널 증가형 MOS 트랜지스터(105)의 드레인에 저항기(19)의 일단이 접속되고, 그 타단이 전원 단자에 접속된다. N채널 증가형 MOS 트랜지스터(105)의 드레인에 P채널 증가형 MOS 트랜지스터(104)의 게이트가 접속되고, 그 소스가 전원 단자에 접속되며, 그 드레인이, 상기 에러 앰프(101)의 출력 전압 단자, P채널 증가형 MOS 센스 트랜지스터(103), 및 P채널 증가형 MOS 드라이버 트랜지스터(102)의 게이트에 접속되어 있다.
종래의 폴드백형 과전류 제한 회로에서 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에는, 폴드백형 과전류 제한 회로가 동작하지 않는다. 따라서, P채널 증가형 MOS 드라이버 트랜지스터(102)로부터의 출력 전류의 공급이 불가능하게 되는 레벨까지 출력 전압이 저하하지 않아, 출력 전압과 출력 전류간의 관계가 도 4에 도시되는 바와 같은 관계가 되는 경향이 있다.
이 점을 개선하기 위해서, 종래의 폴드백형 과전류 제한 회로 이외에, 수하형(drooping type) 과전류 제한 회로를 포함하는 전압 레귤레이터가 고안되었다. 도 5에 전압 레귤레이터의 회로예를 도시한다. 도 5에서, 수하형 과전류 제한 회로는, P채널 증가형 MOS 드라이버 트랜지스터(102), 게이트 및 소스가 P채널 증가형 MOS 드라이버 트랜지스터(102)에 공통인 P채널 증가형 MOS 센스 트랜지스터(110), 저항기(111), N채널 증가형 MOS 트랜지스터(112), 저항기(113), 및 P채널 증가형 MOS 트랜지스터(114)로 구성되어 있다. 상기 P채널 증가형 MOS 센스 트랜지스터(110)의 드레인에 저항기(111)의 일단이 접속되고 그 타단이 접지된다. 상기 P채널 증가형 MOS 센스 트랜지스터(110)의 드레인에 N채널 증가형 MOS 트랜지스터(112)의 게이트가 접속되고, 그 소스가 접지된다. 상기 N채널 증가형 MOS 트랜지스터(112)의 드레인에 저항기(113)의 일단이 접지되고 그 타단이 입력 전원 단자에 접속된다. 상기 N채널 증가형 MOS 트랜지스터(112)의 드레인에 P채널 증가형 MOS 트랜지스터(114)의 게이트가 접속되고, 그 소스가 입력 전원 단자에 접속되며, 그 드레인이 상기 에러 앰프(101)의 출력 전압 단자, P채널 증가형 MOS 센스 트랜지스터(110)의 게이트, 및 P채널 증가형 MOS 트랜지스터(102)의 게이트에 접속되어 있다.
도 5에 도시된 회로에서는 입력 전원 전압과 출력 전압이 작은 경우, 즉, 입출력 전압간의 차가 작은 경우라도, 출력 전류가 크게 될 때, 먼저, 수하형 과전류 제한 회로가 동작하여 과전류 제한함으로써 출력 전압을 저하시킨다. 그러므로, 입력 전원 전압과 출력 전압간의 차가 크게 된다. 따라서, 폴드백형 과전류 제한회로가 작동하여, 그 결과 출력 전압과 출력 전류간의 관계는 도 6에 도시되는 바와 같이 된다.
전술한 바와 같이, 도 3에 도시되는 종래의 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터에 의하면, 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에는, 폴드백형 과전류 회로가 동작하지 않는다. 따라서, P채널 증가형 MOS 드라이버 트랜지스터(102)로부터의 출력 전류의 공급이 불가능하게 되는 레벨까지 출력 전압이 저하하지 않아, 출력 전압과 출력 전류간의 관계가 도 4에 도시되는 바와 같이 되는 경향이 있다.
한편, 이와 같은 문제점을 해결하기 위한 회로로서, 도 5에 도시되는 바와 같이 폴드백형 과전류 제한 회로와 수하형 과전류 제한 회로 모두를 포함하는 전압 레귤레이터가 주어진다. 그러나, 전압 레귤레이터가 폴드백형 과전류 회로와 수하형 과전류 제한 회로 모두를 포함하기 때문에, 회로 규모가 증대되는 문제가 있다.
전술한 문제점을 해결하기 위해서, 본 발명에 의하면, 입출력 전압간의 차가 작을 때에도 동작하는 폴드백형 과전류 제한 회로를 간편한 회로에 의해 실현하고 있다.
본 발명에 의하면,
기준 전압을 출력하는 기준 전압원;
출력 전압을 분할하는 전압 분할 회로;
상기 출력 전압을 분할하여 얻어진 전압이 출력되는 귀환 전압 단자;
상기 기준 전압과 상기 귀환 전압 단자로부터의 전압이 입력되는 에러 앰프;
상기 전압 분할 회로와 입력 전원 단자 사이에 직렬로 접속된 제1 도전형의 제1 트랜지스터; 및
상기 에러 앰프의 출력에 응답하여 제1 트랜지스터를 제어하는 신호를 출력하는 과전류 제한 회로를 포함하고,
상기 과전류 제한 회로는,
상기 입력 전원 단자와 상기 에러 앰프 사이에 접속된 제1 도전형의 제2 트랜지스터;
상기 입력 전원 단자와 상기 제2 트랜지스터를 제어하는 신호가 입력되는 단자와의 사이에 접속된 제1 저항기;
상기 제2 트랜지스터를 제어하는 신호가 입력되는 단자와 접지 전위 단자 사이에 접속된 제2 도전형의 제3 트랜지스터;
상기 제3 트랜지스터를 제어하는 신호가 입력되는 단자와 접지 전위 단자 사이에 접속된 제2 저항기;
상기 입력 전원 단자와 상기 제2 저항기 사이에 접속되어 있고, 상기 에러 앰프의 출력이 제4 트랜지스터의 제어용 단자에 입력되는 제1 도전형의 제4 트랜지스터; 및
상기 제4 트랜지스터와 상기 제2 저항기 사이에 접속되어 있고, 제1 입력 단자와 제2 입력 단자를 갖는 차동쌍(differential pair)을 포함하고,
상기 차동쌍의 제1 입력 단자는 상기 귀환 전압 단자에 접속되어 있고,
상기 차동쌍의 제2 입력 단자는 상기 기준 전압원의 출력 단자에 접속되어 있는 전압 레귤레이터가 제공된다.
또한, 본 발명의 전압 레귤레이터에 의하면, 상기 차동쌍은,
상기 제1 입력 단자를 갖는 제1 도전형의 제5 트랜지스터; 및
상기 제2 입력 단자를 갖는 제1 도전형의 제6 트랜지스터를 포함하고,
상기 제5 트랜지스터는, 상기 제2 저항기과 상기 제4 트랜지스터 사이에 접속되어 있고,
상기 제6 트랜지스터는, 상기 접지 전위 단자와 상기 제4 트랜지스터 사이에 접속되어 있다.
또한, 본 발명에 의하면,
기준 전압을 출력하는 기준 전압원;
출력 전압을 분할하는 전압 분할 회로;
상기 출력 전압을 분할하여 얻어진 전압이 출력되는 귀환 전압 단자;
상기 기준 전압과 상기 귀환 전압 단자로부터의 전압이 입력되는 에러 앰프;
상기 전압 분할 회로와 입력 전원 단자 사이에 직렬로 접속된 제1 도전형의 제1 트랜지스터; 및
상기 에러 앰프의 출력에 대응하여 제1 트랜지스터를 제어하는 신호를 출력하는 과전류 제한 회로를 포함하고,
상기 과전류 제한 회로는, 상기 에러 앰프에 입력되는 신호에 대응하여, 상기 제1 트랜지스터를 제어하는 신호를 출력하는 차동쌍을 포함하는 전압 레귤레이터가 제공된다.
도 1은 본 발명에 의한 폴드백형(fold-back type) 과전류 제한 회로를 포함하는 전압 레귤레이터의 회로도,
도 2는 본 발명에 의한 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터의 출력 전압과 출력 전류간의 관계를 도시하는 도면,
도 3은 종래의 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터의 회로도,
도 4는 종래의 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터의 출력 전압과 출력 전류간의 관계를 도시하는 도면,
도 5는 종래의 폴드백형 과전류 제한 회로와 수하형(drooping type) 과전류 제한 회로 모두를 포함하는 전압 레귤레이터의 회로도,
도 6은 종래의 폴드백형 과전류 제한 회로와 수하형 과전류 제한 회로 모두를 포함하는 전압 레귤레이터의 출력 전압과 출력 전류간의 관계를 도시하는 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
100 : 기준 전압원
101 : 에러 앰프
102 : P채널 증가형 MOS 드라이버 트랜지스터
103, 110 : P채널 증가형 MOS 센스 트랜지스터
104, 114, 115, 116 : P채널 증가형 MOS 트랜지스터
105, 112 : N채널 증가형 MOS 트랜지스터
106, 107, 108, 109, 111, 113 : 저항기
200 : 기준 전압 단자
201 : 출력 전압 단자
202 : 귀환 전압 단자
본 발명에 의하면, 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에도 동작하는 종래의 수하형 과전류 제한 회로에 차동쌍이 추가된다. 이 이외에, 출력 전압을 저항기로 분할하여 얻어진 귀환 전압이 이 차동쌍의 한쪽에 인가된다. 따라서, 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에도 동작하는 폴드백형 과전류 제한 회로가 구성되고 있다.
이후, 본 발명의 실시예가 도면을 참조하여 설명된다.
도 1에 본 발명에 의한 폴드백형 과전류 제한 회로를 포함하는 전압 레귤레이터의 실시예를 도시한다. 과전류 제한 회로는, P채널 증가형 MOS 드라이버 트랜지스터(102)에 흐르는 전류를 검출하도록 다음과 같이 구성되어 있다. 과전류 제한 회로는, 상기 P채널 증가형 MOS 트랜지스터(102)에 게이트 및 소스가 공통인 P채널 증가형 MOS 센스 트랜지스터(110); 상기 P채널 증가형 MOS 센스 트랜지스터(110)의 드레인에 각각의 소스가 접속되고, 차동쌍을 구성하고 있는 P채널 증가형 MOS 트랜지스터(115 및 116); 상기 P채널 증가형 MOS 트랜지스터(115)의 드레인에 일단이 접속되고, 타단이 접지되는 저항기(111); 상기 P채널 증가형 MOS 트랜지스터(115)의 드레인에 게이트가 접속되고 소스가 접지되는 N채널 증가형 MOS 트랜지스터(112); 상기 N채널 증가형 MOS 트랜지스터(112)의 드레인에 일단이 접속되고 타단이 입력 전원 단자에 접속되는 저항기(113); 및 상기 N채널 증가형 MOS 트랜지스터(112)의 드레인에 게이트가 접속되고, 소스가 입력 전원 단자에 접속되며, 드레인이 에러 앰프(101)의 출력 전압 단자, P채널 증가형 MOS 센스 트랜지스터(110)의 게이트, 및 P채널 증가형 MOS 드라이버 트랜지스터(102)의 게이트에 접속되는 P채널 증가형 MOS 트랜지스터(114)를 갖고 있다. 이와 같은 구성에 의해, P채널 증가형 MOS 드라이버 트랜지스터(102)에 흐르는 전류가 검출된다.
상기 P채널 증가형 MOS 트랜지스터(115)의 게이트는 귀환 전압 단자에 접속되어 있다. 상기 P채널 증가형 MOS 트랜지스터(116)의 게이트는 기준 전압 단자에 접속되고 드레인은 접지되어 있다.
P채널 증가형 MOS 트랜지스터(115) 및 저항기(111)에 흐르는 전류가 크게 되어 N채널 증가형 MOS 트랜지스터(112)가 on 되면, N채널 증가형 MOS 트랜지스터(112)에 전류가 흘러, 저항기(113)의 양 단자간의 전압차를 크게 하여, P채널 증가형 MOS 트랜지스터(114)가 on 된다. 따라서, P채널 증가형 MOS 드라이버 트랜지스터(102)의 게이트 전압이 증가함으로써, P채널 증가형 MOS 드라이버 트랜지스터(102)로의 전류 공급을 제한한다. 이러한 메커니즘(mechanism)에 의해, 과전류 제한 동작이 행해진다.
규정의 출력 전압이 출력되고 있는 경우에, 귀환 전압은 기준 전압과 동일하여, P채널 증가형 MOS 트랜지스터(115)의 게이트 전압이 P채널 증가형 MOS 트랜지스터(116)의 게이트 전압과 동일하다. 상기 P채널 증가형 MOS 트랜지스터(115와 116)의 소스가 서로에 공통이기 때문에, P채널 증가형 MOS 트랜지스터(115와 116)에 흐르는 전류는 서로 동일하고, 각 전류값은 P채널 증가형 MOS 센스 트랜지스터(110)에 흐르는 전류의 반이다. 따라서, 출력 전류에 비례하는 P채널증가형 MOS 센스 트랜지스터(110)에 흐르는 전류의 반이, N채널 증가형 MOS 트랜지스터(112)가 on 되는 레벨에 도달할 때 과전류 제한 동작이 행해진다.
출력 전류가 규정값보다 낮은 경우에는, 출력 전압이 하강할수록 출력 전압을 저항기로 분할하여 얻어지는 귀환 전압은 하강한다. 따라서, P채널 증가형 MOS 트랜지스터(115)의 게이트 전압과 P채널 증가형 MOS 트랜지스터(116)의 게이트 전압차는 크게 된다. 따라서, P채널 증가형 MOS 센스 트랜지스터(110)에 흐르는 전류에 대한 P채널 증가형 MOS 트랜지스터(115)에 흐르는 전류의 비율이 증가한다.
역으로 말하면, 출력 전압이 하강할수록, P채널 증가형 MOS 트랜지스터(115)에 일정량의 전류를 흘리는 데에 필요한 P채널 증가형 MOS 센스 트랜지스터(110)의 전류는 작아진다.
과전류 제한 동작은 N채널 증가형 MOS 트랜지스터(112)가 on 될 때이다. 따라서, N채널 증가형 MOS 트랜지스터(112)를 on 시키는 데에 필요한 저항기(111) 및 N채널 증가형 MOS 트랜지스터(115)에 흐르게 되는 전류는, 출력 전류와 출력 전압의 값에 상관없이 일정하게 유지된다.
그러나, 전술한 바와 같이, 출력 전압이 저하할수록, P채널 증가형 MOS 트랜지스터(115)에 일정량의 전류를 흐르게 하는 데에 필요한 P채널 증가형 MOS 센스 트랜지스터(110)에 흐르는 전류는 작아진다. 또한, P채널 증가형 MOS 센스 트랜지스터(110)에 흐르는 전류는 출력 전류에 비례한다. 이들 관계를 고려하면, 출력 전압이 저하할수록, 과전류 제한 동작이 행해지는 출력 전류가 저하한다고 말할 수 있다. 즉, 출력 전압과 출력 전류간의 관계는 도 2에 도시되는 바와 같은 폴드백형상을 나타내고 있다.
도 1에 도시된 실시예의 회로에서는, 도 3에 도시된 종래의 폴드백형 과전류 제한 회로의 경우에 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에 폴드백형 과전류 제한 회로가 동작하지 않는 경우는 없다. 따라서, 도 5에 도시된 경우에 수하형 과전류 제한 회로를 제공할 필요가 없다. 그 결과, 실시예의 회로는 전체 회로가 간략화되는 특징을 갖는다.
본 발명에 의하면, 입력 전원 전압과 출력 전압이 작을 때, 즉, 입출력 전압간의 차가 작을 때에도 동작하는 종래의 수하형 과전류 제한 회로에 차동쌍이 추가된다. 이 이외에, 상기 차동쌍의 한쪽에 출력 전압을 저항기에 의해 분할하여 얻어진 귀환 전압이 인가된다. 따라서, 입력 전원 전압과 출력 전압이 작을 때, 즉 입출력 전압간의 차가 작을 때에도 동작하는 폴드백형 과전류 제한 회로가 구성된다. 그 결과, 종래의 경우와 같이 폴드백형 과전류 제한 회로와 수하형 과전류 제한 회로 모두를 제공할 필요가 없고, 이것에 의해 회로 구성이 간략화될 수 있다.
Claims (3)
- 전압 레귤레이터에 있어서,기준 전압을 출력하는 기준 전압원;출력 전압을 분할하는 전압 분할 회로;상기 출력 전압을 분할하여 얻어진 전압이 출력되는 귀환 전압 단자;상기 기준 전압과 상기 귀환 전압 단자로부터의 전압이 입력되는 에러 앰프;상기 전압 분할 회로와 입력 전원 단자 사이에 직렬로 접속된 제1 도전형의 제1 트랜지스터; 및상기 에러 앰프의 출력에 응답하여 제1 트랜지스터를 제어하는 신호를 출력하는 과전류 제한 회로를 포함하고,상기 과전류 제한 회로는,상기 입력 전원 단자와 상기 에러 앰프 사이에 접속된 제1 도전형의 제2 트랜지스터;상기 입력 전원 단자와 상기 제2 트랜지스터를 제어하는 신호가 입력되는 단자와의 사이에 접속된 제1 저항기;상기 제2 트랜지스터를 제어하는 신호가 입력되는 단자와 접지 전위 단자 사이에 접속된 제2 도전형의 제3 트랜지스터;상기 제3 트랜지스터를 제어하는 신호가 입력되는 단자와 접지 전위 단자 사이에 접속된 제2 저항기;상기 입력 전원 단자와 상기 제2 저항기 사이에 접속되어 있고, 상기 에러 앰프의 출력이 제4 트랜지스터의 제어용 단자에 입력되는 제1 도전형의 제4 트랜지스터; 및상기 제4 트랜지스터와 상기 제2 저항기 사이에 접속되어 있고, 제1 입력 단자와 제2 입력 단자를 갖는 차동쌍을 포함하고,상기 차동쌍의 제1 입력 단자는 상기 귀환 전압 단자에 접속되어 있고,상기 차동쌍의 제2 입력 단자는 상기 기준 전압원의 출력 단자에 접속되어 있는 것을 특징으로 하는 전압 레귤레이터.
- 제1항에 있어서,상기 차동쌍은,상기 제1 입력 단자를 갖는 제1 도전형의 제5 트랜지스터; 및상기 제2 입력 단자를 갖는 제1 도전형의 제6 트랜지스터를 포함하고,상기 제5 트랜지스터는, 상기 제2 저항기과 상기 제4 트랜지스터 사이에 접속되어 있고,상기 제6 트랜지스터는, 상기 접지 전위 단자와 상기 제4 트랜지스터 사이에 접속되어 있는 것을 특징으로 하는 전압 레귤레이터.
- 전압 레귤레이터에 있어서,기준 전압을 출력하는 기준 전압원;출력 전압을 분할하는 전압 분할 회로;상기 출력 전압을 분할하여 얻어진 전압이 출력되는 귀환 전압 단자;상기 기준 전압과 상기 귀환 전압 단자로부터의 전압이 입력되는 에러 앰프;상기 전압 분할 회로와 입력 전원 단자 사이에 직렬로 접속된 제1 도전형의 제1 트랜지스터; 및상기 에러 앰프의 출력에 대응하여 제1 트랜지스터를 제어하는 신호를 출력하는 과전류 제한 회로를 포함하고,상기 과전류 제한 회로는, 상기 에러 앰프에 입력되는 신호에 대응하여, 상기 제1 트랜지스터를 제어하는 신호를 출력하는 차동쌍을 포함하는 것을 특징으로 하는 전압 레귤레이터.
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