CN114860025A - 高压调节器 - Google Patents

高压调节器 Download PDF

Info

Publication number
CN114860025A
CN114860025A CN202111094643.3A CN202111094643A CN114860025A CN 114860025 A CN114860025 A CN 114860025A CN 202111094643 A CN202111094643 A CN 202111094643A CN 114860025 A CN114860025 A CN 114860025A
Authority
CN
China
Prior art keywords
transistor
regulator
node
terminal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111094643.3A
Other languages
English (en)
Inventor
安德里亚·格兰德
马可·帕塞里尼
斯特凡诺·马拉克里达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN114860025A publication Critical patent/CN114860025A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
  • Microwave Tubes (AREA)

Abstract

本文公开了一种用于非易失性存储器的调节器。该调节器包括高压电源端子、低压电源端子、输出端子、接地端子和内部节点。该调节器进一步包括：输入放大器，插入在低压电源端子与接地端子之间，并且根据分别在其负输入端子和正输入端子提供的参考电压和反馈电压在第一中间输出节点处输出第一输出电压；镜像电路，分别在内部节点与接地端子之间以及在内部节点与第二中间输出节点之间形成两个电流路径；以及共源共栅块，耦合在高压电源端子与内部节点之间，并且响应于调节器的第二中间输出节点处的电压而操作，镜像电路在该第二中间输出节点处形成两个电流路径。

Description

高压调节器
相关申请的交叉引用
本申请要求基于2021年2月5日提交的、申请号为102021000002618的意大利专利申请的优先权，该意大利专利申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及一种高压调节器。
本公开涉及一种用于向非易失性存储器提供偏置电压的高压调节器。
背景技术
在各种类型的闪速存储器装置中，NAND型闪速存储器装置作为一种高容量数据存储介质得到了越来越多的应用。高压调节器用于向NAND堆栈提供不同的电压电平。例如，闪速存储器的每个单元需要被编程以通过在浮置栅极中捕获电子来存储信息。编程操作是通过将强正电压驱动到控制栅极上以迫使电流从通道流过浮置栅极到达控制栅极来执行的。通常，需要不同电平的编程电压，使用高压调节器来提供不同电平的电压。
类似地，在读取操作和擦除操作期间也需要高压偏置电平。
更特别地，NAND闪速存储器通常包括高压或HV线性调节器，其是能够输出高于电源电压的模拟电压的DAC(数模转换器)块。
图1A示出根据现有技术的方法实现的用于NAND闪速存储器的HV线性调节器。
HV线性调节器100包括第一级110，第一级110包括运算放大器OPAMP，用于接收参考电压VREF和反馈电压VFEEDBACK以输出对参考电压VREF和反馈电压VFEEDBACK之差进行放大的电压。HV线性调节器100进一步包括第二级120，第二级120插入在电荷泵电压VPUMP和地GND之间并包括共源配置，该共源配置包括一系列的进一步电阻器R3和NMOS晶体管M3，它们在内部节点X3处互连，进而连接到第三级130的NMOS晶体管MOUT的栅极端子。第二级120的NMOS晶体管M3的栅极电连接到第一级110的运算放大器OPAMP的输出。此外，第三级130的NMOS晶体管MOUT插入在HV线性调节器100的电荷泵电压VPUMP与输出端子OUT之间，并且充当在电荷泵电路(未示出)的输出端子处获得的电荷泵电压VPUMP供应的源极跟随器级。
通常，第三级130的NMOS晶体管MOUT和第二级120的NMOS晶体管M3是高压晶体管。此外，运算放大器OPAMP通常仅包括低压晶体管。
最后，HV线性调节器100包括分压器140，分压器140由插入在输出端子OUT和接地GND之间的一系列第一电阻器R1和第二电阻器R2形成，并且具有向运算放大器OPAMP提供反馈电压VFEEDBACK的公共节点XFB。特别地，第一电阻器R1插入在公共节点XFB和接地GND之间，并且第二电阻器R2插入在输出端子OUT和公共节点XFB之间。
数字信号总线可能改变R1或R2(或两者)电阻值以进行D/A(数模)转换，如图1B所示。在这种情况下，每个电阻器R1和R2包括多个电阻器R和多个使能MOS晶体管，并且多个电阻器R中的每一个可以具有相同的电阻值或不同的电阻值。例如，每个电阻器R1和R2包括一系列的多个电阻元件以及连接到电阻元件的不同互连节点的多个使能MOS晶体管，以根据需要启用不同数量的电阻元件，使能MOS晶体管连接到数字信号。
用于高压NMOS晶体管的“高压”意指在编程步骤中的电压范围为5或6伏至24伏。高压的典型范围可以是7或8伏至20伏。
运算放大器OPAMP形成反馈网络，该反馈网络接收参考电压VREF和反馈电压VFEEDBACK，该反馈电压VFEEDBACK是由分压器的R1和R2形成的电阻网络分压的电压。供应到第二级120的电流值I2ND由以下公式确定：
Figure BDA0003268667690000031
由于使用电荷泵电路来提供电流效率远低于1的电荷泵电压，因此最小化第二级120和第三级130的DC偏置电流是很重要的。更特别地，第二级120的DC偏置电流取决于以下值：HV线性调节器100的输出端子OUT处的输出电压VOUT的电平；以及第三级130的NMOS晶体管MOUT的栅极端子和源极端子之间的电压值Vgs(MOUT)和第二级120的进一步电阻器R3的值。
当输出电压VOUT的电平根据调节器设置而变化时，电压值Vgs(MOUT)和进一步电阻器R3的值会随着模型拐角和温度而变化。因此，为了降低电流值I2ND，第二级120的进一步电阻器R3的值将增加。
然而，进一步电阻器R3值的增加导致HV线性调节器100整体的面积损失和寄生增加。
为了避免增加这种电阻的大小，还可以使用电流镜。特别地，以三星电子有限公司名义申请的、公开号为KR 10-2009-0101739的韩国专利中公开了一种包括放大器和镜像电路的电压加法器。更特别地，根据该韩国专利申请，根据从放大器输出的电压形成电流路径，并且通过提供在电压端子与接地端子之间的镜像电路来控制电流，该镜像电路包括PMOS或NMOS晶体管。
发明内容
本发明的各个实施例涉及一种调节器，特别是向非易失性存储器提供偏置电压的高压线性调节器，该调节器包括能够降低电荷泵电压所供应的共源电流而不增加整个调节器面积占用并且允许使用具有低击穿电压的高压PMOS晶体管的电流镜，这在NAND闪存技术中很常见。
在本发明的实施例中，该调节器包括：高压电源端子、低压电源端子、输出端子、接地端子和内部节点；输入放大器，插入在低压电源端子与接地端子之间，并且根据分别在其负输入端子和正输入端子提供的参考电压和反馈电压在第一中间输出节点处输出第一输出电压；镜像电路，分别在内部节点与接地端子之间以及在内部节点与调节器的第二中间输出节点之间形成两个电流路径；以及共源共栅块，耦合在高压电源端子与内部节点之间，并且响应于调节器的第二中间输出节点处的电压而操作，在该第二中间输出节点处的两个电流路径中的一个由镜像电路形成。
调节器可以进一步包括输出级(output stage)，该输出级包括：最终晶体管(final transistor)，插入在调节器的高压电源端子和输出端子之间，用作源极跟随器级，该最终晶体管具有与调节器的第二中间输出节点连接的控制端子；以及分压器级，由插入在调节器的输出端子与调节器的接地端子之间的一系列第一电阻器和第二电阻器形成，并且具有向输入放大器提供反馈电压的公共节点。更特别地，最终晶体管具有耦合到第二中间输出节点的栅极端子以及电阻器反馈网络。
此外，调节器可以进一步包括共源晶体管，该共源晶体管插入在第二中间输出节点与接地端子之间，并且具有连接到第一中间输出节点的栅极端子。
利用根据本申请的调节器拓扑结构，调节器第二级的偏置电流即流经共源晶体管的漏极端子的电流由镜像电路的输入端子处的偏置电流确定。
在本发明的另一实施例中，耦合到镜像电路的输入端子的偏置电流由附加晶体管生成，该附加晶体管的漏极端子耦合到镜像电路的输入端子，其源极端子与地耦合，并且其栅极端子耦合到输入放大器的第二内部节点。
调节器可以进一步包括两个另外的共源共栅晶体管，另外的两个共源共栅晶体管分别连接在镜像电路的输入端子与附加晶体管的漏极之间以及第二中间输出端子与共源晶体管的漏极之间。这两个另外的共源共栅晶体管的栅极连接到偏置电压。
调节器可以进一步包括预充电晶体管，该预充电晶体管与第一共源共栅晶体管并联地插入在高压电源端子与内部节点之间，并且其栅极接收预充电偏置电压。
最后，调节器可以进一步包括米勒补偿电容器以及反馈电容器。
在本发明的另一实施例中，调节器包括：放大器，适于将参考电压和反馈电压进行比较以生成中间电压；第一晶体管，耦合在中间节点与地之间，并且可根据中间电压进行操作；第二晶体管，耦合在高压电源和输出节点之间，并且可根据中间节点的电压电平进行操作；分压器级，耦合在输出节点与地之间，并且适用于生成反馈电压；第三晶体管，耦合在高压电源与内部节点之间，并且可根据中间节点的电压电平进行操作；以及镜像电路，耦合到内部节点，并且适于生成从内部节点流向地的第一电流以及从内部节点流向中间节点的第二电流。
附图说明
根据下面的参照附图通过指示性和非限制性示例的方式给出的实施例描述，本公开的特征和优点将变得显而易见，其中
图1A示意性地示出现有技术的高压调节器的电路图。
图1B示意性地示出根据现有技术的方法的改变电阻器值以获得D/A转换的电路图。
图2示意性地示出根据本发明的实施例的调节器的电路图。
图3至图8示意性地示出根据本发明的可选实施例的调节器的电路图。
具体实施方式
下面将参照附图详细描述本发明的各个实施例。虽然结合本发明的实施例示出和描述了本发明，但是对于本领域技术人员而言显而易见的是，可以在不脱离本发明的精神和范围的情况下进行各种修改。说明书和权利要求书中使用的术语和词语不应被解释为它们的普通意义或字典意义。另外，可以省略本领域众所周知的构造的详细描述以避免不必要地模糊使本发明的要旨。
图2示意性地示出根据本发明的实施例的用于非易失性存储器的调节器(特别是高压线性调节器)的电路图。
调节器200包括：高压电源端子XPUMP，特别是接收在电荷泵电路(未示出)的输出端子处获得的电荷泵电压VPUMP；接地端子GND；以及输入放大器210，根据分别在其负输入端子和正输入端子提供的参考电压VREF和反馈电压VFEEDBACK而在第一中间输出节点OUT1处输出第一输出电压。因此，输入放大器210也被表示为第一级。
更特别地，输入放大器210插入在低电源电压VCC和接地端子GND之间，并且包括电流生成器，该电流生成器连接在低电源电压VCC和公共节点COM之间并且向该输入放大器210提供参考电流IREF。
此外，输入放大器210包括第一输入晶体管MPIN0，第一输入晶体管MPIN0插入在公共节点COM和第一电路节点X0之间并在其栅极端子处接收反馈电压VFEEDBACK，该第一输入晶体管的栅极端子是输入放大器210的正输入端子(+)。输入放大器210还包括第二输入晶体管MPIN1，第二输入晶体管MPIN1插入在公共节点COM与输入放大器210的第一中间输出节点OUT1之间并在其栅极端子处接收参考电压VREF，该第二输入晶体管的栅极端子是输入放大器210的负输入端子(-)。
此外，输入放大器210包括：第一输出晶体管MN0，以二极管方式连接，并且耦合在第一电路节点X0与接地端子GND之间；以及第二输出晶体管MN1，插入在第一中间输出节点OUT1与接地端子GND之间。第二输出晶体管MN1进一步具有在镜像电路节点NMIRR处连接到第一输出晶体管MN0的栅极端子的栅极端子。
第一输入晶体管MPIN0和第二输入晶体管MPIN1可以是在图中所示的示例中各自的体端子(bulk terminal)连接到公共节点COM的PMOS晶体管。第一输出晶体管MN0和第二输出晶体管MN1可以是NMOS晶体管。在实施例中，输入放大器210的所有晶体管可以是低压晶体管。在另一实施例中，第一输出晶体管MN0和第二输出晶体管MN1可以是高压晶体管。
调节器200进一步包括镜像电路230，该镜像电路230在高压电源端子XPUMP和接地端子GND之间形成电流路径，并且进一步连接到第二级260的共源晶体管MN2以及输出级220。输出级220包括插入在调节器200的高压电源端子XPUMP和输出端子OUT之间的最终晶体管MNOUT。因此，输出级220也被表示为第三级。
更特别地，镜像电路230包括第一镜像晶体管MP0，第一镜像晶体管MP0插入在处于内部电压的内部节点XINT与第二中间输出节点OUT2之间，并且具有连接到第二镜像晶体管MP1的栅极端子的栅极端子，该第二镜像晶体管MP1以二极管方式连接并且插入在内部节点XINT与连接到偏置电流IBIAS的偏置电流生成器的另一镜像电路节点PMIRR之间。第二中间输出节点OUT2进而连接到输出级220的最终晶体管MNOUT的栅极端子以及第二级260的共源晶体管MN2的漏极端子，并且向其提供第二级电流I2ND。
最终，共源晶体管MN2插入在第二中间输出节点OUT2与接地端子GND之间，并且具有连接到第一中间输出节点OUT1的栅极端子。因此，这种共源晶体管MN2从第二中间输出节点OUT2接收第二级电流I2ND。
第一镜像晶体管MP0和第二镜像晶体管MP1可以是各自的体端子连接到内部节点XINT的PMOS晶体管。
根据实施例，第一镜像晶体管MP0、第二镜像晶体管MP1、共源晶体管MN2和最终晶体管MNOUT可以是高压晶体管。
调节器200进一步包括分压器级240，分压器级240由插入在输出端子OUT与接地端子GND之间的一系列第一电阻器R1和第二电阻器R2形成，并且具有向输入放大器210提供反馈电压VFEEDBACK的公共节点XFB。特别地，第一电阻器R1插入在公共节点XFB与接地端子GND之间，并且第二电阻器R2插入在输出端子OUT与公共节点XFB之间。
可以验证，第二级电流I2ND表示如下。
Figure BDA0003268667690000081
此处，W和L分别是相应晶体管的宽度和长度。
第二级电流I2ND通常表示如下。
Figure BDA0003268667690000082
对于设计良好的电流镜，在通常情况下，当晶体管MP0和MP1具有相同的长度L时，第二级电流I2ND表示如上。
为了简化对其余部分的描述，L(MP0)＝L(MP1)，而不限制本申请的范围。
以这种方式，图2的调节器200通过适当地设计镜像晶体管的大小比W(MP0)/W(MP1)，特别是相对于已知的解决方案通过在整体上对调节器200的面积影响很小的情况下减小这种大小比，能够在几乎没有面积损失的情况下减小第二级电流I2ND。
此外，第二级电流I2ND现在独立于调节器200的输出电压电平VOUT以及电荷泵电压VPUMP。
此外，连接到调节器200的电荷泵电路所产生的总电流等于IBIAS+I2ND+IOUT，该IOUT是分压器级240中流动的电流。
调节器200还包括共源共栅块250中的第一共源共栅晶体管MNDEP0，该第一共源共栅晶体管MNDEP0耦合在高压电源端子XPUMP和镜像电路230(特别地，在镜像电路230的内部节点XINT)之间，并且响应于第二中间输出节点OUT2的电压而操作，镜像电路230在第二中间输出节点OUT2处形成电流路径。
在实施例中，第一共源共栅晶体管MNDEP0可以是NMOS耗尽型晶体管。例如，第一共源共栅晶体管MNDEP0可以是高压NMOS耗尽型晶体管。
NMOS耗尽型晶体管的阈值电压低于零。高压NMOS耗尽型晶体管的典型电压阈值可以在-3V至-1V的范围内。
以这种方式，共源共栅块250中的第一共源共栅晶体管MNDEP0能够防止镜像电路230中的晶体管的击穿，特别是防止第一镜像晶体管MP0的击穿。
事实上，可用于NAND闪存技术的高压PMOS晶体管通常具有较低的结击穿电压(junction breakdown voltage)BV，通常在8V～10V左右，而相同技术中的高压NMOS晶体管的结击穿电压BV高于24V。
在共源共栅块250中没有第一共源共栅晶体管MNDEP0的情况下，第一镜像晶体管MP0在其源极和漏极端子之间的电压差Vsd以及其体和漏极端子之间的电压差Vbd(均等于VPUMP-VOUT+Vgs(MNOUT))高于其击穿电压BV时，可能会发生击穿。
为了避免第一镜像晶体管MP0的击穿，将第一共源共栅晶体管MNDEP0插入在高压电源端子XPUMP与作为第一镜像晶体管MP0和第二镜像晶体管MP1的共源端子的内部节点XINT之间，其中其控制端子或栅极端子连接到第一镜像晶体管MP0的漏极端子，其源极端子连接到第一镜像晶体管MP0的源极端子。以这种方式，通过以下等式来验证：
Vsd(MP0)＝Vbd(MP0)＝-Vgs(MNDEP0)
第一共源共栅晶体管MNDEP0的栅-源电压差Vgs等于第一镜像晶体管MP0的漏-源电压差Vds和漏-体电压差Vdb。
这意指在调节器200的导通状态期间，第一镜像晶体管MP0的源-漏电压差Vsd和体-漏电压差Vbd由共源共栅块250的第一共源共栅晶体管MNDEP0的栅-源电压差Vsg设置，该栅-源电压差Vsg在-3V～-1V的范围内，该第一共源共栅晶体管MNDEP0是NMOS耗尽型晶体管。
因此，第一镜像晶体管MP0的源-漏电压差Vsd和体-漏电压差Vbd也被设置在1V～3V范围内，低于第一镜像晶体管MP0的击穿电压BV。
以这种方式，图2的调节器200能够保护第一镜像晶体管MP0免受击穿电压BV的影响。
图3示意性地示出根据本发明的可选实施例的调节器的电路图。
图3的调节器200包括图2的调节器200中由相同附图标记表示的所有元件。
根据可选实施例，调节器200进一步包括电流缓冲晶体管MN3，电流缓冲晶体管MN3插入在镜像电路230的另一镜像电路节点PMIRR与接地端子GND之间并接收偏置电流IBIAS。电流缓冲晶体管MN3的栅极端子连接到输入放大器210的镜像电路节点NMIRR。
在实施例中，电流缓冲晶体管MN3可以是高压NMOS晶体管。
以这种方式，在不增加DC电流消耗的情况下，调节器200的转换速率(slew rate)增加。除其它因素之外，高压调节器的转换速率最大值由提供到输出级220的最大电流值确定，而该最大电流值又由调节器200的镜像电路230的第二中间输出节点OUT2处的电流值确定，并且具有较高转换速率允许调节器的快速启动或快速输出下降恢复，这是调节器最重要的参数之一。
如前所述，提供到第二中间输出节点OUT2的电流即第二级电流I2ND由IBIAS*W(MP0)/W(MP1)给出，并且可以通过增加偏置电流IBIAS或镜像PMOS晶体管大小比的值来增加转换速率值。这种方法的主要缺点与调节器200整体的DC或静止状态下的电流消耗的相应增加有关。
根据图3所示的可选实施例，偏置电流IBIAS是固定的DC电流，由电流缓冲晶体管MN3提供，电流缓冲晶体管MN3的栅极与第一输出晶体管MN0的栅极和漏极端子相连，MN3和MN0以这种方式处于电流镜像配置中。
因此，偏置电流IBIAS的值取决于输入放大器210的参考电流IREF，其DC值由下式给出。
Figure BDA0003268667690000111
类似地，可以验证，第二级电流I2ND表示如下。
Figure BDA0003268667690000112
其DC值由下式给出。
Figure BDA0003268667690000113
如前所述，所有镜像晶体管已经被视为具有相同的长度，这通常是电流镜设计良好的情况，而不限制本申请的范围。
例如，调节器200可以根据以下大小来设计：W(MP0)＝W(MP1)并且W(MN3)＝W(MN0)。在这种情况下，第二级电流I2ND等于IREF/2，即，参考电流IREF是输入放大器210的DC偏置电流IBIAS。
需要注意的是，在启动时或在转换速率条件下输出电压下降期间，反馈电压VFEEDBACK远低于参考电压VREF。这意指输入放大器210内部的第一输入晶体管MPIN0汲取几乎所有的参考电流IREF，而第二输入晶体管MPIN1不汲取任何电流。
以这种方式，第一输出晶体管MN0汲取所有参考电流IREF(而不是DC条件期间的IREF/2)，而且电流缓冲晶体管MN3、第二镜像晶体管MP1和第一镜像晶体管MP0汲取的电流值等于参考电流IREF(而不是DC条件期间的IREF/2)。
为此，在转换速率条件下第二中间输出节点OUT2处的电流值相对于DC电流值增加了两倍，而调节器200的DC消耗没有增加。
因此，图3的调节器200具有高转换速率，允许快速启动和输出下降恢复操作。
图4示意性地示出根据本发明的另一可选实施例的调节器的电路图。
图4的调节器200包括图3的调节器200中由相同附图标记表示的所有元件。
根据该可选实施例，调节器200的共源共栅块250进一步包括预充电晶体管MNDEP1，预充电晶体管MNDEP1与第一共源共栅晶体管MNDEP0并联插入，即，插入在高压电源端子XPUMP和镜像电路230的内部节点XINT之间。此外，预充电晶体管MNDEP1的栅极端子接收预充电偏置电压VBIAS1，以确保在所有情况下启动。
在实施例中，预充电晶体管MNDEP1可以是NMOS耗尽型晶体管。例如，预充电晶体管可以是高压NMOS耗尽型晶体管。
可以验证，从第二中间输出节点OUT2约为0V的初始条件开始，调节器200中包括的所有晶体管处于关断状态。
为简单起见，镜像电路230的PMOS晶体管，特别是第一镜像晶体管MP0和第二镜像晶体管MP1具有相同的阈值电压Vth(MP)。
可以验证，在开始启动操作时，如果第一共源共栅晶体管MNDEP0的阈值电压的绝对值大于PMOS晶体管的阈值电压的绝对值(|Vth(MNDEP0)|>|Vth(MP)|)，则即使第二中间输出节点OUT2最初处于0V，第一共源共栅晶体管MNDEP0、第一镜像晶体管MP0和第二镜像晶体管MP1也将导通。另一方面，如果第一共源共栅晶体管MNDEP0的阈值电压的绝对值小于PMOS晶体管的阈值电压的绝对值(|Vth(MNDEP0)|<|Vth(MP)|)，则第二中间输出节点OUT2处的初始电压值等于0V不足以导通第一共源共栅晶体管MNDEP0、第一镜像晶体管MP0和第二镜像晶体管MP1。
然而，由于预充电晶体管MNDEP1的栅极端子连接预充电偏置电压VBIAS1，这种预充电偏置电压VBIAS1是具有能够在所有角落(corner)保证以下条件的值的正电压(>0V)就足够了。
VBIAS1+|Vth(MNDEP0)|>|Vth(MP)|
更特别地，预充电偏置电压VBIAS1可以是合适的模拟电压以满足上述关系；可选地，如果调节器200的逻辑使能信号的高态(high state)电压值保证上述关系，则该逻辑使能信号可以用作预充电偏置电压VBIAS1。
以这种方式，图4的调节器200能够确保在所有条件下启动。
需要注意的是，预充电偏压值VBIAS1应选择低于第二中间节点OUT2处的电压电平，以使预充电晶体管MNDEP1在调节器导通状态期间始终关断。以这种方式，预充电晶体管MNDEP1仅在调节器启动期间操作，并且在调节器200已经完成启动时自动关断。
图5示意性地示出根据本发明的可选实施例的调节器的电路图。
图5的调节器200包括图4的调节器200中由相同附图标记表示的所有元件。
根据可选实施例，调节器200进一步包括补偿电容器CM，补偿电容器CM插入在镜像电路230的第二中间输出节点OUT2和输入放大器210的第一中间输出节点OUT1之间。
可选地，如图6所示，补偿电容器CM插入在调节器200的输出端子OUT和输入放大器210的第一中间输出节点OUT1之间。
补偿电容器CM作为米勒电容器(Miller capacitor)，连接到输入放大器210，根据图5的实施例，其由镜像电路230驱动，根据图6的实施例，其由输出级220驱动，该输出级220是可以提供更多电流的源极跟随器。
以这种方式，图5和图6的调节器200能够确保稳定的反馈条件。
对于本领域技术人员而言将显而易见的是，在不偏离本申请的思想的情况下，图5和图6的实施例中表示的频率补偿电容器可以由一系列的补偿电容器和补偿电阻器或者任何其它频率补偿布置代替。
图7示意性地示出根据本发明的可选实施例的调节器的电路图。
图7的调节器200包括图6的调节器200中由相同附图标记表示的所有元件。
根据可选实施例，调节器200进一步包括共源共栅配置中的两个NMOS晶体管。
具体地，调节器200包括：第二共源共栅晶体管MNC2，连接在第二中间输出节点OUT2与共源晶体管MN2的漏极之间，并且具有接收偏置电压VBIAS的栅极端子；以及类似的第三共源共栅晶体管MNC3，插入在另一镜像电路节点PMIRR与电流缓冲晶体管MN3的漏极之间，并且具有接收偏置电压VBIAS的栅极端子。
通过插入第二共源共栅晶体管MNC2和第三共源共栅晶体管MNC3，可以使电流缓冲晶体管MN3与输入放大器210的第一输出晶体管MN0匹配，并且使共源晶体管MN2与输入放大器210的第二输出晶体管MN1匹配。
需要注意的是，使电流缓冲晶体管MN3与第一输出晶体管MN0匹配并且使共源晶体管MN2与第二输出晶体管MN1匹配意指这些晶体管的长度相同并且类型相同，例如它们是LV晶体管。
这种匹配减少了调节器200的电压输入偏移的不利影响，从而提高了D/A转换精度。
在实施例中，共源共栅晶体管MNC2和MNC3可以是高压晶体管并且偏置电压VBIAS可以是合适的模拟电压。
以这种方式，共源晶体管MN2和电流缓冲晶体管MN3可以由低压晶体管构成，这提高了分别与第一输出晶体管MN0和第二输出晶体管MN1的匹配。
还应注意的是，插入共源共栅晶体管MNC2和MNC3还具有增加调节器200的DC增益的有益效果。
图8示意性地示出根据本发明的另一可选实施例的调节器的电路图。
图8的调节器200包括图7的调节器200中由相同附图标记表示的所有元件。
根据可选实施例，调节器200进一步包括反馈电容器CF，反馈电容器CF插入在输出端子OUT与另一内部节点NODE_F之间，该另一内部节点NODE_F对应于电流缓冲晶体管MN3与第三共源共栅晶体管MNC3之间的连接节点。
以这种方式，当输出端子OUT下降时，另一内部节点NODE_F就会突然下降，因为它是通过反馈电容器CF与输出端子OUT处的电压电容性耦合的。由于第三共源共栅晶体管MNC3的栅-源电压差Vgs的相应增加，这种另一内部节点NODE_F的突然下降导致偏置电流IBIAS突然增加到其稳态值以上。反过来，偏置电流IBIAS的突然增加导致第二级电流I2ND突然增加到其稳态值以上，从而使第二中间输出节点OUT2快速增加。
最终，由于反馈电容器CF导致第二中间输出节点OUT2的快速增加，调节器200的输出端子OUT的下降快速恢复。
以这种方式，图8的调节器200具有改进的下降恢复性能。
前述调节器使用电流镜以及用来保护这种电流镜(特别是其第一镜像晶体管)免受击穿电压BV影响的共源共栅，该电流镜允许通过降低其第二级电流来使DC偏置电流最小化而不会导致面积损失和寄生增加。
此外，通过使用缓冲晶体管，可以提高调节器的转换速率，以允许这种调节器快速启动和快速恢复输出下降。
还可以使用合适的预充电晶体管来确保调节器在所有条件下正确启动，并且米勒电容器可以使反馈调节器稳定。
最后，可以提供共源共栅配置以最小化调节器偏移，并且可以插入另外的反馈电容器以进一步提高调节器的下降恢复性能。
从上文可以理解，尽管为了说明的目的已经在本文中描述了本发明的特定实施例，但是在不偏离本发明的精神和范围的情况下可以进行各种修改。因此，本发明不受所附权利要求书的限制。

Claims (20)

1.一种调节器，包括：
高压电源端子、低压电源端子、输出端子、接地端子和内部节点；
输入放大器，插入在所述低压电源端子与所述接地端子之间，并且根据分别在所述输入放大器的负输入端子和正输入端子提供的参考电压和反馈电压在第一中间输出节点处输出第一输出电压；
镜像电路，分别在所述内部节点与所述接地端子之间以及在所述内部节点与所述调节器的第二中间输出节点之间形成两个电流路径；
共源共栅块，耦合在所述高压电源端子与所述内部节点之间，并且响应于所述调节器的所述第二中间输出节点处的电压而操作，在所述第二中间输出节点处的所述两个电流路径中的一个由所述镜像电路形成。
2.根据权利要求1所述的调节器，进一步包括输出级，所述输出级包括：
最终晶体管，插入在所述调节器的所述高压电源端子与所述输出端子之间，用作源极跟随器级，并且具有与所述调节器的所述第二中间输出节点连接的控制端子；
分压器级，由插入在所述调节器的所述输出端子和所述调节器的所述接地端子之间的一系列第一电阻器和第二电阻器形成，并且具有向所述输入放大器提供所述反馈电压的公共节点。
3.根据权利要求1所述的调节器，进一步包括共源晶体管，所述共源晶体管插入在所述第二中间输出节点与所述接地端子之间，并且具有连接到所述第一中间输出节点的栅极端子。
4.根据权利要求1所述的调节器，
其中所述镜像电路包括：
第一镜像晶体管，插入在所述调节器的所述内部节点与所述第二中间输出节点之间；
第二镜像晶体管，以二极管方式连接并且插入在所述内部节点与另一镜像电路输入节点之间；以及
偏置电流生成器，提供偏置电流并连接在所述另一镜像电路输入节点与所述接地端子之间，并且
其中所述第一镜像晶体管和所述第二镜像晶体管各自的控制端子互连。
5.根据权利要求4所述的调节器，其中所述第一镜像晶体管和所述第二镜像晶体管是PMOS晶体管，各自的体端子连接到所述内部节点。
6.根据权利要求1所述的调节器，
其中所述输入放大器包括：
电流生成器，连接在所述低压电源端子与公共节点之间，并且向所述输入放大器提供参考电流；
第一输入晶体管，插入在所述公共节点与第一电路节点之间，并且在所述第一输入晶体管的栅极端子处接收反馈电压，所述第一输入晶体管的栅极端子是所述输入放大器的正输入端子；
第二输入晶体管，插入在所述公共节点与所述第一中间输出节点之间，并且在所述第二输入晶体管的栅极端子处接收参考电压，所述第二输入晶体管的栅极端子是所述输入放大器的负输入端子；
第一输出晶体管，以二极管方式连接并且耦合在所述第一电路节点与所述接地端子之间；以及
第二输出晶体管，插入在所述第一中间输出节点与所述接地端子之间，
其中所述第一输出晶体管和所述第二输出晶体管各自的栅极端子互连，并且
其中所述第一输入晶体管和所述第二输入晶体管各自的体端子连接到所述公共节点。
7.根据权利要求1所述的调节器，其中所述共源共栅块包括第一共源共栅晶体管，所述第一共源共栅晶体管插入在所述高压电源端子与所述内部节点之间，并且具有连接到所述第二中间输出节点的控制端子，所述第一共源共栅晶体管是NMOS耗尽型晶体管。
8.根据权利要求7所述的调节器，其中所述共源共栅块进一步包括预充电晶体管，所述预充电晶体管与所述第一共源共栅晶体管并联地插入在所述高压电源端子与所述内部节点之间，并且具有接收预充电偏置电压的栅极端子。
9.根据权利要求1所述的调节器，
其中所述镜像电路包括：
第一镜像晶体管，插入在所述调节器的所述内部节点与所述第二中间输出节点之间；
第二镜像晶体管，以二极管方式连接并且插入在所述内部节点与另一镜像电路输入节点之间；以及
电流缓冲晶体管，插入在所述第二镜像晶体管与所述接地端子之间，并且具有连接到所述输入放大器的电路节点的控制端子，并且
其中所述第一镜像晶体管和所述第二镜像晶体管各自的控制端子互连。
10.根据权利要求9所述的调节器，
进一步包括：
第二共源共栅晶体管，连接在所述第二中间输出节点与共源晶体管之间，并且具有接收偏置电压的控制端子；以及
第三共源共栅晶体管，插入在所述第二镜像晶体管与所述电流缓冲晶体管之间，并且具有接收所述偏置电压的控制端子，
其中所述第二共源共栅晶体管与所述共源晶体管处于共源共栅NMOS配置，并且所述第三共源共栅晶体管与所述电流缓冲晶体管处于共源共栅NMOS配置。
11.根据权利要求1所述的调节器，进一步包括补偿电容器，所述补偿电容器插入在所述调节器的所述第二中间输出节点与所述输入放大器的所述第一中间输出节点之间。
12.根据权利要求1所述的调节器，进一步包括补偿电容器，所述补偿电容器插入在所述调节器的所述输出端子与所述输入放大器的所述第一中间输出节点之间。
13.根据权利要求10所述的调节器，进一步包括反馈电容器，所述反馈电容器插入在所述调节器的所述输出端子与另一内部节点之间，所述另一内部节点对应于所述电流缓冲晶体管与所述第三共源共栅晶体管之间的连接节点。
14.根据权利要求1所述的调节器，其中所述输入放大器包括所有的低压晶体管。
15.根据权利要求2所述的调节器，其中所述镜像电路包括所有的高压晶体管，并且所述最终晶体管是高压晶体管。
16.根据权利要求8所述的调节器，其中所述第一共源共栅晶体管和所述预充电晶体管是高压NMOS耗尽型晶体管。
17.根据权利要求3所述的调节器，其中所述共源晶体管是高压晶体管。
18.根据权利要求10所述的调节器，其中所述共源晶体管与所述输入放大器的第二输出晶体管匹配。
19.根据权利要求10所述的调节器，其中所述电流缓冲晶体管与所述输入放大器的第一输出晶体管匹配，所述第一输出晶体管以二极管方式连接并且耦合在所述电路节点与所述接地端子之间。
20.一种调节器，包括：
放大器，比较参考电压和反馈电压以生成中间电压；
第一晶体管，耦合在中间节点与地之间，并且根据所述中间电压进行操作；
第二晶体管，耦合在高压电源与输出节点之间，并且根据所述中间节点的电压电平进行操作；
分压器级，耦合在所述输出节点与地之间，并且生成所述反馈电压；
第三晶体管，耦合在所述高压电源与内部节点之间，并且根据所述中间节点的电压电平进行操作；以及
镜像电路，耦合到所述内部节点，并且生成从所述内部节点流向地的第一电流以及从所述内部节点流向所述中间节点的第二电流。
CN202111094643.3A 2021-02-05 2021-09-17 高压调节器 Pending CN114860025A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102021000002618 2021-02-05
IT102021000002618A IT202100002618A1 (it) 2021-02-05 2021-02-05 Regolatore ad alta tensione

Publications (1)

Publication Number Publication Date
CN114860025A true CN114860025A (zh) 2022-08-05

Family

ID=75439375

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111094643.3A Pending CN114860025A (zh) 2021-02-05 2021-09-17 高压调节器

Country Status (3)

Country Link
US (1) US11829174B2 (zh)
CN (1) CN114860025A (zh)
IT (1) IT202100002618A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3379369B1 (en) * 2017-03-23 2021-05-26 ams AG Low-dropout regulator having reduced regulated output voltage spikes
WO2024086432A1 (en) * 2022-10-21 2024-04-25 Psemi Corporation Low voltage cascode current mirror

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040030308A (ko) * 2002-09-25 2004-04-09 세이코 인스트루먼트 가부시키가이샤 전압 레귤레이터
US20080284395A1 (en) * 2007-03-21 2008-11-20 Vimicro Corporation Low Dropout Voltage regulator
TW201428442A (zh) * 2012-09-07 2014-07-16 Seiko Instr Inc 電壓調節器
CN206224278U (zh) * 2016-02-03 2017-06-06 意法设计与应用股份有限公司 电压调节器电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090101739A (ko) 2008-03-24 2009-09-29 삼성전자주식회사 전류원을 이용하는 전압 가산기
US20140117950A1 (en) * 2012-10-29 2014-05-01 Stmicroelectronics Asia Pacific Pte Ltd Voltage regulator circuit
US9196375B2 (en) * 2013-07-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040030308A (ko) * 2002-09-25 2004-04-09 세이코 인스트루먼트 가부시키가이샤 전압 레귤레이터
US20080284395A1 (en) * 2007-03-21 2008-11-20 Vimicro Corporation Low Dropout Voltage regulator
TW201428442A (zh) * 2012-09-07 2014-07-16 Seiko Instr Inc 電壓調節器
CN206224278U (zh) * 2016-02-03 2017-06-06 意法设计与应用股份有限公司 电压调节器电路
CN107037850A (zh) * 2016-02-03 2017-08-11 意法设计与应用股份有限公司 具有改进的线性调节瞬态响应的电压调节器

Also Published As

Publication number Publication date
US11829174B2 (en) 2023-11-28
IT202100002618A1 (it) 2022-08-05
US20220253083A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
US9030186B2 (en) Bandgap reference circuit and regulator circuit with common amplifier
KR100462270B1 (ko) Mos 충전펌프 발생 및 레귤레이션 방법 및 장치
US10541677B2 (en) Low output impedance, high speed and high voltage generator for use in driving a capacitive load
US7932707B2 (en) Voltage regulator with improved transient response
US20030076159A1 (en) Stack element circuit
CN114860025A (zh) 高压调节器
US7276961B2 (en) Constant voltage outputting circuit
CN111781981A (zh) 具有快速反馈和优化频率响应的数字低压差稳压器
US20200081466A1 (en) Semiconductor integrated circuit
US9285821B2 (en) Negative reference voltage generating circuit and negative reference voltage generating system using the same
US20070069711A1 (en) Diode stack high voltage regulator
US9360877B2 (en) Negative voltage regulation circuit and voltage generation circuit including the same
KR100897286B1 (ko) 부전위 방전 회로
KR101432494B1 (ko) 로우드랍아웃 전압레귤레이터
US20060164155A1 (en) Low-ripple boosted voltage generator
KR102546490B1 (ko) 고전압 조정기
US6922099B2 (en) Class AB voltage regulator
JP2008270732A (ja) 半導体装置
US7532515B2 (en) Voltage reference generator using big flash cell
TW202034317A (zh) 電流電壓轉換電路、基準電壓產生電路及非揮發性半導體存儲裝置
JP6035824B2 (ja) 昇圧回路
JP2008197723A (ja) 電圧発生回路
CN111831046B (zh) 输出级电路及其稳压器
CN109062308B (zh) 电压调整电路
US20100148855A1 (en) Constant Reference Cell Current Generator For Non-Volatile Memories

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination