IT202100002618A1 - Regolatore ad alta tensione - Google Patents

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Description

DESCRIZIONE
CAMPO DELL?INVENZIONE
La presente divulgazione si riferisce a un regolatore ad alta tensione.
La divulgazione si riferisce in particolare, ma non esclusivamente, a un regolatore ad alta tensione per fornire tensioni di polarizzazione a una memoria non volatile.
BACKGROUND DELL?INVENZIONE
Tra i vari tipi di dispositivi di memoria flash, i dispositivi di memoria flash di tipo NAND vengono utilizzati sempre pi? come mezzi di memorizzazione di dati ad alta capacit?. I regolatori ad alta tensione vengono utilizzati per fornire livelli di tensione differenti allo stack NAND. Ad esempio, ciascuna cella di una memoria flash deve essere programmata per memorizzare informazioni mediante intrappolamento di elettroni nel gate flottante. L?operazione di programmazione viene eseguita portando una tensione positiva forte sul gate di controllo per forzare una corrente a scorrere dal canale al gate di controllo attraverso il gate flottante. Di solito sono richiesti differenti livelli di tensioni di programmazione, e un regolatore ad alta tensione viene utilizzato per fornire differenti livelli di tensione.
Analogamente, livelli di polarizzazione ad alta tensione sono necessari anche durante un?operazione di lettura e un?operazione di cancellazione.
Pi? in particolare, una memoria flash NAND comprende di solito un regolatore lineare ad alta tensione o HV che ? un blocco DAC (convertitore analogico-digitale) in grado di emettere una tensione analogica maggiore rispetto a una tensione di alimentazione.
La Fig. 1A mostra un regolatore lineare HV per una memoria flash NAND realizzato secondo l?arte nota.
Il regolatore lineare HV 100 comprende un primo stadio 110 che include un amplificatore operazionale OPAMP per ricevere una tensione di riferimento VREF e una tensione di feedback VFEEDBACK per emettere una tensione che amplifica la differenza della tensione di riferimento VREF e della tensione di feedback VFEEDBACK. Il regolatore lineare HV 100 comprende ulteriormente un secondo stadio 120 inserito tra una tensione di pompa di carica VPUMP e massa GND e che comprende una configurazione a source comune che include una serie tra un ulteriore resistore R3 e un transistore NMOS M3 che sono interconnessi in corrispondenza di un nodo interno X3, a propria volta connesso a un terminale di gate di un transistore NMOS MOUT di un terzo stadio 130. Il gate del transistore NMOS M3 del secondo stadio 120 ? connesso elettricamente all?uscita dell?amplificatore operazionale OPAMP del primo stadio 110. Inoltre, il transistore NMOS MOUT del terzo stadio 130 viene inserito tra la tensione di pompa di carica VPUMP e un terminale di uscita OUT del regolatore lineare HV 100 e agisce come stadio di inseguitore di source alimentato mediante tensione di pompa di carica VPUMP come ottenuta in corrispondenza di un terminale di uscita di un circuito di pompa di carica (non mostrato).
Di solito, il transistore NMOS MOUT del terzo stadio 130 e il transistore NMOS M3 del secondo stadio 120 sono transistori ad alta tensione. Inoltre, l?amplificatore operazionale OPAMP comprende di solito solamente transistori a bassa tensione.
Infine, il regolatore lineare HV 100 comprende un partitore di tensione 140 formato da una serie tra un primo resistore R1 e un secondo resistore R2 inseriti tra il terminale di uscita OUT e massa GND e che hanno un nodo comune XFB che fornisce la tensione di feedback VFEEDBACK all?amplificatore operazionale OPAMP. In particolare, il primo resistore R1 ? inserito tra il nodo comune XFB e massa GND e il secondo resistore R2 ? inserito tra il terminale di uscita OUT e il nodo comune XFB.
Un bus di segnali digitali potrebbe cambiare un valore di resistore R1 o R2 (o entrambi) per eseguire la conversione D/A (da digitale ad analogico), come mostrato nella Fig. 1B. In questo caso, ciascun resistore R1 e R2 comprende una pluralit? di resistori R e una pluralit? di transistori MOS di abilitazione e ciascuno della pluralit? di resistori R pu? avere lo stesso valore di resistenza o differenti valori di resistenza. Ad esempio, ciascun resistore R1 e R2 comprende una serie tra una pluralit? di elementi resistivi cos? come una pluralit? di transistori MOS di abilitazione connessi a differenti nodi di interconnessione degli elementi resistivi, in modo tale da abilitare un numero differente di elementi resistivi secondo le necessit?, i transistori MOS di abilitazione essendo connessi ai segnali digitali.
Si utilizza ?ad alta tensione? per un transistore NMOS ad alta tensione per un intervallo da 5 o 6 volt fino a 24 volt nella fase di programmazione. L?intervallo tipico di alta tensione potrebbe essere da 7 oppure 8 a 20 volt.
L?amplificatore operazionale OPAMP forma una rete di feedback che riceve una tensione di riferimento VREF e una tensione di feedback VFEEDBACK che ? una tensione divisa dalla rete resistiva formata da R1 e R2 del partitore di tensione. Il valore di corrente I2ND fornito al secondo stadio 120 ? determinato dalla seguente formula:
A causa dell?utilizzo di un circuito di pompa di carica per fornire la tensione di pompa di carica, che ha un?efficienza di corrente ben al di sotto di 1, ? importante minimizzare una corrente di polarizzazione DC del secondo stadio 120 e del terzo stadio 130. Pi? in particolare, una corrente di polarizzazione DC del secondo stadio 120 dipende dai seguenti valori:
- un livello della tensione di uscita VOUT in corrispondenza del terminale di uscita OUT del regolatore lineare HV 100;
- il valore di tensione Vgs(MOUT) tra il terminale di gate e di source del transistore NMOS MOUT del terzo stadio 130 e il valore dell?ulteriore resistore R3 del secondo stadio 120.
Mentre il livello della tensione di uscita VOUT cambia secondo l?impostazione di regolatore, il valore di tensione Vgs(MOUT) e il valore dell?ulteriore resistore R3 cambiano in angoli modello e temperatura. Quindi, al fine di diminuire il valore di corrente I2ND deve essere aumentato il valore dell?ulteriore resistore R3 del secondo stadio 120.
? tuttavia immediato verificare che un aumento del valore dell?ulteriore resistore R3 si traduce in uno svantaggio in area e un aumento parassitario del regolatore lineare HV 100 nel suo complesso.
Al fine di evitare un aumento della dimensione di tale resistenza potrebbe essere usato anche uno specchio di corrente. In particolare, un sommatore di tensione che comprende un amplificatore e un circuito di specchio ? divulgato nella pubblicazione di brevetto coreano n? KR 10-2009-0101739 a nome di
Pi? in particolare, secondo questa pubblicazione di brevetto coreano viene formato un percorso di corrente secondo un?uscita di tensione da un amplificatore e la corrente ? controllata fornendo un circuito di specchio tra un terminale di tensione e un terminale di massa e un terminale di tensione, tale circuito di specchio comprendendo transistori PMOS o NMOS.
SOMMARIO DELL?INVENZIONE
Le forme di realizzazione dell?invenzione sono dirette a un regolatore, in particolare un regolatore lineare ad alta tensione per fornire tensioni di polarizzazione a una memoria non volatile, che comprende uno specchio di corrente in grado di diminuire la corrente di uno stadio di source comune alimentato mediante una tensione di pompa di carica senza aumentare l?area di occupazione del regolatore nel suo complesso e permettendo l?utilizzo di transistori ad alta tensione PMOS con una tensione di breakdown bassa, come ? usuale nella tecnologia flash NAND.
In una forma di realizzazione dell?invenzione, il regolatore comprende un terminale di alimentazione ad alta tensione, un terminale di alimentazione a bassa tensione, un terminale di uscita, un terminale di massa e un nodo interno; un amplificatore di ingresso inserito tra il terminale di alimentazione a bassa tensione e il terminale di massa e che emette una prima tensione di uscita in corrispondenza di un primo nodo di uscita intermedio secondo una tensione di riferimento e una tensione di feedback fornite in corrispondenza rispettivamente dei suoi terminali positivi e negativi; un circuito di specchio che forma due percorsi di corrente rispettivamente tra il nodo interno e il terminale di massa e tra il nodo interno e un secondo nodo di uscita intermedio del regolatore; e un blocco cascode accoppiato tra il terminale di alimentazione ad alta tensione e il nodo interno e che funziona in risposta a una tensione in corrispondenza di un secondo nodo di uscita intermedio del regolatore in cui uno dei percorsi di corrente ? formato dal circuito di specchio.
Il regolatore pu? comprendere ulteriormente uno stadio di uscita che include un transistore finale inserito tra il terminale di alimentazione ad alta tensione e il terminale di uscita del regolatore, che agisce come stadio di inseguitore di source, il transistore finale avendo un terminale di controllo connesso al secondo nodo di uscita intermedio del regolatore; e uno stadio partitore di tensione formato da una serie tra un primo resistore e un secondo resistore inseriti tra il terminale di uscita del regolatore e il terminale di massa del regolatore e che hanno un nodo comune che fornisce la tensione di feedback all?amplificatore di ingresso. Pi? in particolare, il transistore finale ha un terminale di gate accoppiato al secondo nodo di uscita intermedio e una rete di feedback resistiva.
Inoltre, il regolatore pu? comprendere ulteriormente un transistore a source comune inserito tra il secondo nodo di uscita intermedio e il terminale di massa e che ha un terminale di gate connesso al primo nodo di uscita intermedio.
Con la topologia di regolatore secondo la presente domanda, la corrente di polarizzazione del secondo stadio del regolatore, che ? la corrente che scorre attraverso il terminale di drain del transistore di source comune, viene determinata mediante la corrente di polarizzazione in corrispondenza del terminale di ingresso del circuito di specchio.
In un?altra forma di realizzazione, la corrente di polarizzazione accoppiata al terminale di ingresso del circuito di specchio viene generata da un transistore aggiuntivo che ha il suo terminale di drain accoppiato al terminale di ingresso del circuito di specchio, il suo terminale di source accoppiato a massa, e il suo terminale di gate accoppiato a un secondo nodo interno dell?amplificatore di ingresso.
Il regolatore potrebbe comprendere ulteriormente due ulteriori transistori cascode connessi rispettivamente tra terminale di ingresso del circuito di specchio e drain del transistore aggiuntivo e tra secondo terminale di uscita intermedio e drain del transistore di source comune. Questi due ulteriori transistori cascode hanno il loro gate connesso a una polarizzazione di tensione.
Il regolatore potrebbe comprendere ulteriormente un transistore di precarica che ? inserito in parallelo al primo transistore cascode tra la tensione di alimentazione alta e il nodo interno con il suo gate che riceve una tensione di polarizzazione di precarica.
Infine, il regolatore pu? comprendere ulteriormente un condensatore di compensazione Miller cos? come un condensatore di feedback.
BREVE DESCRIZIONE DEI DISEGNI
Le caratteristiche e i vantaggi della divulgazione saranno chiari dalla seguente descrizione di sue forme di realizzazione date a titolo esemplificativo e non limitativo con riferimento ai disegni allegati, in cui
la Fig. 1A mostra schematicamente un diagramma di circuito di un regolatore ad alta tensione convenzionale.
La Fig. 1B mostra schematicamente un diagramma di circuito in cui i valori dei resistori vengono cambiati per ottenere una conversione D/A secondo un?arte nota.
La Fig. 2 mostra schematicamente un diagramma di circuito di un regolatore secondo una forma di realizzazione.
Le Fig. da 3 a 8 mostrano schematicamente un diagramma di circuito di un regolatore secondo forme di realizzazione alternative.
DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE
Forme di realizzazione esemplificative della presente invenzione verranno descritte in dettaglio nel seguito con riferimento ai disegni accompagnatori. Mentre la presente invenzione ? mostrata e descritta in connessione a sue forme di realizzazione esemplificative, sar? chiaro ai tecnici del ramo che possono essere realizzate varie modifiche senza allontanarsi dallo spirito e ambito dell?invenzione. I termini e le parole utilizzati nella descrizione e rivendicazioni non devono essere intesi nel loro senso ordinario o da dizionario. In aggiunta, le descrizioni dettagliate di costruzioni ben note nell?arte possono essere omesse per evitare di mettere in ombra in modo non necessario l?essenza della presente invenzione.
La Fig. 2 mostra schematicamente un diagramma di circuito di un regolatore, in particolare un regolatore lineare ad alta tensione per una memoria non volatile.
Il regolatore 200 comprende un terminale di alimentazione ad alta tensione XPUMP, in particolare che riceve una tensione di pompa di carica VPUMP come ottenuta in corrispondenza di un terminale di uscita di un circuito di pompa di carica (non mostrato) e un terminale di massa GND cos? come un amplificatore di ingresso 210 che emette una prima tensione di uscita in corrispondenza di un primo nodo di uscita intermedio OUT1 secondo una tensione di riferimento VREF e una tensione di feedback VFEEDBACK fornite in corrispondenza rispettivamente dei suoi terminali di ingresso positivo e negativo. L?amplificatore di ingresso 210 ? quindi indicato come primo stadio.
Pi? in particolare, l?amplificatore di ingresso 210 ? inserito tra una tensione di alimentazione bassa VCC e il terminale di massa GND e comprende un generatore di corrente connesso tra tensione di alimentazione bassa VCC e un nodo comune COM e che fornisce a essi una corrente di riferimento IREF.
Ulteriormente, l?amplificatore di ingresso 210 comprende un primo transistore di ingresso MPIN0, inserito tra il nodo comune COM e un primo nodo di circuito X0 e che riceve una tensione di feedback VFEEDBACK in corrispondenza del suo terminale di gate, che ? il terminale di ingresso positivo (+) dell?amplificatore di ingresso 210 cos? come un secondo transistore di ingresso MPIN1, inserito tra ilnodo comune COM e il primo nodo di uscita intermedio OUT1 dell?amplificatore di ingresso 210 e che riceve una tensione di riferimento VREF in corrispondenza del suo terminale di gate, che ? il terminale di ingresso negativo (-) dell?amplificatore di ingresso 210.
Inoltre, l?amplificatore di ingresso 210 comprende un primo transistore di uscita MN0 che ? connesso a diodo e accoppiato tra il primo nodo di circuito X0 e il terminale di massa GND cos? come un secondo transistore di uscita MN1 inserito tra il primo nodo di uscita intermedio OUT1 e il terminale di massa GND. Il secondo transistore di uscita MN1 ha ulteriormente un terminale di gate connesso a un terminale di gate del primo transistore di uscita MN0 in corrispondenza di un nodo di circuito di specchio NMIRR.
I primi e secondi transistori di ingresso MPIN0, MPIN1 sono transistori PMOS che hanno rispettivi terminali di bulk, nell?esempio mostrato nella figura connessi al nodo comune COM, e i primi e secondi transistori di uscita MN0, MN1 sono transistori NMOS. Preferibilmente, tutti i transistori dell?amplificatore di ingresso 210 sono transistori a bassa tensione. In alternativa, i primi e i secondi transistori di uscita MN0, MN1 sono transistori ad alta tensione.
Opportunamente, il regolatore 200 comprende ulteriormente un circuito di specchio 230 che forma un percorso di corrente tra terminale di alimentazione ad alta tensione XPUMP e terminale di massa GND e che ? ulteriormente connesso a un transistore di source comune MN2 di un secondo stadio 260 e a uno stadio di uscita 220 che comprende un transistore finale MNOUT inserito tra terminale di alimentazione ad alta tensione XPUMP e un terminale di uscita OUT del regolatore 200. Lo stadio di uscita 220 ? quindi indicato anche come terzo stadio.
Pi? in particolare, il circuito di specchio 230 comprende un primo transistore di specchio MP0 che ? inserito tra un nodo interno XINT ad una tensione interna e un secondo nodo di uscita intermedio OUT2 e che ha un terminale di gate connesso a un terminale di gate di un secondo transistore di specchio MP1 che ? connesso a diodo e inserito tra il nodo interno XINT e un ulteriore nodo di circuito di specchio PMIRR connesso a un generatore di corrente di polarizzazione di una corrente di polarizzazione IBIAS. Il secondo nodo di uscita intermedio OUT2 ? connesso a sua volta a un terminale di gate del transistore finale MNOUT dello stadio di uscita 220 e a un terminale di drain del transistore di source comune MN2 del secondo stadio 260 e fornisce a essi una seconda corrente di stadio I2ND.
Infine, il transistore di source comune MN2 ? inserito tra secondo nodo di uscita intermedio OUT2 e terminale di massa GND e ha un terminale di gate connesso al primo nodo di uscita intermedio OUT1. Tale transistore di source comune MN2 riceve quindi, dal secondo nodo di uscita intermedio OUT2, la seconda corrente di stadio I2ND.
Il primo transistore di specchio MP0 e il secondo transistore di specchio MP1 sono in particolare transistori PMOS che hanno rispettivi terminali di bulk connessi al nodo interno XINT.
Preferibilmente, il primo transistore di specchio MP0, il secondo transistore di specchio MP1, il transistore di source comune MN2 e il transistore finale MNOUT sono transistori ad alta tensione.
Il regolatore 200 comprende ulteriormente uno stadio partitore di tensione 240 formato mediante una serie tra un primo resistore R1 e un secondo resistore R2 inseriti tra il terminale di uscita OUT e il terminale di massa GND e che hanno un nodo comune XFB che fornisce la tensione di feedback VFEEDBACK all?amplificatore di ingresso 210. In particolare, il primo resistore R1 ? inserito tra nodo comune XFB e massa GND e il secondo resistore R2 ? inserito tra terminale di uscita OUT e nodo comune XFB.
Si pu? verificare che la seconda corrente di stadio I2ND ? uguale a:
W e L essendo rispettivamente la larghezza e la lunghezza del transistore corrispondente.
La seconda corrente di stadio I2ND diventa uguale a:
se i transistori MP0 e MP1 hanno una stessa lunghezza L, che ? di solito il caso di uno specchio di corrente ben progettato.
Per semplicit? si ipotizzer? nel resto della descrizione che L(MP0)=L(MP1) senza limitare l?ambito di questa domanda.
In questo modo, il regolatore 200 della Fig. 2 ? in grado di ridurre la seconda corrente di stadio I2ND quasi senza svantaggio in termini di area, progettando adeguatamente il rapporto di grandezza W(MP0)/W(MP1) dei transistori di specchio, in particolare diminuendo tale rapporto con un impatto minore sull?area del regolatore 200 nel suo complesso rispetto alle soluzioni note.
Inoltre, la seconda corrente di stadio I2ND ? ora indipendente dal livello di tensione di uscita VOUT del regolatore 200 e dal livello di alimentazione ad alta tensione VPUMP.
Inoltre, si pu? notare che la corrente totale drenata mediante un circuito di pompa di carica connesso al regolatore 200 ? uguale a IBIAS+I2ND+IOUT, IOUT essendo una corrente che scorre nello stadio partitore di tensione 240.
Opportunamente, il regolatore 200 comprende anche un primo transistore cascode MNDEP0 in un blocco cascode 250 accoppiato tra il terminale di alimentazione ad alta tensione XPUMP e il circuito di specchio 230, in particolare in corrispondenza del suo nodo interno XINT, e che funziona in risposta a una tensione in corrispondenza del secondo nodo di uscita intermedio OUT2 in cui il percorso di corrente viene formato mediante il circuito di specchio 230.
Il primo transistore cascode MNDEP0 ? un transistore NMOS a svuotamento, preferibilmente un transistore NMOS a svuotamento ad alta tensione.
Un transistore NMOS a svuotamento ha un valore di soglia sotto lo zero. Un valore di soglia di tensione tipico per un transistore NMOS a svuotamento ad alta tensione ? nell?intervallo da -3V a -1V.
In questo modo, il primo transistore cascode MNDEP0 nel blocco cascode 250 ? in grado di impedire il breakdown dei transistori nel circuito di specchio 230, in particolare del primo transistore di specchio MP0.
Infatti, i transistori PMOS ad alta tensione che sono utilizzabili nella tecnologia flash NAND hanno di solito una tensione di breakdown di giunzione BV bassa, solitamente intorno a 8V~10V, mentre i transistori NMOS ad alta tensione nella stessa tecnologia hanno una tensione di breakdown di giunzione BV maggiore di 24V.
Senza il primo transistore cascode MNDEP0 nel blocco cascode 250, il primo transistore di specchio MP0 pu? andare in breakdown quando la differenza di tensione Vsd tra i suoi terminali di source e di drain e la differenza di tensione Vbd tra i suoi terminali di bulk e di drain, rispettivamente, entrambe essendo uguali a VPUMP-VOUT+Vgs(MNOUT), ? maggiore rispetto alla sua tensione di breakdown BV.
Al fine di evitare il breakdown del primo transistore di specchio MP0, il primo transistore cascode MNDEP0 ? inserito opportunamente tra il terminale di alimentazione ad alta tensione XPUMP e il nodo interno XINT, XINT essendo un terminale di source comune del primo transistore di specchio MP0 e il secondo transistore di specchio MP1, con il suo terminale di controllo e di gate connesso a un terminale di drain del primo transistore di specchio MP0 e il suo terminale di source connesso a un terminale di source del primo transistore di specchio MP0. In questo modo, risulta verificata la seguente equazione:
In altre parole, la differenza di tensione gate-source Vgs del primo transistore cascode MNDEP0 ? uguale alla differenza di tensione drain-source Vsd e la differenza di tensione drain-bulk Vbd del primo transistore di specchio MP0.
Questo significa che, durante lo stato acceso del regolatore 200, la differenza di tensione source-drain Vsd e la differenza di tensione bulk-drain Vbd del primo transistore di specchio MP0 sono impostate mediante la differenza di tensione gate-source Vsg del primo transistore cascode MNDEP0 del blocco cascode 250, che ? nell?intervallo -3V ~ -1V, il primo transistore cascode MNDEP0 essendo un transistore NMOS a svuotamento.
Quindi, anche la differenza di tensione source-drain Vsd e la differenza di tensione bulk-drain Vbd del primo transistore di specchio MP0 sono impostate nell?intervallo 1V ~ 3V che ? adeguatamente pi? basso rispetto alla tensione di breakdown BV del primo transistore di specchio MP0.
In questo modo, il regolatore 200 della Fig. 2 ? in grado di proteggere il primo transistore di specchio MP0 dalla tensione di breakdown BV.
La Fig. 3 mostra schematicamente un diagramma circuitale di un regolatore secondo una forma di realizzazione alternativa.
Il regolatore 200 della Fig. 3 comprende tutti gli elementi del regolatore 200 della Fig. 2, che sono stati indicati con gli stessi numeri di riferimento.
Secondo queste forme di realizzazione alternative, il regolatore 200 comprende ulteriormente un transistore di buffer di corrente MN3 che ? inserito tra l?ulteriore nodo di circuito di specchio PMIRR del circuito di specchio 230 e il terminale di massa GND e che riceve la corrente di polarizzazione IBIAS. Il transistore di buffer di corrente MN3 ha un terminale di gate connesso al nodo di circuito di specchio NMIRR dell?amplificatore di ingresso 210.
Preferibilmente, il transistore di buffer di corrente MN3 ? un transistore NMOS ad alta tensione.
In questo modo, la velocit? di risposta (slew rate) del regolatore 200 viene aumentata senza aumentare un consumo di corrente DC. ? infatti ben noto che un valore massimo della velocit? di risposta di un regolatore ad alta tensione viene determinato, tra altri fattori, da un valore di corrente massimo che viene fornito allo stadio di uscita 220, che ? a sua volta determinato dal valore di corrente in corrispondenza del secondo nodo di uscita intermedio OUT2 del circuito di specchio 230 del regolatore 200 e che ha un?alta velocit? di risposta che permette un?inizializzazione veloce o una veloce risalita da una caduta di tensione di uscita di un regolatore, essendo cos? uno dei suoi parametri pi? importanti.
Come gi? indicato, la corrente fornita al secondo nodo di uscita intermedio OUT2, che ? la seconda corrente di stadio I2ND, ? data da: IBIAS*W(MP0)/W(MP1) ed ? possibile aumentare il valore di velocit? di risposta aumentando il valore della corrente di polarizzazione IBIAS o del rapporto di grandezza dei transistori PMOS di specchio. Questo approccio ha uno svantaggio principale legato a un aumento corrispondente del consumo di corrente in DC o stato stazionario del regolatore 200 nel suo complesso.
Opportunamente, secondo la forma di realizzazione alternativa mostrata nella Fig. 3, la corrente di polarizzazione IBIAS, che ? una corrente fissa DC, ? alimentata mediante un transistore di buffer di corrente MN3 il cui gate ? connesso ai terminali di gate e di drain del primo transistore di uscita MN0, MN3 e MN0 essendo in questo modo in una configurazione di specchio di corrente.
Quindi, il valore della corrente di polarizzazione IBIAS ? reso dipendente dalla corrente di riferimento IREF dell?amplificatore di ingresso 210, il suo valore DC dato dalla seguente formula
Analogamente, si pu? verificare che, essendo la seconda corrente di stadio I2ND uguale a:
il suo valore DC ? dato dalla seguente formula:
Come precedentemente indicato, tutti i transistori di specchio sono stati considerati come aventi una stessa lunghezza, che ? di solito il caso di uno specchio ben progettato, senza limitare l?ambito dei questa domanda.
Come esempio, potrebbe essere considerato un regolatore 200 progettato secondo le seguenti dimensioni: W(MP0)=W(MP1) e W(MN3)=W(MN0). In questo caso, la seconda corrente di stadio I2ND ? uguale a IREF/2, la corrente di riferimento IREF essendo la polarizzazione di corrente DC IBIAS dell?amplificatore d?ingresso 210.
Occorre sottolineare che, in corrispondenza di un?inizializzazione o durante una caduta di tensione nella tensione di uscita in condizione di velocit? di risposta, la tensione di feedback VFEEDBACK ? considerevolmente pi? bassa rispetto alla tensione di riferimento VREF. Questo significa che, all?interno dell?amplificatore di ingresso 210, il primo transistore di ingresso MPIN0 drena quasi tutta la corrente di riferimento IREF mentre il secondo transistore di ingresso MPIN1 non drena alcuna corrente.
In questo modo, il primo transistore di uscita MN0 drena tutta la corrente di riferimento IREF (invece di IREF/2 come durante una condizione di DC) e anche il transistore di buffer di corrente MN3, il secondo transistore di specchio MP1 e il primo transistore di specchio MP0 drenano un valore di corrente uguale alla corrente di riferimento IREF (invece di IREF/2 come durante una condizione di DC).
Per questa ragione, il valore di corrente in corrispondenza del secondo nodo di uscita intermedio OUT2 in condizione di velocit? di risposta ? adeguatamente aumentato di un fattore di due rispetto al valore di corrente DC, mentre il consumo di DC del regolatore 200 non ? aumentato.
Il regolatore 200 della Fig. 3 ha quindi un?alta velocit? di risposta che permette veloci operazioni di inizializzazione e di risalita da una caduta di tensione di uscita.
La Fig. 4 mostra schematicamente un diagramma circuitale di un regolatore secondo un?ulteriore forma di realizzazione alternativa.
Il regolatore 200 della Fig. 4 comprende tutti gli elementi del regolatore 200 della Fig. 3, che sono stati indicati con gli stessi numeri di riferimento.
Secondo questa forma di realizzazione alternativa, il blocco cascode 250 del regolatore 200 comprende ulteriormente un transistore di precarica MNDEP1, che ? inserito in parallelo al primo transistore cascode MNDEP0, cio? tra il terminale di alimentazione ad alta tensione XPUMP e il nodo interno XINT del circuito di specchio 230. Inoltre, il transistore di precarica MNDEP1 ha un terminale di gate che riceve una tensione di polarizzazione di precarica VBIAS1, in modo da assicurare un?inizializzazione in tutte le condizioni.
In modo adeguato, il transistore di precarica MNDEP1 ? un transistore NMOS a svuotamento, preferibilmente un transistore NMOS a svuotamento ad alta tensione.
Si pu? in effetti verificare che, iniziando da una condizione iniziale in cui il secondo nodo di uscita intermedio OUT2 ? ???9??tutti i transistori inclusi nel regolatore 200 sono nello stato spento.
Per motivi di semplicit?, si considera che i transistori PMOS del circuito di specchio 230, in particolare il primo transistore di specchio MP0 e il secondo transistore di specchio MP1 abbiano una stessa tensione di soglia Vth(MP).
Si pu? verificare che quando viene innescata un?operazione di inizializzazione, se il valore assoluto della tensione di soglia del primo transistore cascode MNDEP0 ? maggiore rispetto al valore assoluto della tensione di soglia dei transistori PMOS (|Vth(MNDEP0)| > |Vth(MP)|), allora il primo transistore cascode MNDEP0, il primo transistore di specchio MP0 e il secondo transistore di specchio MP1 si accenderanno anche se il secondo nodo di uscita intermedio OUT2 ? inizialmente a 0V. Dall?altro lato, se il valore assoluto della tensione di soglia del primo transistore cascode MNDEP0 ? minore rispetto al valore assoluto della tensione di soglia dei transistori PMOS (|Vth(MNDEP0)| < |Vth(MP)|) allora il valore di tensione iniziale in corrispondenza del secondo nodo di uscita intermedio OUT2 uguale a 0V non ? abbastanza alto da accendere il primo transistore cascode MNDEP0, il primo transistore di specchio MP0 e il secondo transistore di specchio MP1.
Tuttavia, poich? il terminale di gate del transistore di precarica MNDEP1 ? connesso alla tensione di polarizzazione di precarica VBIAS1, sarebbe sufficiente che una tale tensione di polarizzazione di precarica VBIAS1 fosse una tensione positiva (> 0V) che ha un valore in grado di garantire la seguente condizione in tutti i punti:
VBIAS1 |Vth(MNDEP0)| > |Vth(MP)|
Pi? in particolare, la tensione di polarizzazione di precarica VBIAS1 potrebbe essere una tensione analogica adatta a soddisfare la relazione di cui sopra; in alternativa, il segnale di abilitazione logica del regolatore potrebbe essere utilizzato come tensione di polarizzazione di precarico VBIAS1, se il suo valore alto di tensione di stato garantisce la relazione citata sopra.
In questo modo, il regolatore 200 della Fig. 4 ? in grado di assicurare un?inizializzazione in tutte le condizioni.
Occorre notare che un valore di tensione di polarizzazione di precarica VBIAS1 deve essere scelto adeguatamente pi? basso rispetto al livello di tensione in corrispondenza del secondo nodo intermedio OUT2 al fine di rendere il transistore di precarica MNDEP1 sempre spento durante uno stato acceso del regolatore. In questo modo, il transistore di precarica MNDEP1 funziona solamente durante un?inizializzazione di regolatore e si spegne automaticamente quando il regolare ha completato un?inizializzazione.
La Fig. 5 mostra schematicamente un diagramma di circuito di un regolatore secondo una forma di realizzazione alternativa.
Il regolatore 200 della Fig. 5 comprende tutti gli elementi del regolatore 200 della Fig. 4, che sono stati identificati con gli stessi numeri di riferimento.
Secondo questa forma di realizzazione alternativa, il regolatore 200 comprende ulteriormente un condensatore di compensazione CM inserito tra il secondo nodo di uscita intermedio OUT2 del circuito di specchio 230 e il primo nodo di uscita intermedio OUT1 dell?amplificatore di ingresso 210.
In alternativa, come mostrato nella Fig. 6, il condensatore di compensazione CM ? inserito tra il terminale di uscita OUT del regolatore 200 e il primo nodo di uscita intermedio OUT1 dell?amplificatore di ingresso 210.
Il condensatore di compensazione CM agisce come condensatore Miller connesso all?amplificatore di ingresso 210 e che viene comandato dal circuito di specchio 230 secondo la forma di realizzazione della Fig. 5 e dallo stadio di uscita 220, che ? un inseguitore di source che pu? fornire pi? corrente, secondo la forma di realizzazione della Fig. 6.
In questo modo, il regolatore 200 delle Fig. 5 e 6 ? in grado di assicurare una condizione di feedback stabile.
Sar? chiaro ai tecnici del ramo che i condensatori di compensazione di frequenza rappresentati nelle forme di realizzazione delle Fig. 5 e Fig. 6 possono essere anche sostituiti da una serie tra un condensatore di compensazione e un resistore di compensazione o qualsiasi altra disposizione di compensazione di frequenza senza allontanarsi dall?idea di questa domanda.
La Fig. 7 mostra schematicamente un diagramma circuitale di un regolatore secondo una forma di realizzazione alternativa.
Il regolatore 200 della Fig. 7 comprende tutti gli elementi del regolatore 200 della Fig. 6, che sono stati indicati con gli stessi numeri di riferimento.
Secondo questa forma di realizzazione alternativa, il regolatore 200 comprende ulteriormente due transistore NMOS in configurazione cascode.
In particolare, il regolatore 200 comprende un secondo transistore cascode MNC2 connesso tra il secondo nodo di uscita intermedio OUT2 e il drain del transistore di source comune MN2 e che ha un terminale di gate che riceve una tensione di polarizzazione VBIAS e, analogamente, un terzo transistore cascode MNC3 inserito tra l?ulteriore nodo di circuito di specchio PMIRR e il drain del transistore di buffer di corrente MN3 e che ha un terminale di gate che riceve la tensione di polarizzazione VBIAS.
Con l?inserimento del secondo transistore cascode MNC2 e del terzo transistore cascode MNC3, ? possibile abbinare (match) il transistore di buffer di corrente MN3 con l?ingresso del primo transistore di uscita MN0 dell?amplificatore di ingresso 210 e per abbinare il transistore di source comune MN2 con il secondo transistore di uscita MN1 dell?amplificatore di ingresso 210.
Occorre osservare che, abbinare il transistore di buffer di corrente MN3 con il primo transistore di uscita MN0 e abbinare il transistore di source comune MN2 con il secondo transistore di uscita MN1, significa che questi transistori hanno la stessa lunghezza e sono dello stesso tipo, ad esempio sono transistori LV.
Questo abbinamento riduce l?effetto non desiderato di uno sfasamento di ingresso di tensione del regolatore 200, migliorando quindi l?accuratezza di conversione D/A.
I transistori cascode MNC2 e MNC3 sono preferibilmente transistori ad alta tensione e la tensione di polarizzazione VBIAS ? una tensione analogica adatta.
In questo modo, il transistore di source comune MN2 e il transistore di buffer di corrente MN3 possono essere realizzati mediante transistori a bassa tensione, migliorando l?abbinamento rispettivamente tra il primo transistore di uscita MN0 e il secondo transistore di uscita MN1.
Occorre anche notare che l?inserimento dei transistori cascode MNC2 e MNC3 ha anche l?effetto benefico di aumentare il guadagno DC del regolatore 200.
La Fig. 8 mostra schematicamente un diagramma circuitale di un regolatore secondo un?ulteriore forma di realizzazione alternativa.
Il regolatore 200 della Fig. 8 comprende tutti gli elementi del regolatore 200 della Fig. 7, che sono stati indicati con gli stessi numeri di riferimento.
Secondo questa forma di realizzazione alternativa, il regolatore 200 comprende ulteriormente un condensatore di feedback CF, che viene inserito tra il terminale di uscita OUT e un ulteriore nodo interno NODE_F che corrisponde a un nodo di connessione tra il transistore di buffer di corrente MN3 e il terzo transistore cascode MNC3.
In questo modo, quando il terminale di uscita OUT ha una caduta di tensione, allora l?ulteriore nodo interno NODE_F ha una caduta di tensione improvvisa poich? ? accoppiato in modo capacitivo alla tensione in corrispondenza del terminale di uscita OUT per mezzo del condensatore di feedback CF. Tale caduta di tensione improvvisa dell?ulteriore nodo interno NODE_F fa s? che una corrente di polarizzazione IBIAS aumenti improvvisamente oltre il suo valore di stato stazionario per via di un aumento corrispondente della differenza di tensione gate-source Vsg del terzo transistore cascode MNC3. A sua volta, l?aumento improvviso della corrente di polarizzazione IBIAS fa s? che la seconda corrente di stadio I2ND aumenti improvvisamente oltre il suo valore di stato stazionario realizzando quindi un aumento veloce del secondo nodo di uscita intermedio OUT2.
Come risultato finale, una caduta di tensione del terminale di uscita OUT del regolatore 200 viene recuperata velocemente grazie all?aumento veloce del secondo nodo di uscita intermedio OUT2 grazie al condensatore di feedback CF.
In questo modo, il regolatore 200 della Fig. 8 ha prestazioni di risalita da caduta di tensione migliorate.
In sostanza, il regolatore sopra descritto utilizza uno specchio di corrente che permette di minimizzare una corrente di polarizzazione DC diminuendo la sua corrente di secondo stadio senza causare penalizzazioni in termini di area e un aumento parassitario, e un cascode per proteggere tale specchio di corrente, e in particolare il suo primo transistore di specchio, dalla tensione di breakdown BV.
Inoltre, utilizzando un transistore di buffer, la velocit? di risposta del regolatore pu? essere migliorata in modo tale da permettere una veloce inizializzazione e una veloce risalita da una caduta della tensione di uscita di tale regolatore.
Un opportuno transistore di precarico pu? essere utilizzato anche per assicurare un?inizializzazione corretta del regolatore in tutte le condizioni e un condensatore Miller pu? rendere stabile il regolatore in feedback.
Infine, una configurazione cascode pu? essere fornita per minimizzare lo sfasamento (offset) del regolatore e un condensatore di feedback aggiuntivo pu? essere inserito per migliorare ulteriormente le prestazioni in termini di risalita da una caduta di tensione del regolatore.
Da quanto sopra, risulta chiaro che, sebbene forme di realizzazione specifiche dell?invenzione siano state qui descritte a scopi illustrativi, si possono realizzare varie modifiche senza allontanarsi dallo spirito e dall?ambito dell?invenzione. Di conseguenza, l?invenzione non ? limitata se non dalle rivendicazioni allegate.

Claims (22)

RIVENDICAZIONI
1. Regolatore comprendente:
un terminale di alimentazione ad alta tensione, un terminale di alimentazione a bassa tensione, un terminale di uscita, un terminale di massa e un nodo interno;
un amplificatore di ingresso inserito tra il terminale di alimentazione a bassa tensione e il terminale di massa e che emette una prima tensione di uscita in corrispondenza di un primo nodo di uscita intermedio secondo una tensione di riferimento e una tensione di feedback fornite in corrispondenza rispettivamente dei suoi terminali di ingresso negativo e positivo;
un circuito di specchio che forma due percorsi di corrente rispettivamente tra il nodo interno e il terminale di massa e tra il nodo interno e un secondo nodo di uscita intermedio del regolatore;
un blocco cascode accoppiato tra il terminale di alimentazione ad alta tensione e il nodo interno e che funziona in risposta a una tensione in corrispondenza di un secondo nodo di uscita intermedio del regolatore in cui uno dei percorsi di corrente viene formato mediante il circuito di specchio.
2. Regolatore secondo la rivendicazione 1, comprendente ulteriormente uno stadio di uscita che include:
un transistore finale inserito tra il terminale di alimentazione ad alta tensione e il terminale di uscita del regolatore, che agisce come stadio di inseguitore di source, il transistore finale avendo un terminale di controllo connesso al secondo nodo di uscita intermedio del regolatore;
uno stadio partitore di tensione formato da una serie tra un primo resistore e un secondo resistore inseriti tra il terminale di uscita del regolatore e il terminale di massa del regolatore e che hanno un nodo comune che fornisce la tensione di feedback all?amplificatore di ingresso.
3. Regolatore secondo la rivendicazione 1, comprendente ulteriormente un transistore di source comune inserito tra il secondo nodo di uscita intermedio e il terminale di massa e che ha un terminale di gate connesso al primo nodo di uscita intermedio.
4. Regolatore secondo la rivendicazione 1, in cui il circuito di specchio comprende:
un primo transistore di specchio che viene inserito tra un nodo interno e il secondo nodo di uscita intermedio del regolatore;
un secondo transistore di specchio che ? connesso a diodo e inserito tra il nodo interno e un ulteriore nodo di ingresso di circuito di specchio; e
un generatore di corrente di polarizzazione che fornisce una corrente di polarizzazione connesso tra l?ulteriore nodo di ingresso di circuito di specchio e il terminale di massa,
il primo transistore di specchio e il secondo transistore di specchio avendo rispettivi terminali di controllo connessi insieme.
5. Regolatore secondo la rivendicazione 4, in cui il primo transistore di specchio e il secondo transistore di specchio sono transistori PMOS che hanno rispettivi terminali di bulk connessi al nodo interno.
6. Regolatore secondo la rivendicazione 1, in cui l?amplificatore di ingresso comprende:
un generatore di corrente connesso tra il terminale di alimentazione a bassa tensione interno e un nodo comune e che fornisce a essi una corrente di riferimento;
un primo transistore di ingresso, inserito tra il nodo comune e un primo nodo di circuito e che riceve la tensione di feedback in corrispondenza del suo terminale di controllo, che ? il terminale di ingresso positivo dell?amplificatore di ingresso;
un secondo transistore di ingresso, inserito tra il nodo comune e il primo nodo di uscita intermedio e che riceve la tensione di riferimento in corrispondenza del suo terminale di controllo, che ? il terminale di ingresso negativo dell?amplificatore di ingresso;
un primo transistore di uscita che ? connesso a diodo e accoppiato tra il primo nodo di circuito e il terminale di massa; e
un secondo transistore di uscita inserito tra il primo nodo di uscita intermedio e il terminale di massa.
il primo transistore di uscita e il secondo transistore di uscita avendo rispettivi terminali di gate connessi insieme; e
il primo transistore di ingresso e il secondo transistore di ingresso avendo rispettivi terminali di bulk connessi al nodo comune.
7. Regolatore secondo la rivendicazione 1, in cui il blocco cascode comprende un primo transistore cascode inserito tra il terminale di alimentazione ad alta tensione e il nodo interno e che ha un terminale di controllo connesso al primo nodo di uscita intermedio, il primo transistore cascode essendo un transistore NMOS a svuotamento.
8. Regolatore secondo la rivendicazione 7, in cui il blocco cascode comprende ulteriormente un transistore di precarica, che ? inserito in parallelo al primo transistore cascode tra il terminale di alimentazione ad alta tensione e il nodo interno e ha un terminale di gate che riceve una tensione di polarizzazione di precarica.
9. Regolatore secondo la rivendicazione 4, comprendente ulteriormente un transistore di buffer di corrente invece del generatore di corrente di polarizzazione, il transistore di buffer di corrente essendo inserito tra il secondo transistore di specchio e il terminale di massa e avendo un terminale di controllo connesso al primo nodo di circuito dell?amplificatore di ingresso.
10. Regolatore secondo la rivendicazione 9, comprendente ulteriormente:
un secondo transistore cascode connesso tra il secondo nodo di uscita intermedio e il transistore di source comune e che ha un terminale di controllo che riceve una tensione di polarizzazione; e un terzo transistore cascode inserito tra il primo transistore di specchio e il transistore di buffer di corrente e che ha un terminale di controllo che riceve la tensione di polarizzazione,
il secondo transistore cascode essendo in una configurazione cascode NMOS con il transistore di source comune e il terzo transistore cascode essendo in configurazione cascode NMOS con il transistore di buffer di corrente.
11. Regolatore secondo la rivendicazione 1, comprendente ulteriormente un condensatore di compensazione inserito tra il secondo nodo di uscita intermedio del regolatore e il primo nodo di uscita intermedio dell?amplificatore d?ingresso.
12. Regolatore secondo la rivendicazione 1, comprendente ulteriormente un condensatore di compensazione inserito tra il terminale di uscita del regolatore e il primo nodo di uscita intermedio dell?amplificatore di ingresso.
13. Regolatore secondo la rivendicazione 10, comprendente ulteriormente un condensatore di feedback, che viene inserito tra il terminale di uscita del regolatore e un ulteriore nodo interno che corrisponde a un nodo di connessione tra il transistore di buffer di corrente e il terzo transistore cascode.
14. Regolatore secondo la rivendicazione 1, in cui l?amplificatore di ingresso comprende tutti transistori a bassa tensione.
15. Regolatore secondo la rivendicazione 2, in cui il circuito di specchio comprende tutti transistori ad alta tensione e il transistore finale ? un transistore ad alta tensione.
16. Regolatore secondo la rivendicazione 8, in cui il primo transistore cascode e il transistore di precarica sono transistori NMOS a svuotamento ad alta tensione.
17. Regolatore secondo la rivendicazione 3, in cui il transistore di source comune ? un transistore ad alta tensione.
18. Regolatore secondo la rivendicazione 10, in cui il transistore di source comune ? un transistore a bassa tensione.
19. Regolatore secondo la rivendicazione 10, in cui il transistore di source comune ? abbinato con un secondo transistore di uscita di amplificatore di ingresso.
20. Regolatore secondo la rivendicazione 9, in cui il transistore di buffer di corrente ? un transistore ad alta tensione.
21. Regolatore secondo la rivendicazione 10, in cui il transistore di buffer di corrente ? un transistore a bassa tensione.
22. Regolatore secondo la rivendicazione 10, in cui il transistore di buffer di corrente ? abbinato con il primo transistore di uscita di amplificatore di ingresso.
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