JPH04227314A - デジタル遅延回路 - Google Patents
デジタル遅延回路Info
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- JPH04227314A JPH04227314A JP3110921A JP11092191A JPH04227314A JP H04227314 A JPH04227314 A JP H04227314A JP 3110921 A JP3110921 A JP 3110921A JP 11092191 A JP11092191 A JP 11092191A JP H04227314 A JPH04227314 A JP H04227314A
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- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
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- H03K5/131—Digitally controlled
-
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
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-
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- H03K2005/00228—Layout of the delay element having complementary input and output signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデジタル遅延装置、特に
遅延時間を任意に選択できる、デジタルゲートの機能を
有するマルチプレクサから構成されるデジタル遅延回路
に関する。
遅延時間を任意に選択できる、デジタルゲートの機能を
有するマルチプレクサから構成されるデジタル遅延回路
に関する。
【０００２】
【従来の技術】米国特許４６４６２９７号（特公平２−
７５３０号の「スキュー検出器」に対応）の図７に示さ
れているように、従来の遅延時間を任意に選択できるデ
ジタル遅延回路は、複数の遅延素子を直列につなぎ、そ
の各遅延素子の出力をマルチプレクサに入力する。各遅
延素子は一定の遅延時間を持ち、マルチプレクサでどの
遅延素子の出力を選ぶかによって遅延時間量ｎ・ｄｔが
決まる。ここでｎは、マルチプレクサが直列につながれ
た遅延素子のうちのｎ番目の遅延素子を選んだことを示
しており、ｄｔは各遅延素子の遅延時間を表している。
７５３０号の「スキュー検出器」に対応）の図７に示さ
れているように、従来の遅延時間を任意に選択できるデ
ジタル遅延回路は、複数の遅延素子を直列につなぎ、そ
の各遅延素子の出力をマルチプレクサに入力する。各遅
延素子は一定の遅延時間を持ち、マルチプレクサでどの
遅延素子の出力を選ぶかによって遅延時間量ｎ・ｄｔが
決まる。ここでｎは、マルチプレクサが直列につながれ
た遅延素子のうちのｎ番目の遅延素子を選んだことを示
しており、ｄｔは各遅延素子の遅延時間を表している。
【０００３】
【発明が解決しようとする課題】従来のデジタル遅延回
路では、遅延時間の可変範囲を広くするには遅延素子を
多数必要とし、さらに各遅延素子はそれぞれに電源が必
要であるから比較的大容量の電源を必要とする。そこで
本発明は、構成がより簡単で、消費電力が少なく、加え
て可変範囲の遅延時間の最小単位をさらに短縮し、広範
囲の遅延時間を任意に選択できるデジタル遅延回路を提
供することを目的とする。
路では、遅延時間の可変範囲を広くするには遅延素子を
多数必要とし、さらに各遅延素子はそれぞれに電源が必
要であるから比較的大容量の電源を必要とする。そこで
本発明は、構成がより簡単で、消費電力が少なく、加え
て可変範囲の遅延時間の最小単位をさらに短縮し、広範
囲の遅延時間を任意に選択できるデジタル遅延回路を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明によるデジタル遅
延回路は、入力信号を受ける入力用電流スイッチと制御
信号を受ける制御用電流スイッチとから成る複数の電流
スイッチを、ツリー状に配置して構成されるマルチプレ
クサからなる。制御信号によって選択された入力用電流
スイッチには電流源から電流が供給され、その電流スイ
ッチの出力がマルチプレクサの出力となる。各入力用電
流スイッチの入力には電流可変手段を具え、この電流可
変手段で定まる電流値により電流スイッチのベース・エ
ミッタ間の静電容量の充電時間が決まり、電流スイッチ
での遅延時間も決まる。複数のマルチプレクサを縦続接
続し、電流可変手段を適切に選ぶことにより遅延時間の
可変範囲を広くすることができる。
延回路は、入力信号を受ける入力用電流スイッチと制御
信号を受ける制御用電流スイッチとから成る複数の電流
スイッチを、ツリー状に配置して構成されるマルチプレ
クサからなる。制御信号によって選択された入力用電流
スイッチには電流源から電流が供給され、その電流スイ
ッチの出力がマルチプレクサの出力となる。各入力用電
流スイッチの入力には電流可変手段を具え、この電流可
変手段で定まる電流値により電流スイッチのベース・エ
ミッタ間の静電容量の充電時間が決まり、電流スイッチ
での遅延時間も決まる。複数のマルチプレクサを縦続接
続し、電流可変手段を適切に選ぶことにより遅延時間の
可変範囲を広くすることができる。
【０００５】
【実施例】図１に示す本発明の電流スイッチ１０は、電
流源１４によって作動し、差動入力電圧Ｖｉｐ及びＶｉ
ｎがそれぞれ１対の抵抗器Ｒｄを通して加えられている
。電流スイッチ１０の出力には負荷１２が接続され、そ
こから差動出力電圧Ｖｏｐ及びＶｏｎを得る。図２に示
すように、入力電圧のトランジションがあると、電流ス
イッチ１０の各トランジスタのオンとオフは入れ替わる
。入力電圧のトランジションにあたり、電流スイッチ１
０の各トランジスタがオンからオフに、あるいは逆にオ
フからオンに切換わるにはある有限な時間が必要である
。この切換え時間は各トランジスタのベースとエミッタ
間の静電容量に関係している。それゆえ、入力の抵抗器
Ｒｄの値を零と仮定しても、入力電圧のトランジション
からそれにともなう出力電圧のトランジションが現れる
までには、僅かな遅延時間Ｄ１が残る。さらに入力に抵
抗器を加えれば、ベース電流が減少するためにベース・
エミッタ間の静電容量の充電時間が増え、遅延時間も増
加する。よって、入力に抵抗器Ｒｄ２またはＲｄ３を加
えれば、それに対応して遅延時間Ｄ２またはＤ３が電流
スイッチ１０において発生する。
流源１４によって作動し、差動入力電圧Ｖｉｐ及びＶｉ
ｎがそれぞれ１対の抵抗器Ｒｄを通して加えられている
。電流スイッチ１０の出力には負荷１２が接続され、そ
こから差動出力電圧Ｖｏｐ及びＶｏｎを得る。図２に示
すように、入力電圧のトランジションがあると、電流ス
イッチ１０の各トランジスタのオンとオフは入れ替わる
。入力電圧のトランジションにあたり、電流スイッチ１
０の各トランジスタがオンからオフに、あるいは逆にオ
フからオンに切換わるにはある有限な時間が必要である
。この切換え時間は各トランジスタのベースとエミッタ
間の静電容量に関係している。それゆえ、入力の抵抗器
Ｒｄの値を零と仮定しても、入力電圧のトランジション
からそれにともなう出力電圧のトランジションが現れる
までには、僅かな遅延時間Ｄ１が残る。さらに入力に抵
抗器を加えれば、ベース電流が減少するためにベース・
エミッタ間の静電容量の充電時間が増え、遅延時間も増
加する。よって、入力に抵抗器Ｒｄ２またはＲｄ３を加
えれば、それに対応して遅延時間Ｄ２またはＤ３が電流
スイッチ１０において発生する。
【０００６】実施例では、ベース・エミッタ間の静電容
量の充電時間を変化させるために、抵抗器を用いてベー
ス電流を変化させているが、他の方法によりベース電流
を変化させてももちろん良い。たとえば、エミッタに可
変電流源を接続したエミッタホロワ型のトランジスタを
抵抗器の代わりに用い、そのエミッタを電流スイッチ１
０のトランジスタのベースに接続してもよい。上記可変
電流源からの電流が変化にすれば、電流スイッチ１０の
トランジスタのベース電流が変化し、よってベース・エ
ミッタ間の静電容量に充電する時間が変化するので遅延
時間が変化する。
量の充電時間を変化させるために、抵抗器を用いてベー
ス電流を変化させているが、他の方法によりベース電流
を変化させてももちろん良い。たとえば、エミッタに可
変電流源を接続したエミッタホロワ型のトランジスタを
抵抗器の代わりに用い、そのエミッタを電流スイッチ１
０のトランジスタのベースに接続してもよい。上記可変
電流源からの電流が変化にすれば、電流スイッチ１０の
トランジスタのベース電流が変化し、よってベース・エ
ミッタ間の静電容量に充電する時間が変化するので遅延
時間が変化する。
【０００７】図３は本発明によるマルチプレクサ２０を
示しており、複数の電流スイッチ１０がツリー状に構成
されている。それぞれ１対の入力信号Ｖｐ１及びＶｎ１
、Ｖｐ２及びＶｎ２、Ｖｐ３及びＶｎ３並びにＶｐ４及
びＶｎ４は、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４の関係にある抵抗
値を持つ、それぞれ１対の抵抗器Ｒ１、Ｒ２、Ｒ３及び
Ｒ４を通して、入力電流スイッチ群２２の４つの入力用
電流スイッチ１０にそれぞれ入力される。差動制御信号
Ｓｐ１及びＳｎ１を制御用電流スイッチ群２４の上側の
２つの制御用電流スイッチ１０に、Ｓｐ２及びＳｎ２を
下側の一つの制御用電流スイッチ１０にそれぞれ入力す
ることにより、電流源１４からの電流が４つの入力用電
流スイッチの内のいずれを流れるかが決まる。これによ
り、入力信号の対Ｖｐ１及びＶｎ１、Ｖｐ２及びＶｎ２
、Ｖｐ３及びＶｎ３並びにＶｐ４及びＶｎ４のうちの１
対が選択され、出力電圧Ｖｏｐ及びＶｏｎの遅延時間量
は、選択された電流スイッチの入力抵抗器の値によって
決まる。このように、上述の遅延回路を４つ組み合わせ
ることにより、４入力のマルチプレクサが構成される。
示しており、複数の電流スイッチ１０がツリー状に構成
されている。それぞれ１対の入力信号Ｖｐ１及びＶｎ１
、Ｖｐ２及びＶｎ２、Ｖｐ３及びＶｎ３並びにＶｐ４及
びＶｎ４は、Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４の関係にある抵抗
値を持つ、それぞれ１対の抵抗器Ｒ１、Ｒ２、Ｒ３及び
Ｒ４を通して、入力電流スイッチ群２２の４つの入力用
電流スイッチ１０にそれぞれ入力される。差動制御信号
Ｓｐ１及びＳｎ１を制御用電流スイッチ群２４の上側の
２つの制御用電流スイッチ１０に、Ｓｐ２及びＳｎ２を
下側の一つの制御用電流スイッチ１０にそれぞれ入力す
ることにより、電流源１４からの電流が４つの入力用電
流スイッチの内のいずれを流れるかが決まる。これによ
り、入力信号の対Ｖｐ１及びＶｎ１、Ｖｐ２及びＶｎ２
、Ｖｐ３及びＶｎ３並びにＶｐ４及びＶｎ４のうちの１
対が選択され、出力電圧Ｖｏｐ及びＶｏｎの遅延時間量
は、選択された電流スイッチの入力抵抗器の値によって
決まる。このように、上述の遅延回路を４つ組み合わせ
ることにより、４入力のマルチプレクサが構成される。
【０００８】図４は本発明によるデジタル遅延回路の実
施例を示しており、遅延時間の可変範囲を広くするため
に、上述のマルチプレクサ２０を縦続接続している。”
０”は遅延時間最小の経路であることを意味し、この経
路の抵抗器Ｒｄの値は零である。”１”、”２”及び”
３”で示される経路の数字は遅延時間の最小単位（最小
遅延単位）を１としたときの係数である。たとえば、仮
にこの最小遅延単位が１ｐ秒ならば、”１”は”０”に
較べて１ｐ秒遅延する経路であり、”２”は同様に２ｐ
秒遅延する経路であることを意味する。入力電圧Ｖｉｐ
及びＶｉｎはそれぞれ１対の入力抵抗器Ｒｄからなる経
路にそれぞれ平行に入力され、制御信号発生手段３０か
ら出力される第１のマルチプレクサへの制御信号Ｓ１に
より、第１のマルチプレクサがどの遅延経路をとるかが
決定される。第１のマルチプレクサの出力は同様に”０
”、”４”、”８”及び”１２”で表される経路の抵抗
器Ｒｄに入力される。第２のマルチプレクサは、第２の
制御信号Ｓ２によりどの遅延経路をとるかが決定される
。たとえば、制御信号にしたがい第１のマルチプレクサ
が”３”を選択し、第２のマルチプレクサが”８”を選
択したとすれば、第２のマルチプレクサの出力は、”０
”の経路のみを通った場合に較べて最小遅延単位の１１
倍だけ遅延することになる。以降同様にして、マルチプ
レクサの出力を次のマルチプレクサに抵抗器対を介して
接続するという縦続接続を、希望の遅延可変範囲を得る
まで続けていけばよい。最後のマルチプレクサ２０から
、遅延された差動出力電圧Ｖｏｐ及びＶｏｎが出力され
る。
施例を示しており、遅延時間の可変範囲を広くするため
に、上述のマルチプレクサ２０を縦続接続している。”
０”は遅延時間最小の経路であることを意味し、この経
路の抵抗器Ｒｄの値は零である。”１”、”２”及び”
３”で示される経路の数字は遅延時間の最小単位（最小
遅延単位）を１としたときの係数である。たとえば、仮
にこの最小遅延単位が１ｐ秒ならば、”１”は”０”に
較べて１ｐ秒遅延する経路であり、”２”は同様に２ｐ
秒遅延する経路であることを意味する。入力電圧Ｖｉｐ
及びＶｉｎはそれぞれ１対の入力抵抗器Ｒｄからなる経
路にそれぞれ平行に入力され、制御信号発生手段３０か
ら出力される第１のマルチプレクサへの制御信号Ｓ１に
より、第１のマルチプレクサがどの遅延経路をとるかが
決定される。第１のマルチプレクサの出力は同様に”０
”、”４”、”８”及び”１２”で表される経路の抵抗
器Ｒｄに入力される。第２のマルチプレクサは、第２の
制御信号Ｓ２によりどの遅延経路をとるかが決定される
。たとえば、制御信号にしたがい第１のマルチプレクサ
が”３”を選択し、第２のマルチプレクサが”８”を選
択したとすれば、第２のマルチプレクサの出力は、”０
”の経路のみを通った場合に較べて最小遅延単位の１１
倍だけ遅延することになる。以降同様にして、マルチプ
レクサの出力を次のマルチプレクサに抵抗器対を介して
接続するという縦続接続を、希望の遅延可変範囲を得る
まで続けていけばよい。最後のマルチプレクサ２０から
、遅延された差動出力電圧Ｖｏｐ及びＶｏｎが出力され
る。
【０００９】上記のように、本発明は入力抵抗器を変え
ることで遅延時間を制御できる電流スイッチを用いた遅
延素子から構成されるマルチプレクサにより、遅延時間
を任意に選択できるデジタル遅延回路を提供する。
ることで遅延時間を制御できる電流スイッチを用いた遅
延素子から構成されるマルチプレクサにより、遅延時間
を任意に選択できるデジタル遅延回路を提供する。
【００１０】
【発明の効果】本発明は、従来のように各遅延素子に常
に電流を流している必要がないため電力消費が減る。ま
た従来は各遅延素子をデジタルゲートで構成していたた
めに必要だった素子が大幅に減るため、集積回路の小型
化ができる。さらに、従来のように遅延素子をデジタル
ゲートで構成するよりも伝搬遅延時間が短いので、最小
遅延単位をより短くすることができ、遅延時間の可変分
解能を格段に向上させることが可能である。
に電流を流している必要がないため電力消費が減る。ま
た従来は各遅延素子をデジタルゲートで構成していたた
めに必要だった素子が大幅に減るため、集積回路の小型
化ができる。さらに、従来のように遅延素子をデジタル
ゲートで構成するよりも伝搬遅延時間が短いので、最小
遅延単位をより短くすることができ、遅延時間の可変分
解能を格段に向上させることが可能である。
【図１】本発明による遅延素子の一実施例を示すブロッ
ク図。
ク図。
【図２】図１の遅延素子の動作の時間関係を示す図。
【図３】本発明によるマルチプレクサの構成を示すブロ
ック図。
ック図。
【図４】図３のマルチプレクサを用いた、本発明による
デジタル遅延回路のブロック図。
デジタル遅延回路のブロック図。
１０ 電流スイッチ
１２ 負荷
１４ 電流源
２０ マルチプレクサ
２２ 入力用電流スイッチ群
２４ 制御用電流スイッチ群
３０ 制御信号発生手段
Claims (3)
- 【請求項１】差動入力信号を受け、該差動入力信号に応
じた遅延差動出力信号を出力する電流スイッチと、該電
流スイッチの入力端に接続され、上記差動入力信号によ
る上記電流スイッチの静電容量の充電電流を制御する電
流制御手段を具えることを特徴とするデジタル遅延回路
用差動遅延素子。 - 【請求項２】複数の差動入力信号をそれぞれ受け、該差
動入力信号に応じた遅延差動出力信号をそれぞれ出力す
る複数の電流スイッチと、該複数の電流スイッチの入力
端にそれぞれ接続され、上記差動入力信号による上記電
流スイッチの静電容量の充電電流をそれぞれ独立に制御
する複数の電流制御手段と、駆動電流源と、制御信号に
応じて、上記複数の電流スイッチの中のいずれか１つと
上記駆動電流源との間に選択的に電流路を形成する選択
手段と、を具えることを特徴とするデジタル遅延回路用
マルチプレクサ。 - 【請求項３】複数の入力端を共通接続した請求項２記載
のマルチプレクサを複数個縦続接続した直列回路と、該
直列回路内の各マルチプレクサの選択手段にそれぞれ独
立に制御信号を供給し、上記各マルチプレクサの信号伝
搬経路を選択させる制御信号発生手段と、を具えること
を特徴とするデジタル遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US509273 | 1983-06-30 | ||
| US50927390A | 1990-04-16 | 1990-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04227314A true JPH04227314A (ja) | 1992-08-17 |
Family
ID=24025950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110921A Pending JPH04227314A (ja) | 1990-04-16 | 1991-04-16 | デジタル遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH04227314A (ja) |
| DE (1) | DE4110340C2 (ja) |
| FR (1) | FR2661059A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019576B1 (en) | 2003-03-24 | 2006-03-28 | Cypress Semiconductor Corporation | Delay circuit that scales with clock cycle time |
| US7705600B1 (en) | 2006-02-13 | 2010-04-27 | Cypress Semiconductor Corporation | Voltage stress testing of core blocks and regulator transistors |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677791A (ja) * | 1992-08-26 | 1994-03-18 | Nippondenso Co Ltd | 遅延装置，プログラム可能遅延線及び発振装置 |
| DE69407588T2 (de) * | 1994-09-21 | 1998-07-09 | Sgs Thomson Microelectronics | Programmierbare digitale Verzögerungsschaltungseinheit |
| DE19845115C2 (de) | 1998-09-30 | 2000-08-31 | Siemens Ag | Integrierte Schaltung mit einer einstellbaren Verzögerungseinheit |
| JP2001339282A (ja) | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
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| JPS6278910A (ja) * | 1985-09-27 | 1987-04-11 | シ−メンス、アクチエンゲゼルシヤフト | ゲ−ト走行時間の温度特性補償回路 |
| JPH01170113A (ja) * | 1987-11-25 | 1989-07-05 | Tektronix Inc | 可変遅延回路 |
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| JPS6089775A (ja) * | 1983-08-01 | 1985-05-20 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 自動テスト装置用のテスト期間発生器 |
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-
1991
- 1991-03-28 DE DE19914110340 patent/DE4110340C2/de not_active Expired - Lifetime
- 1991-04-16 FR FR9104657A patent/FR2661059A1/fr not_active Withdrawn
- 1991-04-16 JP JP3110921A patent/JPH04227314A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2661059A1 (fr) | 1991-10-18 |
| DE4110340C2 (de) | 1993-11-25 |
| DE4110340A1 (de) | 1991-10-17 |
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