JPH02276330A - Ｐｎ符号の位相変調回路 - Google Patents
Ｐｎ符号の位相変調回路Info
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- JPH02276330A JPH02276330A JP1096301A JP9630189A JPH02276330A JP H02276330 A JPH02276330 A JP H02276330A JP 1096301 A JP1096301 A JP 1096301A JP 9630189 A JP9630189 A JP 9630189A JP H02276330 A JPH02276330 A JP H02276330A
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- Japan
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- clock signal
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- flip
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はタウデイザ回路に適用して好適な、ＰＮ符号
の位相変調回路に関する。
の位相変調回路に関する。
（従来技術）
従来、タウデイザ回路等に利用する、ＰＮ符号の位相変
調回路は、ＰＮ符号発生器の一部を構成するシフトレジ
スタに、位相の異なる２種類のクロック信号を切替えて
クロック信号として与えるように構成していた。具体的
には、たとえば第３図に示す如（、第１クロツク信号と
、第１クロツク信号の位相を９０＠遅らせた第２クロツ
ク信号とをデータセレクタ１に供給して、デイザクロツ
タ信号ＤＩＴＣＫに伴って一方のクロック信号を選択し
て、半加算器３とでＰＮ符号発生器を構成するシフトレ
ジスタにクロックパルスとして供給し、第１クロツクパ
ルスが供給されているときと第２クロツクパルスが供給
されているときで９０゜位相を異にしたＰＮ符号をＰＮ
符号発生器から得ている。
調回路は、ＰＮ符号発生器の一部を構成するシフトレジ
スタに、位相の異なる２種類のクロック信号を切替えて
クロック信号として与えるように構成していた。具体的
には、たとえば第３図に示す如（、第１クロツク信号と
、第１クロツク信号の位相を９０＠遅らせた第２クロツ
ク信号とをデータセレクタ１に供給して、デイザクロツ
タ信号ＤＩＴＣＫに伴って一方のクロック信号を選択し
て、半加算器３とでＰＮ符号発生器を構成するシフトレ
ジスタにクロックパルスとして供給し、第１クロツクパ
ルスが供給されているときと第２クロツクパルスが供給
されているときで９０゜位相を異にしたＰＮ符号をＰＮ
符号発生器から得ている。
（発明が解決しようとする課題）
しかし、上記した如き従来のＰＮ符号発生器では第１ク
ロツク信号と第２クロツク信号との切替時にスパイク状
のノイズが発生し誤動作が生ずる問題点があった。
ロツク信号と第２クロツク信号との切替時にスパイク状
のノイズが発生し誤動作が生ずる問題点があった。
この発明はクロック信号を切替えることなしに位相の異
なるＰＮ符号を得ることができるＰＮ符号の位相変調回
路を提供することを目的とする。
なるＰＮ符号を得ることができるＰＮ符号の位相変調回
路を提供することを目的とする。
（課題を解決するための手段）
この発明のＰＮ符号の位相変調回路は、ＰＮ符号発生器
へ供給するクロック信号と位相差を有するクロック信号
によりＰＮ符号発生器で生成されたＰＮ符号をラッチす
るラッチ手段と、ＰＮ符号発生器で生成されたＰＮ符号
とラッチ手段から出力されるＰＮ符号とを入力し、位相
変調信号にともなって一方のＰＮ符号を出力させるデー
タセレクタとを備えたことを特徴とする。
へ供給するクロック信号と位相差を有するクロック信号
によりＰＮ符号発生器で生成されたＰＮ符号をラッチす
るラッチ手段と、ＰＮ符号発生器で生成されたＰＮ符号
とラッチ手段から出力されるＰＮ符号とを入力し、位相
変調信号にともなって一方のＰＮ符号を出力させるデー
タセレクタとを備えたことを特徴とする。
（作用）
上記の如く構成した本発明のＰＮ符号の位相変調回路に
おいてはＰＮ符号発生器に供給されるクロック信号とラ
ッチ手段にストローブパルスとして供給されるクロック
信号との間に位相差を存するために、ＰＮ符号発生器か
ら出力されるＰＮ符号とラッチ手段から出力されるＰＮ
符号との間にはクロック信号間の位相差にともなった位
相差を有することになる。ＰＮ符号発生器から出力され
るＰＮ符号とラッチ手段から出力される位相差を有する
ＰＮ符号との一方のＰＮ符号が位相変調信号にともなっ
てデータセレクタから出力されることになる。
おいてはＰＮ符号発生器に供給されるクロック信号とラ
ッチ手段にストローブパルスとして供給されるクロック
信号との間に位相差を存するために、ＰＮ符号発生器か
ら出力されるＰＮ符号とラッチ手段から出力されるＰＮ
符号との間にはクロック信号間の位相差にともなった位
相差を有することになる。ＰＮ符号発生器から出力され
るＰＮ符号とラッチ手段から出力される位相差を有する
ＰＮ符号との一方のＰＮ符号が位相変調信号にともなっ
てデータセレクタから出力されることになる。
上記の如くデータセレクタにより選択されるのはＰＮ符
号であり、従来の如くクロック信号の切替により生じた
スパイク状のノイズによる誤動作は生じない。
号であり、従来の如くクロック信号の切替により生じた
スパイク状のノイズによる誤動作は生じない。
（実施例）
以下、この発明を実施例により説明する。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。
ある。
本実施例においては１０次ｍ系列ＰＮ符号発生器を使用
し、タウデイザ回路に適用した場合を例示している。
し、タウデイザ回路に適用した場合を例示している。
２はカスケード接続された１０個のＤフリップフロップ
ＤＩ ”−ＤＩＧから構成した１０段のシフトレジスタ
であり、ＤフリップフロップＤｉ、Ｄ３、ＤＩ、Ｄ９お
よびＤｌ。の各出力は半加算器３で加算し、半加算器３
からの出力はＤフリップフロップＤ、に入力し、Ｄフリ
ップフロップＤ１の出力をＰＮ符号として取り出す。
ＤＩ ”−ＤＩＧから構成した１０段のシフトレジスタ
であり、ＤフリップフロップＤｉ、Ｄ３、ＤＩ、Ｄ９お
よびＤｌ。の各出力は半加算器３で加算し、半加算器３
からの出力はＤフリップフロップＤ、に入力し、Ｄフリ
ップフロップＤ１の出力をＰＮ符号として取り出す。
一方、クロック信号ＣＬＫはＤフリップフロップＤ Ｉ
””” Ｄ ＋。にクロック信号として供給しであると
共に、インバータ６で反転し、インバータ６をを介した
クロック信号を、ラッチクロックとしてＤフリップフロ
ップ４に供給し、Ｄフリップフロップ４でシフトレジス
タ２から出力されるＰＮ符号をラッチする。Ｄフリップ
フロップ４でラッチされたＰＮ符号とシフトレジスタ２
から出力されるＰＮ符号とはデータセレクタ５に供給し
、データセレクタ５にデイザクロツタ信号ＤＩＴＣＫを
選択信号として供給し、たとえばデイザクロック信号Ｄ
ＩＴＣＫが論理 ＩＩ Ｉ ＩＩのときはシフトレジスタ２から出力され
るＰＮ符号を選択し、デイザクロツタ信号ＤＩＴＣＫが
論理ＩＩ Ｏ１１のときはＤフリップフロップ４でラッ
チされたＰＮ符号を選択する。
””” Ｄ ＋。にクロック信号として供給しであると
共に、インバータ６で反転し、インバータ６をを介した
クロック信号を、ラッチクロックとしてＤフリップフロ
ップ４に供給し、Ｄフリップフロップ４でシフトレジス
タ２から出力されるＰＮ符号をラッチする。Ｄフリップ
フロップ４でラッチされたＰＮ符号とシフトレジスタ２
から出力されるＰＮ符号とはデータセレクタ５に供給し
、データセレクタ５にデイザクロツタ信号ＤＩＴＣＫを
選択信号として供給し、たとえばデイザクロック信号Ｄ
ＩＴＣＫが論理 ＩＩ Ｉ ＩＩのときはシフトレジスタ２から出力され
るＰＮ符号を選択し、デイザクロツタ信号ＤＩＴＣＫが
論理ＩＩ Ｏ１１のときはＤフリップフロップ４でラッ
チされたＰＮ符号を選択する。
上記の如く構成されたこの発明の一実施例において、シ
フトレジスタ２および半加算器３とによりＤフリップフ
ロップＤ、の出力から生成多項式％式％ ＰＮ符号が得られる。その一部を示せば” ｉ ｏ 。
フトレジスタ２および半加算器３とによりＤフリップフ
ロップＤ、の出力から生成多項式％式％ ＰＮ符号が得られる。その一部を示せば” ｉ ｏ 。
１０１１１０１００ ・−・″の如くである。
いま、クロック信号ＣＬＫを第２図（ａ）に示すタイミ
ングの波形とすれば、インバータ６を介したクロック信
号ＣＬＫは第２図（ｇ）に示す如くである。第２図（ａ
）に示すクロック信号ＣＬＫで第２図（ｂ）に示すＰＮ
符号がクロック信号ＣＬＫの立上りより数ｎ ｓｅｃ遅
れて変化する。
ングの波形とすれば、インバータ６を介したクロック信
号ＣＬＫは第２図（ｇ）に示す如くである。第２図（ａ
）に示すクロック信号ＣＬＫで第２図（ｂ）に示すＰＮ
符号がクロック信号ＣＬＫの立上りより数ｎ ｓｅｃ遅
れて変化する。
一方、インバータ６で反転されたクロック信号は第２図
（ｇ）に示す如くであり、このクロック信号により第２
図（ｂ）に示すシフトレジスタ２から出力されるＰＮ符
号をラッチしたＤフリップフロップ４のラッチ出力は第
２図（ｈ）に示す如くであり、このラッチによる遅れも
第２図（ｇ）に示した反転クロック信号の立上りより数
ｎ ｓｅｃ遅れて変化している。したがって第２図（ｂ
）と第２図（ｈ）とを比較すれば明らかな如くシフトレ
ジスタ２から出力されるＰＮ符号に対し、Ｄフリップフ
ロップ４から出力されるＰＮ符号は第２図（ａ）にすり
ロック信号ＣＬＫ基準で（以下同様）１８０度位相が遅
れている。この結果、デイザクロック信号ＤＩＴＣＫが
論理ＩＩ Ｉ ＩＴのときはＯ″位相ＰＮ符号がデータ
セレクタ５から出力され、デイザクロック信号ＤＩＴＣ
Ｋが論理ＩＩ ＯＩＴのときは位相が１８０°遅れたＰ
Ｎ符号がデータセレクタ５から出力されることになる。
（ｇ）に示す如くであり、このクロック信号により第２
図（ｂ）に示すシフトレジスタ２から出力されるＰＮ符
号をラッチしたＤフリップフロップ４のラッチ出力は第
２図（ｈ）に示す如くであり、このラッチによる遅れも
第２図（ｇ）に示した反転クロック信号の立上りより数
ｎ ｓｅｃ遅れて変化している。したがって第２図（ｂ
）と第２図（ｈ）とを比較すれば明らかな如くシフトレ
ジスタ２から出力されるＰＮ符号に対し、Ｄフリップフ
ロップ４から出力されるＰＮ符号は第２図（ａ）にすり
ロック信号ＣＬＫ基準で（以下同様）１８０度位相が遅
れている。この結果、デイザクロック信号ＤＩＴＣＫが
論理ＩＩ Ｉ ＩＴのときはＯ″位相ＰＮ符号がデータ
セレクタ５から出力され、デイザクロック信号ＤＩＴＣ
Ｋが論理ＩＩ ＯＩＴのときは位相が１８０°遅れたＰ
Ｎ符号がデータセレクタ５から出力されることになる。
なお、上記したこの発明の一実施例によればクロック信
号ＣＬＫと、インバータ６で反転したクロック信号とを
切替えないため、従来切替時に生じたスパイクノイズが
生ずるようなことはない。
号ＣＬＫと、インバータ６で反転したクロック信号とを
切替えないため、従来切替時に生じたスパイクノイズが
生ずるようなことはない。
また、この発明の一実施例においては、インバータ６を
用いた場合を例示したが、インバータ６を用いずに、Ｄ
フリップフロップ４にストローブパルスとして加えるク
ロック信号の周波数を分周した信号を、シフトレジスタ
２に供給するクロック信号としてもよい。たとえば、Ｄ
フリップフロップ４にストローブパルスとして加える第
２図（ｅ）に示すクロック信号を゛４分周した第２図（
ａ）に示すクロック信号をシフトレジスタ２に供給する
クロック信号とした場合は、第２図（ｂ）と第２図（ｆ
）とに示す如く、４５°位相のずれたＰＮ符号がデイザ
クロック信号ＤＩＴＣＫによるデータセレクタ５の切替
により出力されることになる。
用いた場合を例示したが、インバータ６を用いずに、Ｄ
フリップフロップ４にストローブパルスとして加えるク
ロック信号の周波数を分周した信号を、シフトレジスタ
２に供給するクロック信号としてもよい。たとえば、Ｄ
フリップフロップ４にストローブパルスとして加える第
２図（ｅ）に示すクロック信号を゛４分周した第２図（
ａ）に示すクロック信号をシフトレジスタ２に供給する
クロック信号とした場合は、第２図（ｂ）と第２図（ｆ
）とに示す如く、４５°位相のずれたＰＮ符号がデイザ
クロック信号ＤＩＴＣＫによるデータセレクタ５の切替
により出力されることになる。
また、第２図（ｅ）に示すクロック信号を２分周した第
２図（ｃ）に示したクロック信号をＤフリップフロップ
４にストローブパルスとして加え、シフトレジスタ２に
供給するクロック信号を第２図（ｅ）に示したクロック
信号の４分周信号とした場合は、第２図（ｂ） と第２
図（ｄ） とに示した如く、９０°位相のずれたＰＮ符
号がデイザクロツタ信号Ｄ ＩＴＣＫによるデータセレ
クタ５の切替により出力されることになる。
２図（ｃ）に示したクロック信号をＤフリップフロップ
４にストローブパルスとして加え、シフトレジスタ２に
供給するクロック信号を第２図（ｅ）に示したクロック
信号の４分周信号とした場合は、第２図（ｂ） と第２
図（ｄ） とに示した如く、９０°位相のずれたＰＮ符
号がデイザクロツタ信号Ｄ ＩＴＣＫによるデータセレ
クタ５の切替により出力されることになる。
なお、デイザクロック信号ＤＩＴＣＫに代って他の変調
信号が使用できることは勿論である。
信号が使用できることは勿論である。
（発明の効果）
以上説明した如くこの発明によれば、ＰＮ符号発生器で
生成したＰＮ符号と、ＰＮ符号発生器へ供給するクロッ
ク信号と位相差を有するクロック信号でＰＮ符号発生器
で生成されたＰＮ符号をラッチ手段でラッチし、ラッチ
手段から出力されるＰＮ符号との一方のＰＮ符号が位相
変調信号にともなって出力するようにしたため、選択さ
せれるのはＰＮ符号であって、従来の如くクロック信号
の切替はな（、クロック信号の切替により生じたスパイ
ク状のノイズによる誤動作は生じない。
生成したＰＮ符号と、ＰＮ符号発生器へ供給するクロッ
ク信号と位相差を有するクロック信号でＰＮ符号発生器
で生成されたＰＮ符号をラッチ手段でラッチし、ラッチ
手段から出力されるＰＮ符号との一方のＰＮ符号が位相
変調信号にともなって出力するようにしたため、選択さ
せれるのはＰＮ符号であって、従来の如くクロック信号
の切替はな（、クロック信号の切替により生じたスパイ
ク状のノイズによる誤動作は生じない。
第１図はこの発明の一実施例の構成を示すブロック図。
第２図はこの発明の一実施例の作用説明に供するタイミ
ング図。 第３図は従来例の構成を示すブロック図。 ２・・・シフトレジスタ、３・・・半加算器、４・・・
Ｄフリップフロップ、５・・・データセレクタ、６・・
・インバータ。 第 図 第３図
ング図。 第３図は従来例の構成を示すブロック図。 ２・・・シフトレジスタ、３・・・半加算器、４・・・
Ｄフリップフロップ、５・・・データセレクタ、６・・
・インバータ。 第 図 第３図
Claims (1)
- 【特許請求の範囲】 ＰＮ符号発生器へ供給するクロック信号と位相差を有す
るクロック信号によりＰＮ符号発生器で生成されたＰＮ
符号をラッチするラッチ手段と、ＰＮ符号発生器で生成
されたＰＮ符号とラッチ手段から出力されるＰＮ符号と
を入力とし、位相変調信号にともなって一方のＰＮ符号
を出力させるデータセレクタと を備えたことを特徴とするＰＮ符号の位相変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096301A JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096301A JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276330A true JPH02276330A (ja) | 1990-11-13 |
| JP2592522B2 JP2592522B2 (ja) | 1997-03-19 |
Family
ID=14161210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096301A Expired - Lifetime JP2592522B2 (ja) | 1989-04-18 | 1989-04-18 | Ｐｎ符号の位相変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592522B2 (ja) |
-
1989
- 1989-04-18 JP JP1096301A patent/JP2592522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2592522B2 (ja) | 1997-03-19 |
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