CN115421554A - 数据处理方法以及驱动芯片、系统和显示模组 - Google Patents

Abstract

本发明实施例提供一种数据处理方法以及驱动芯片、系统和显示模组，涉及集成电路技术领域，本发明实施例的驱动芯片通过执行该数据处理方法，能够输出与数据信号SDI同相位的数据信号SDO，同时还能在内部产生上升沿与数据信号SDI和数据信号SDO对齐的刷新时钟信号，因此每个驱动芯片都可基于自身内部产生的刷新时钟信号进行数据刷新，不仅可以节约一根时钟信号线，还可消除现有技术中所存在的刷新时钟延迟，使得级联的各个驱动芯片能够同步刷新数据。

Description

数据处理方法以及驱动芯片、系统和显示模组

技术领域

本发明涉及集成电路技术领域，具体涉及一种数据处理方法以及驱动芯片、系统和显示模组。

背景技术

显示屏当前被广泛应用，其可以用来播放文字信息、动画广告、视频图像等。

在显示屏的显示模组中，包括控制卡和多颗级联的驱动芯片，控制卡通过一根时钟信号线给驱动芯片发送刷新时钟信号CLK以及通过一根数据信号线给驱动芯片发送数据信号SDI，驱动芯片在接收到数据信号SDI后，会输出数据信号SDO并经一根数据信号线传输至级联的下一颗驱动芯片。当所有的驱动芯片都接收到数据信号SDI后，再基于刷新时钟信号CLK进行数据刷新。

其中，驱动芯片接收刷新时钟信号CLK有两种方式：

一种方式是，控制卡通过一根时钟信号线并行地向每颗驱动芯片发送刷新时钟信号CLK，然而，此种方式的驱动功耗较大，对控制卡的要求很高，且并行布线会占用较大的芯片面积，一般不采用。

另一种方式是，级联的驱动芯片与驱动芯片之间通过一根时钟信号线来传输刷新时钟信号CLK，即驱动芯片在接收到控制卡发送的刷新时钟信号CLK后，会通过一根时钟信号线向级联的下一颗驱动芯片输出该刷新时钟信号CLK，下一颗驱动芯片再将该刷新时钟信号CLK向更下一颗驱动芯片发送，以此类推，使得级联的所有驱动芯片都接收到该刷新时钟信号CLK。由此可见，在此种方案中，级联的两两相邻的驱动芯片之间都至少需要两根信号线(时钟信号线和数据信号线)连接，这对于节约驱动芯片面积是不利的。

发明内容

本发明实施例提供一种数据处理方法以及驱动芯片、系统和显示模组，可以将目前数据传输采用的至少一根时钟信号线和一根数据信号线减少为仅需一根数据信号线来实现，减少了芯片所需端口数量和电路板走线数量。

为了解决上述问题，第一方面，本发明实施例公开了一种数据处理方法，方法包括：

接收数据信号SDI，数据信号SDI包括能代表数据0的波形一和能代表数据1的波形二，在同一预设时钟周期下，波形一和波形二中均包括一段高电平且高电平持续时长不相等；

基于数据信号SDI，产生多相位时钟信号，多相位时钟信号包括相较于数据信号SDI延迟第一相位的时钟信号A、延迟第二相位的时钟信号B以及延迟第三相位的时钟信号C；其中，第一相位、第二相位以及第三相位均不同，且第二相位位于第一相位与第三相位之间；

根据数据信号SDI和时钟信号B，产生刷新时钟信号和边沿选择信号；其中，刷新时钟信号的上升沿与数据信号SDI的上升沿对齐，下降沿与时钟信号B的上升沿对齐，边沿选择信号通过时钟信号B的上升沿对数据信号SDI进行采样得到；

基于刷新时钟信号、边沿选择信号以及多相位时钟信号，输出与数据信号SDI同相的数据信号SDO；其中，数据信号SDO的上升沿与刷新时钟信号的上升沿对齐，数据信号SDO的下降沿基于边沿选择信号和多相位时钟信号确定。

进一步的，其中，延迟第一相位的时间与波形一中的高电平持续时长相等，延迟第三相位的时间与波形二中的高电平持续时长相等；

数据信号SDO的下降沿基于边沿选择信号和多相位时钟信号确定，包括：

数据信号SDO的下降沿基于边沿选择信号与时钟信号A的上升沿或时钟信号C的上升沿对齐。

进一步的，数据信号SDO的下降沿基于边沿选择信号与时钟信号A的上升沿或时钟信号C的上升沿对齐，包括：

当边沿选择信号为低电平时，数据信号SDO的下降沿与时钟信号A的上升沿对齐；当边沿选择信号为高电平时，数据信号SDO的下降沿与时钟信号C的上升沿对齐；或

当边沿选择信号为低电平时，数据信号SDO的下降沿与时钟信号C的上升沿对齐；当边沿选择信号为高电平时，数据信号SDO的下降沿与时钟信号A的上升沿对齐。

进一步的，0°＜第一相位＜180°，180°＜第三相位＜360°；或，

180°＜第一相位＜360°，0°＜第三相位＜180°。

可选的，第一相位、第二相位以及第三相位之间的相位差均为90°。

可选的，第一相位为90°、第二相位为180°、第三相位为270°；或

第一相位为270°、第二相位为180°、第三相位为90°。

第二方面，本发明实施例公开了一种驱动芯片，驱动芯片具有SDI输入端和SDO输出端，SDI输入端用于通过一根数据信号线与控制卡或级联的上一颗驱动芯片连接，SDO输出端用于通过一根数据信号线与级联的下一颗驱动芯片连接；其中，驱动芯片在不具有时钟信号输入端和时钟信号输出端的情况下，执行如本发明实施例第一方面的数据处理方法。

第三方面，本发明实施例公开了一种驱动系统，包括控制卡和多颗级联的驱动芯片，驱动芯片为如本发明实施例第二方面的驱动芯片，多颗级联的驱动芯片之间通过一根数据信号线连接，控制卡与多颗级联的驱动芯片中的第一颗驱动芯片通过一根数据信号线连接，数据信号线用于传输数据信号SDI或数据信号SDO。

第四方面，本发明实施例公开了一种显示模组，包括显示端和如本发明实施例第三方面的驱动系统。

本发明实施例包括以下优点：

本发明实施例的驱动芯片通过执行该数据处理方法能够输出与数据信号SDI同相位的数据信号SDO，同时还能在内部产生上升沿与数据信号SDI对齐的刷新时钟信号，因此每个驱动芯片都可基于自身内部产生的刷新时钟信号进行数据刷新，如此，可以仅采用一根数据信号线实现与现有技术采用两根信号线(至少一根时钟信号线和一根数据信号线)才能实现的刷新功能，相比现有技术，对于每个驱动芯片而言，至少可节约两个引脚，简化了布线，有利于节约芯片面积。

此外，由于本发明实施例输出的数据信号SDO与数据信号SDI同相位，也就是输出的数据信号SDO与接收的数据信号SDI之间不存在相位延迟，在此基础上，由于产生刷新时钟信号的上升沿与数据信号SDI和数据信号SDO的上升沿都对齐，即每个驱动芯片基于同相位的数据信号SDI产生的刷新时钟信号也能保持同相位，理论上可以100％消除现有技术中所存在的刷新时钟延迟，使得级联的各个驱动芯片能够同步刷新数据。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一种驱动芯片的结构示意图；

图2是本发明实施例一种数据处理方法的步骤流程图；

图3(a)是本发明一实施例波形一和波形二的示意图；

图3(b)是本发明另一实施例波形一和波形二的示意图；

图4是本发明一示例数据信号SDI的波形示意图；

图5(a)是本发明一实施例时钟信号A和时钟信号C对比数据信号SDI的一示例示意图；

图5(b)是本发明一实施例时钟信号A和时钟信号C对比数据信号SDI的另一示例示意图；

图6(a)是本发明另一实施例时钟信号A和时钟信号C对比数据信号SDI的一示例示意图；

图6(b)是本发明另一实施例时钟信号A和时钟信号C对比数据信号SDI的另一示例示意图；

图7是本发明实施例产生刷新时钟信号和边沿选择信号的示意图；

图8是本发明一实施例输出数据信号SDO的示意图；

图9是本发明实施例一种驱动系统的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如背景技术内容所述，目前级联的驱动芯片与驱动芯片之间是通过一根时钟信号线来传输刷新时钟信号CLK以及通过一根数据信号线来传输数据信号SDI或SDO的。这样除了会存在至少需要两根信号线不利于节约驱动芯片面积的问题外，发明人发现，对于同一驱动芯片而言，其接收的刷新时钟信号CLK(为方便说明，以CLK-in进行表示)与输出的刷新时钟信号(为方便说明，以CLK-out进行表示)之间会有一个未知的延时t，由于上一颗驱动芯片输出的刷新时钟信号CLK-out是下一颗驱动芯片输入的刷新时钟信号CLK-in，这导致在级联的驱动芯片越多的情况下，最后一个驱动芯片所获得的刷新时钟信号CLK-in(即上一颗驱动芯片输出的刷新时钟信号CLK-out)相比级联的第一颗驱动芯片所获得刷新时钟信号CLK-in的延时就更大，延时差值几乎为N-1个t。如此各个驱动芯片在基于自身所接收到的刷新时钟信号CLK进行数据刷新向显示端输出信号时，会出现各个驱动芯片刷新的显示数据不同步的现象。

有鉴于此，本发明实施例提供了一种数据处理方法以及驱动芯片、系统和显示模组。该数据处理方法可以由驱动芯片来执行，驱动芯片在不采用时钟信号线的情况下，仅利用一根数据信号线接收到数据信号SDI后，通过执行该数据处理方法，就能输出与数据信号SDI同相位的数据信号SDO。这一实现过程中，对于每颗驱动芯片而言，不仅节约了时钟信号线，简化了布线，节省了芯片面积，还意外地消除了输入的刷新时钟信号CLK-in与输出的刷新时钟信号CLK-out之间的未知延时，提高了显示效果。

具体而言，参考图1，图1示出了本发明实施例一种驱动芯片的结构示意图，该驱动芯片具有SDI输入端和SDO输出端，SDI输入端用于通过一根数据信号线与控制卡或级联的上一颗驱动芯片连接，SDO输出端用于通过一根数据信号线与级联的下一颗驱动芯片连接。

从图1可见，该驱动芯片不具有时钟信号输入端和时钟信号输出端，即无法通过时钟信号线来传输刷新时钟信号，在此情况下，驱动芯片在接收到数据信号SDI后，可以执行如下的数据处理方法，以实现本发明的发明目的，即输出与数据信号SDI同相位的数据信号SDO，还同时消除了输入的刷新时钟信号CLK-in与输出的刷新时钟信号CLK-out之间的未知延时，使得各个驱动芯片可以同步刷新。

具体而言，参考图2，图2示出了本发明实施例一种数据处理方法的步骤流程图，该方法可以包括：

步骤S202，驱动芯片接收数据信号SDI，数据信号SDI包括能代表数据0的波形一和能代表数据1的波形二，在同一预设时钟周期下，波形一和波形二中均包括一段高电平且高电平持续时长不相等。

相关技术中，在一个时钟周期内，数据0一般用低电平表示，数据1用高电平表示，通过区分高低电平，可以识别出数据1和数据0。而在本发明实施例中，对数据0和数据1的波形进行了重新设置，即用波形一代表数据0，用波形二代表数据1，波形一和波形二中均包括一段高电平，在同一预设时钟周期下，波形一与波形二中的高电平持续时长不相等。关于波形一和波形二中具体的高电平持续时长，本发明实施例对此不作限制，能在同一个时钟周期内实现数据0和数据1的区分即可。

可选的，参考图3(a)，波形一中的高电平持续时长为3/4预设时钟周期，波形二中的高电平持续时长为1/4预设时钟周期。

可选的，参考图3(b)，波形一中的高电平持续时长为1/4预设时钟周期，波形二中的高电平持续时长为3/4预设时钟周期。

当波形一和波形二的高电平持续时长相差1/2个预设时间周期时，不仅高电平可以有效被识别到，而且能够有效区分波形一和波形二，进而区分数据0和数据1。需要说明的是，本发明所示的预设时间周期可以理解为系统时钟(一种虚拟时钟)的一个完整周期，用于表明讨论波形一和波形二的区别是以同一时钟周期为基础的。当然，该预设时间周期的频率也决定了对数据0和数据1的采样频率，可以影响从接收到数据信号SDI到输出数据信号SDO的时间进程，实际中，可以根据需要进行设置。

实际中，数据信号SDI所表征的数据为一串二进制值，因此数据信号SDI中的波形一和波形二也是对应二进制值依次排列。如数据信号SDI的值为1001，其对应的波形如图4所示。

在本发明实施例中，在该驱动芯片为与控制卡级联的第一颗驱动芯片的情况下，该数据信号SDI是由控制卡通过一根数据信号线发送给该驱动芯片的SDI输入端的。在该驱动芯片为级联的驱动芯片中除第一颗外的任一颗时，该数据信号SDI是由级联的上一颗驱动芯片通过一根数据信号线发送给该驱动芯片的SDI输入端的。

步骤S204，驱动芯片基于数据信号SDI，产生多相位时钟信号，多相位时钟信号包括相较于数据信号SDI延迟第一相位的时钟信号A、延迟第二相位的时钟信号B以及延迟第三相位的时钟信号C；其中，第一相位、第二相位以及第三相位均不同，且第二相位位于第一相位与第三相位之间。

在本发明实施例中，基于数据信号SDI产生多相位时钟信号的思路是：需产生数据0对应的时钟信号，需产生数据1对应的时钟信号，以及需产生能识别数据0和数据1对应的时钟信号。因此驱动芯片基于数据信号SDI产生的多相位时钟信号中至少包括三个时钟信号，如时钟信号A、时钟信号B以及时钟信号C。

其中，时钟信号A和时钟信号C用于产生数据0和数据1，因此，第一相位和第三相位分别与数据0和数据1对应，延迟第一相位的时间与波形一中的高电平持续时长相等，延迟第三相位的时间与波形二中的高电平持续时长相等。

其中，如果时钟信号B与数据信号SDI的相位相同，则无法对数据信号SDI进行采样，因此时钟信号B也需要相对于数据信号SDI具有相位延迟。而时钟信号B需用于识别数据0和数据1，因此第二相位需位于第一相位与第三相位之间。

需说明的是，时钟信号A、时钟信号B以及时钟信号C等多相位时钟信号在一帧时间内与数据信号SDI的周期频率相同，但相对于数据信号SDI均有相位延迟。

在一实施例中，0°＜第一相位＜180°，180°＜第三相位＜360°。即第一相位所对应的数据0的高电平持续时长在无限接近于0°和无限接近于180°之间，第三相位所对应的数据1的高电平持续时长在无限接近于180°和无限接近于360°之间。在此实施例下，参考图5，示出了时钟信号A和时钟信号C对比数据信号SDI的一示例示意图，其中，图5(a)为第一相位无限接近于0°，第三相位无限接近于180°的情况，图5(b)为第一相位无限接近于180°，第三相位无限接近于360°的情况。

在另一实施例中，180°＜第一相位＜360°，0°＜第三相位＜180°。即第一相位所对应的数据0的高电平持续时长在无限接近于180和无限接近于360°之间，第三相位所对应的数据1的高电平持续时长在无限接近于0°和无限接近于180°之间。在此实施例下，参考图6，示出了时钟信号A和时钟信号C对比数据信号SDI的示意图，其中，图6(a)为第一相位无限接近于180°，第三相位无限接近于0°的情况，图6(b)为第一相位无限接近于360°，第三相位无限接近于180°的情况。

需说明的是，图5和图6示出的均是较为极限的情况，为便于识别，一般情况下不优选。图5和图6虽均未示出第二相位，但可对应理解得到，第二相位位于第一相位与第三相位之间，从图5和图6也可看出，在第一相位和第三相位之间，数据0和数据1的电平一高一低，以此可以有效区分。

为便于采样和波形的产生，优选的，第一相位、第二相位以及第三相位之间的相位差均为90°。

进一步的，一示例中，第一相位为90°、第二相位为180°、第三相位为270°。

进一步的，另一示例中，第一相位为270°、第二相位为180°、第三相位为90°。

步骤S206，驱动芯片根据数据信号SDI和时钟信号B，产生刷新时钟信号和边沿选择信号；其中，刷新时钟信号的上升沿与数据信号SDI的上升沿对齐，下降沿与时钟信号B的上升沿对齐，边沿选择信号通过时钟信号B的上升沿对数据信号SDI进行采样得到。

步骤S208，驱动芯片基于刷新时钟信号、边沿选择信号以及多相位时钟信号，输出与数据信号SDI同相的数据信号SDO；其中，数据信号SDO的上升沿与刷新时钟信号的上升沿对齐，数据信号SDO的下降沿基于边沿选择信号和多相位时钟信号确定。

在步骤S206中，参考图7，本发明实施例基于数据信号SDI和时钟信号B产生了刷新时钟信号，其中，刷新时钟信号的上升沿与数据信号SDI的上升沿对齐，如此，可以基于刷新时钟信号的上升沿产生数据信号SDO的上升沿，这样可以保证驱动芯片输出的数据信号SDO与数据信号SDI同相位。

在步骤S206中，继续参考图7，本发明实施例基于数据信号SDI和时钟信号B还产生了边沿选择信号，由于边沿选择信号是通过时钟信号B的上升沿对数据信号SDI进行采样得到的，因此，可以认为边沿选择信号的本质是对数据信号SDI的波形还原。通过波形选择信号中电平的状态，即根据波形选择信号中不同电平处，可以结合多相位时钟信号相应生成数据信号SDO中的数据0或数据1。

基于前述内容，延迟第一相位的时间与波形一中的高电平持续时长相等，延迟第三相位的时间与波形二中的高电平持续时长相等，因此根据时钟信号A可以确定数据信号SDO中的数据0的下降沿，根据时钟信号C可以确定数据信号SDO中的数据1的下降沿。那么，数据信号SDO的下降沿可以通过以下实施例实现：

数据信号SDO的下降沿基于边沿选择信号与时钟信号A的上升沿或时钟信号C的上升沿对齐。

在此实施例中，具体实现方式可以有以下示例：

一示例，参考图8，当边沿选择信号为低电平时，数据信号SDO的下降沿与时钟信号A的上升沿对齐；当边沿选择信号为高电平时，数据信号SDO的下降沿与时钟信号C的上升沿对齐。在本示例中，边沿选择信号的低电平处表征数据0，高电平处表征数据1，因此，可以在边沿选择信号处于低电平时，选择数据信号SDO的下降沿与能产生数据0的时钟信号A的上升沿对齐；同理，可以在边沿选择信号为高电平时，选择数据信号SDO的下降沿与能产生数据1的时钟信号C的上升沿对齐。

另一示例，当边沿选择信号为低电平时，数据信号SDO的下降沿与时钟信号C的上升沿对齐；当边沿选择信号为高电平时，数据信号SDO的下降沿与时钟信号A的上升沿对齐。在本示例中，边沿选择信号的低电平处表征数据1，高电平处表征数据0，因此，可以在边沿选择信号处于低电平时，选择数据信号SDO的下降沿与能产生数据1的时钟信号C的上升沿对齐；同理，可以在边沿选择信号为高电平时，选择数据信号SDO的下降沿与能产生数据0的时钟信号A的上升沿对齐。

综上，本发明实施例的驱动芯片通过执行该数据处理方法能够输出与数据信号SDI同相位的数据信号SDO，同时还能在内部产生上升沿与数据信号SDI对齐的刷新时钟信号，因此每个驱动芯片都可基于自身内部产生的刷新时钟信号进行数据刷新。如此，可以仅采用一根数据信号线实现与现有技术采用两根信号线(至少一根时钟信号线和一根数据信号线)才能实现的刷新功能，相比现有技术，对于每个驱动芯片而言，至少可节约两个引脚，简化了布线，有利于节约芯片面积。

此外，由于本发明实施例输出的数据信号SDO与数据信号SDI同相位，也就是输出的数据信号SDO与接收的数据信号SDI之间不存在相位延迟，在此基础上，由于产生刷新时钟信号的上升沿与数据信号SDI和数据信号SDO的上升沿都对齐，即每个驱动芯片基于同相位的数据信号SDI产生的刷新时钟信号也能保持同相位，理论上可以100％消除现有技术中所存在的刷新时钟延迟，即消除输入的刷新时钟信号CLK-in与输出的刷新时钟信号CLK-out之间的未知延时，使得级联的各个驱动芯片能够同步刷新数据。

基于同一发明构思，本发明实施例还提供了一种驱动系统，参考图9，示出了本发明实施例一种驱动系统的示意图，包括控制卡和多颗级联的驱动芯片，所述驱动芯片为如本发明实施例所述的驱动芯片，所述多颗级联的驱动芯片之间通过一根数据信号线连接，所述控制卡与所述多颗级联的驱动芯片中的第一颗驱动芯片通过一根数据信号线连接，所述数据信号线用于传输数据信号SDI或数据信号SDO。

关于本发明实施例的实现原理在此不多赘述，需要说明的是，本发明实施例的驱动系统不仅可以仅采用一根数据信号线实现与现有技术采用两根信号线(至少一根时钟信号线和一根数据信号线)才能实现的刷新功能，相比现有技术，简化了布线，有利于节约驱动系统制造成本。同时，还可以消除每个驱动芯片输入的刷新时钟信号CLK-in与输出的刷新时钟信号CLK-out之间的未知延时，使得驱动系统中的各个驱动芯片能够同步刷新数据。

基于同一发明构思，本发明实施例还提供了一种显示模组，包括显示端和如本发明实施例所述的驱动系统。关于本发明实施例的原理与效果，可参考前述描述，在此不多赘述。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本发明所提供的一种数据处理方法、装置以及驱动芯片和驱动系统，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种数据处理方法，其特征在于，所述方法包括：

接收数据信号SDI，所述数据信号SDI包括能代表数据0的波形一和能代表数据1的波形二，在同一预设时钟周期下，所述波形一和所述波形二中均包括一段高电平且高电平持续时长不相等；

基于所述数据信号SDI，产生多相位时钟信号，所述多相位时钟信号包括相较于所述数据信号SDI延迟第一相位的时钟信号A、延迟第二相位的时钟信号B以及延迟第三相位的时钟信号C；其中，所述第一相位、所述第二相位以及所述第三相位均不同，且所述第二相位位于所述第一相位与所述第三相位之间；

根据所述数据信号SDI和所述时钟信号B，产生刷新时钟信号和边沿选择信号；其中，所述刷新时钟信号的上升沿与所述数据信号SDI的上升沿对齐，下降沿与所述时钟信号B的上升沿对齐，所述边沿选择信号通过所述时钟信号B的上升沿对所述数据信号SDI进行采样得到；

基于所述刷新时钟信号、所述边沿选择信号以及所述多相位时钟信号，输出与数据信号SDI同相的数据信号SDO；其中，所述数据信号SDO的上升沿与所述刷新时钟信号的上升沿对齐，所述数据信号SDO的下降沿基于所述边沿选择信号和所述多相位时钟信号确定。

2.根据权利要求1所述的数据处理方法，其特征在于，

其中，延迟所述第一相位的时间与所述波形一中的高电平持续时长相等，延迟所述第三相位的时间与所述波形二中的高电平持续时长相等；

所述数据信号SDO的下降沿基于所述边沿选择信号和所述多相位时钟信号确定，包括：

所述数据信号SDO的下降沿基于所述边沿选择信号与所述时钟信号A的上升沿或所述时钟信号C的上升沿对齐。

3.根据权利要求2所述的数据处理方法，其特征在于，所述数据信号SDO的下降沿基于所述边沿选择信号与所述时钟信号A的上升沿或所述时钟信号C的上升沿对齐，包括：

当所述边沿选择信号为低电平时，所述数据信号SDO的下降沿与所述时钟信号A的上升沿对齐；当所述边沿选择信号为高电平时，所述数据信号SDO的下降沿与所述时钟信号C的上升沿对齐；或

当所述边沿选择信号为低电平时，所述数据信号SDO的下降沿与所述时钟信号C的上升沿对齐；当所述边沿选择信号为高电平时，所述数据信号SDO的下降沿与所述时钟信号A的上升沿对齐。

4.根据权利要求1-3任一项所述的数据处理方法，其特征在于，其中，0°＜第一相位＜180°，180°＜第三相位＜360°；或，

180°＜第一相位＜360°，0°＜第三相位＜180°。

5.根据权利要求4所述的数据处理方法，其特征在于，所述第一相位、所述第二相位以及所述第三相位之间的相位差均为90°。

6.根据权利要求5所述的数据处理方法，其特征在于，所述第一相位为90°、所述第二相位为180°、所述第三相位为270°；或

所述第一相位为270°、所述第二相位为180°、所述第三相位为90°。

7.一种驱动芯片，其特征在于，所述驱动芯片具有SDI输入端和SDO输出端，所述SDI输入端用于通过一根数据信号线与控制卡或级联的上一颗驱动芯片连接，所述SDO输出端用于通过一根数据信号线与级联的下一颗驱动芯片连接；其中，所述驱动芯片在不具有时钟信号输入端和时钟信号输出端的情况下，执行如权利要求1-6任一项所述的数据处理方法。

8.一种驱动系统，其特征在于，包括控制卡和多颗级联的驱动芯片，所述驱动芯片为如权利要求7所述的驱动芯片，所述多颗级联的驱动芯片之间通过一根数据信号线连接，所述控制卡与所述多颗级联的驱动芯片中的第一颗驱动芯片通过一根数据信号线连接，所述数据信号线用于传输数据信号SDI或数据信号SDO。

9.一种显示模组，其特征在于，包括显示端和如权利要求8所述的驱动系统。

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