CN115376448A - 一种数据传输电路、芯片、设备 - Google Patents

Abstract

本申请公开了一种数据传输电路、芯片、设备，可实现驱动IC的数据传输，使得控制卡与驱动IC之间仅使用一根数据线即可，从而降低系统数据传输量，简化系统结构，该电路包括数据采集模块和数据发送模块；定义输入数据SDI用第一波形表示0，第二波形表示1，在一个完整的单位周期内第一波形高电平持续相位0‑T1，第二波形高电平持续相位0‑T3，其中T1和T3不相等，且均大于0，再基于该数据特性设置恢复时钟信号和恢复数据，从而无需时钟信号线即可完成数据传输。

Description

一种数据传输电路、芯片、设备

技术领域

本申请涉及集成电路领域，具体涉及一种数据传输电路、芯片、设备。

背景技术

驱动IC在进行数据传输时，需要与时钟信号配合完成数据传输，即驱动IC需要接收来自控制卡的时钟信号CLK和数据信号SDI，进行数据的写入，其原理参考图1所示，各驱动IC(Chip0-ChipN)级联然后与控制卡连接，控制卡给每一个驱动IC发送CLK时钟信号，CLK时钟信号对数据信号SDI进行采集，将采集的数据信号SDO输出，数据信号SDO既是本级驱动IC的输出数据也是下一级驱动IC的输入数据，同时输出CLKO，CLKO作为下一级驱动IC的时钟信号。如图1所示，由于输入时钟CLK和输出时钟CLKO经过驱动IC的逻辑处理，使得输入和输出之间必然会存在一个未知延迟，假设这个延迟为ΔT，级联的驱动IC数量为16，则最后一颗驱动IC的时钟信号的延迟为15ΔT，这就使得所有驱动IC的数据输出(不是驱动IC之间的数据传输)无法同步刷新，也就无法实现同步驱动，从而影响驱动效果，以LED显示屏驱动IC为例，当驱动无法同步时，就会出现显示画面失真，甚至出现画面撕裂的现象。

发明内容

本申请的目的在于提供一种数据传输电路、芯片、设备，可实现驱动IC的数据传输，使得控制卡与驱动IC之间仅使用一根数据线，同时还可以消除时钟延迟，解决现有技术无法同步刷新的问题。

本申请的目的是通过以下技术方案来实现的：

本申请第一方面提供一种数据传输电路，包括数据采集模块和数据发送模块；

所述数据采集模块接收输入数据SDI，生成相较于所述输入数据SDI具有第一延时的第一时钟信号CLK0、具有第二延时的第二时钟信号CLK1、以及具有第三延时的第三时钟信号CLK2；

所述数据采集模块输出所述第一时钟信号CLK0和第三时钟信号CLK2，以及上升沿与所述输入数据SDI上升沿对齐下降沿与第二时钟信号CLK1上升沿对齐的恢复时钟信号CLK，以所述第二时钟信号CLK1上升沿对所述输入数据SDI进行采样得到的恢复数据信号Data；

所述数据发送模块输入所述恢复时钟信号CLK、恢复数据信号Data、第一时钟信号CLK0和第三时钟信号CLK2并发送输出数据SDO，所述输出数据SDO的上升沿与所述恢复时钟信号CLK上升沿对齐，输出数据SDO的下降沿基于所述恢复数据信号Data与所述第一时钟信号CLK0或第三时钟信号CLK2的上升沿对齐；

所述输入数据SDI用第一波形表示0，第二波形表示1，在一个完整的单位周期内第一波形高电平持续相位0-T1，第二波形高电平持续相位0-T3，其中T1和T3不相等，且均大于0。

本申请中，通过重新定义数据信号波形中的0和1，使得0和1的波形中均包括了一部分高电平波形，然后再生成多个时钟信号，基于时钟信号产生一个中间数据(数据信号Data)，然后再使用一个时钟信号对这个中间数据采样得到输出数据SDO，由于SDO是对SDI数据进行的恢复，且SDO的上升沿和SDI的上升沿是对齐的，也就是SDO和SDI之间不存在延迟，而时钟信号，尤其是恢复时钟信号CLK是上升沿是与SDO和SDI的上升沿都对齐的，也就是说在任意一颗级联驱动IC中，恢复时钟信号CLK都能保持同步，从而消除了CLK到CLKO的延迟，因为本申请中的恢复时钟信号CLK是各级驱动IC基于SDI所产生的。同时还减少了CLK数据线，可以为驱动IC减少两根引脚(CLK引脚和CLKO引脚)。减少了系统信号传输，简化了系统结构，减少布线使得系统更简洁，成本更低。

优选的，所述数据采集模块包括多相位时钟产生模块、时钟恢复模块以及数据恢复模块，所述多相位时钟产生模块基于所述输入数据SDI产生所述第一时钟信号CLK0、第二时钟信号CLK1以及第三时钟信号CLK2，所述时钟恢复模块产生所述恢复时钟信号CLK，所述数据恢复模块产生所述恢复数据信号Data。

T1、T2、T3各不相同，其中T1和第T3分别由0和1所定义的高电平持续周期所决定。第一时钟信号CLK0和第三时钟信号CLK2是用于产生0和1的，设置不同的延时用于区分0和1，也就是说T1和T3的延迟相位是与定义的0和1高电平持续周期所决定的。

进一步的，所述恢复数据信号Data为0时，输出数据SDO的下降沿与所述第一时钟信号CLK0的上升沿对齐，所述恢复数据信号Data为1时，输出数据SDO的下降沿与所述第三时钟信号CLK2的上升沿对齐；

或，恢复数据信号Data为1时，输出数据SDO的下降沿与所述第一时钟信号CLK0的上升沿对齐，所述恢复数据信号Data为0时，输出数据SDO的下降沿与所述第三时钟信号CLK2的上升沿对齐。

优选的，所述T1＝3/4T，T3＝1/4T；

或T1＝1/4T，T3＝3/4T，其中T表示第一波形和第二波形的一个完整时钟周期。为了避免信号之间交叉干扰，0和1中的高电平应有较为明显的区分，若两者之间的占比越接近，当时钟频率足够大时，就可能会出现0和1无法分辨的情形。本申请所提供的1/4T仅仅是作为一种最优选择，本领域技术人员应当知晓，凡是0和1中高电平持续相位不等均能实现本申请的设计构思。

优选的，所述数据发送模块包括：

第一数据模块，接收所述恢复数据信号Data并输出，包括1输出端和0输出端，Data＝1，所述1输出端输出1，0输出端输出0，Data＝0，所述1输出端输出0，0输出端输出1；

第一上升沿采集模块，接收所述第一时钟信号CLK0，基于第一时钟信号CLK0的上升沿处产生第一低电平脉冲信号并输出；

第二上升沿采集模块，接收所述第三时钟信号CLK2，基于第三时钟信号CLK2的上升沿处产生第二低电平脉冲信号并输出；

逻辑处理模块，基于所述恢复数据信号Data择一输出所述第一低电平脉冲信号和第二低电平脉冲信号；

第二数据模块，在所述恢复时钟信号上升沿处采集高电平，并基于所述第一低电平脉冲信号或第二低电平脉冲信号复位，以产生所述输出数据SDO并输出。

进一步的，所述逻辑处理模块包括与非门，所述1输出端输出信号与第二低电平脉冲信号求与非运算，所述0输出端与第一低电平脉冲信号做与非运算，两个与非运算结果再做一次与非运算作为所述第二数据模块的复位信号；

使得Data＝1时，第二低电平脉冲信号作为所述复位信号，Data＝0时，第一低电平脉冲信号作为所述复位信号；

或，Data＝0时，第二低电平脉冲信号作为所述复位信号，Data＝1时，第一低电平脉冲信号作为所述复位信号。

本申请第二方面提供一种驱动芯片，所述驱动芯片包括第一方面所述的数据传输电路，该驱动芯片仅设置有一根数据线用于所述输入数据SDI和/或输出数据SDO的传输。

本申请第三方面提供一种驱动设备，包括控制卡和多个级联的驱动IC，所述驱动IC为第二方面所述的驱动芯片，所述控制卡和驱动IC仅设置有一根数据线用于发送所述输入数据SDI给驱动IC。

本申请第四方面提供一种显示设备，包括LED显示屏以及第二方面所述的驱动芯片或第三方面所述的驱动设备，所述LED显示屏基于所述驱动芯片或驱动设备进行显示。

本申请的有益效果是：相较于现有技术，本申请所提供的方案使得驱动IC与控制卡之间仅需一根数据线用于传输驱动数据即可，无需设置时钟信号线，由驱动IC内部产生时钟信号，由于时钟信号是驱动IC基于数据SDI产生的，而各级驱动IC的数据相位一致，使得各驱动IC内产生的时钟信号基本实现0延迟，使得驱动IC的驱动数据可以同步刷新，提高驱动效果。

附图说明

图1为现有技术数据传输原理图；

图2为本申请实施例输入数据波形原理图；

图3为本申请实施例的电路原理图；

图4为本申请实施例时钟恢复模块示意图；

图5为本申请实施例数据恢复模块的某一实施方式示意图；

图6为本申请实施例数据发送模块示意图；

图7为本申请实施例上升沿采集模块的某一实施方式示意图；

图8为本申请实施例多相位时钟产生模块的输出波形示意图；

图9为本申请实施例恢复时钟信号CLK波形示意图；

图10为本申请实施例恢复数据信号Data波形示意图；

图11为本申请实施例输出数据SDO生成原理示意图；

图中，100-数据采集模块，200-数据发送模块，101-多相位时钟产生模块1，102-时钟恢复模块，103-数据恢复模块，201-第一数据模块，202-第一上升沿采集模块，203-第二上升沿采集模块，204-逻辑处理模块，205-第二数据模块，121-数据产生模块，122-第三上升沿采集模块。

具体实施方式

下面结合具体实施例进一步详细描述本申请的技术方案，但本申请的保护范围不局限于以下所述。

本申请第一方面提供一种数据传输电路，包括数据采集模块100和数据发送模块200，将其应用在驱动IC中可以节约控制卡与驱动IC之间的时钟信号线。

首先定义数据0和数据1。具体而言，输入数据SDI用第一波形表示0，第二波形表示1，在一个完整的单位周期内第一波形高电平持续相位0-T1，第二波形高电平持续相位0-T3，其中T1和T3不相等，且均大于0。

参考图2所示，GCLK表示时钟信号，一个完整时钟周期用T表示，正常情况下，数据0在周期T内全部为低电平波形，数据1在周期T内全部为高电平波形。本实施例中，在周期T内高电平持续相位0-T1表示0，高电平持续相位0-T3表示1，使T1不等于T3即可，也就是说用两个保护高电平但存在区分度的波形分别表示1和0，在极限情况下，甚至可以是0或1就是一个完整时钟周期的高电平，与传统1的波形一致。

可选的，在一些实施例中，T1＝3/4T，T3＝1/4T，或T1＝1/4T，T3＝3/4T。但本领域技术人员应知晓，凡满足T1不等于T3的波形均可实现区分表示1和0的效果，例如T1＝2/4T，T3＝1/4T或T1＝2/4T，T3＝3/4T等，均可实现本方案技术效果。

本实施例中，数据采集模块100接收输入数据SDI，这里的输入数据SDI是来自于控制卡发送的数据，也就是驱动IC所需的驱动数据，例如在显示驱动中，这个驱动数据是灰度数据，在电机驱动中数据是转速数据，换言之，本实施例所提出的数据传输电路能应用在各领域的驱动IC中，不仅限于某一特殊领域。

更进一步的，数据采集模块100接收到输入数据SDI后，数据采集模块100首先产生相较于输入数据SDI具有第一延时T1的第一时钟信号CLK0、具有第二延时T2的第二时钟信号CLK1、以及具有第三延时T3的第三时钟信号CLK2，即数据采集模块100内部电路基于输入数据SDI产生了三个相较于输入数据SDI各有相位延时的时钟信号，这里需要说明的是各时钟信号之间的相位延时各不相同，也就是第一延时T1、第二延时T2、第三延时T3各不相同。

其中，第一时钟信号CLK0和第三时钟信号CLK2被直接输出，即第一时钟信号CLK0和第三时钟信号CLK2作为数据采集模块100的输出信号输出。第二时钟信号CLK1和输入数据SDI在数据采集模块100内进行处理，用于产生恢复时钟信号CLK和恢复数据信号Data并输出。

具体的，数据采集模块100输入端输入的是输入数据SDI，数据采集模块100的输出端输出四个信号，具体包括第一时钟信号CLK0、第三时钟信号CLK2、恢复时钟信号CLK、恢复数据信号Data，这四个信号被数据发送模块200所接收。数据采集模块100一般来说是设置了四个输出端，四个输出端分别输出一个信号，也可以采用分时复用的方式设置少于四个输出端的方式输出。

在一些实施例中，恢复时钟信号CLK上升沿与输入数据SDI上升沿对齐，恢复时钟信号CLK下降沿与第二时钟信号CLK1上升沿对齐，其原理可参考附图9所示的波形。

恢复数据信号Data则是基于第二时钟信号CLK1上升沿对输入数据SDI进行采样得到的，其波形可参考图10所示，恢复数据信号Data中表示0的低电平波段恰好与SDI波形中表示0的波段重合，恢复数据信号Data中表示1的高电平波段恰好与SDI波形中表示1的波段重合。恢复数据信号Data的波形与传统波形表示0和1完全一致。本领域技术人员应当知晓，由于本申请中定义了0和1的波形，因此受限于0和1波形的定义，恢复数据信号Data中的波形(0和1的持续周期)所表示的含义应与0和1波形的定义前后吻合，以保持数据一致。

在数据表现形式上，恢复数据信号Data的本质是对输入数据SDI的波形还原，恢复时钟信号CLK是用于触发恢复数据信号Data的产生，即恢复时钟信号CLK的延迟就是驱动IC输入数据到输出之间的延时，而恢复时钟信号CLK上升沿与输入数据SDI上升沿对齐，下降沿与第二时钟信号CLK1下降沿对齐，也就是说第二时钟信号CLK1的第二延时即输入数据SDI输出延时，在现有技术中该延迟时钟信号是由控制卡所发出的。

数据采集模块100将第一时钟信号CLK0、第三时钟信号CLK2、恢复时钟信号CLK、恢复数据信号Data发送给数据发送模块200。数据发送模块200输入恢复时钟信号CLK、恢复数据信号Data、第一时钟信号CLK0和第三时钟信号CLK2并发送输出数据SDO，数据发送模块200内部完成输入数据SDI的恢复并输出输出数据SDO，使得输出数据SDO与输入数据SDI波形保持一致。

输出数据SDO的上升沿与恢复时钟信号CLK上升沿对齐，输出数据SDO的下降沿基于恢复数据信号Data与第一时钟信号CLK0或第三时钟信号CLK2的上升沿对齐，其本质是使得输出数据SDO与输入数据SDI波形保持一致。

由于第一时钟信号CLK0和第三时钟信号CLK2决定了该数据是0还是1，也就是跟本申请中定义的0和1的波形相一致，因此基于0和1的定义，决定了输出数据SDO的下降沿与第一时钟信号CLK0或第三时钟信号CLK2的上升沿对齐。

优选的，在一些具体的实施例中，恢复数据信号Data＝0时，输出数据SDO的下降沿与第一时钟信号CLK0的上升沿对齐，恢复数据信号Data＝1时，输出数据SDO的下降沿与第三时钟信号CLK2的上升沿对齐。

在另一些实施例中，恢复数据信号Data＝1时，输出数据SDO的下降沿与所述第一时钟信号CLK0的上升沿对齐，所述恢复数据信号Data＝0时，输出数据SDO的下降沿与所述第三时钟信号CLK2的上升沿对齐。

输出数据SDO的下降沿与数据0和1的波形选择有关，而不是唯一固定的，例如当原本定义0的波形用于定义1，则Data＝0和Data＝1的波形就互换了，也就造成了输出数据SDO的下降沿随之改变。也就是说基于恢复数据信号Data的波形选择对应的第一时钟信号CLK0或第三时钟信号CLK2，如图11中，当Data＝0时，输出数据SDO的下降沿与第一时钟信号CLK0上升沿对齐(即图11中SDO的前两个波形)，当Data＝1时，输出数据SDO的下降沿与第三时钟信号CLK2上升沿对齐(即图11中SDO的后两个波形)。

经过以上数据处理，完成了数据传输，可以看出，在整个传输过程中无需控制卡输出时钟信号，从而减少一根数据线的使用，同时恢复时钟信号CLK与输入数据SDI、输出数据SDO同相位，以恢复时钟信号CLK作为数据输出的刷新时钟，可以实现数据的同步刷新，从而消除了各级联驱动IC的相位延迟。

可选的，在一些实施例中，数据采集模块100包括多相位时钟产生模块101、时钟恢复模块102以及数据恢复模块103，其原理可参考图3所示。

多相位时钟产生模块101基于输入数据SDI产生第一时钟信号CLK0、第二时钟信号CLK1以及第三时钟信号CLK2，就具体而言，多相位时钟产生模块101可以是PLL(锁相环)或者DLL(延迟锁相环)，但DLL相比PLL将压控振荡器取代为压控延迟线，具有稳定速度快、芯片面积小以及时钟抖动小的优点，优选采用DLL，但不可否认的是，凡具有产生多相位时钟的电路也属于本申请所指的多相位时钟产生模块101，例如倍频电路、分频电路等类似结构均可实现该技术效果。

时钟恢复模块102基于输入数据SDI、第二时钟信号CLK1产生恢复时钟信号CLK，参考图4所示，给出了一种时钟恢复模块102的具体实施例，包括一个数据产生模块121和第三上升沿采集模块122，数据产生模块121接入输入数据SDI，第三上升沿采集模块122用于采集第二时钟信号CLK1的上升沿作为输入数据SDI的复位信号，最后输出恢复时钟信号CLK，使得恢复时钟信号CLK满足“上升沿与输入数据SDI上升沿对齐下降沿与第二时钟信号CLK1上升沿对齐”的条件。

第三上升沿采集模块122的具体电路可参考图7所示，第二时钟信号CLK1和第二时钟信号CLK1经多级反相器延迟后的信号一起经与非门输出，这里的延迟可以系统设置，根据不同的应用设计不同，其输出的信号作为数据产生模块121的复位信号。

参考图9所示，经第三上升沿采集模块122和数据产生模块121处理得到的恢复时钟信号CLK满足上述条件“上升沿与输入数据SDI上升沿对齐下降沿与第二时钟信号CLK1上升沿对齐”。

除了本申请实施例图4所示的时钟恢复模块102以外，本领域技术人员完全可以选择其他电路实现，本实施例图4所公示的内容，并不是对时钟恢复模块102的唯一限定，仅仅是为了方便解释其工作原理而做出的一种举例，凡能实现“上升沿与输入数据SDI上升沿对齐下降沿与第二时钟信号CLK1上升沿对齐”的电路结构均可，本领域技术人员完全可以设计多种电路来实现该目的。

数据恢复模块103产生恢复数据信号Data，其主要是基于第二时钟信号CLK1对输入数据SDI进行输出，本实施例中选用是图5所示的一个D触发器来实现，值得说明的前述数据产生模块121的本质也是一个D触发器，除此之外也可以选用具有同等功能的器件/电路实现该功能。

更为具体的，在本实施例中，第一时钟信号CLK0、第二时钟信号CLK1、第三时钟信号CLK2的延迟各不相同，可以选择第三延时大于第二延时，第二延时大于第一延时，例如：CLK0相比SDI延迟90度相位，CLK1相比SDI延迟180度相位，CLK2相比SDI延迟270度相位，但本领域技术人员应知晓，但凡三个时钟信号之间存在不同的延时均可实现本设计。

第一时钟信号CLK0和第三时钟信号CLK2与数据1和0的波形相对应(也就是决定输出数据SDO的下降沿)，当定义表示0的波形高电平持续相位为T1＝1/4T，表示1的波形高电平持续相位为T3＝3/4T时，则第一时钟信号CLK0相较于输入数据SDI具有1/4个延迟，也就是90度延迟，同理的，第三时钟信号CLK2相较于输入数据SDI具有3/4个延迟，也就是270度延迟，也就是说是第三延时和第一延时是由定义的0和1的波形所决定的，很显然第三延时和第一延时不可能相等。

第二时钟信号CLK1是作为恢复时钟CLK和恢复数据Data的控制信号，其决定了输入数据SDI和输出数据SDO的延时，也就是输入数据SDI经过多大延时后输出，现有技术中该延迟信号是由控制卡通过数据总线直接发送给驱动IC的，而本申请中则是驱动IC内部电路自定义，因此该延时并无特别限制，只要区别于第一时钟信号CLK0、第三时钟信号CLK2同时满足系统数据输出需求即可。

可选的，在一些实施例中，数据发送模块200包括第一数据模块201、第一上升沿采集模块203、第二上升沿采集模块202、逻辑处理模块204以及第二数据模块205，其原理可参考图6所示。

第一数据模块201，接收恢复数据信号Data并输出，包括1输出端和0输出端，Data＝1，则1输出端输出1，0输出端输出0，Data＝0，则1输出端输出0，0输出端输出1。参考图6所示，在本实施例中第一数据模块201是由一个D触发器、一个反相器和RS触发器组成的，恢复数据信号Data输入D触发器经恢复时钟信号CLK触发后输出，其输出信号、以及经反相器求反的信号分别输入RS触发器的两个输入端，以实现Data＝1，1输出端输出1，0输出端输出0，Data＝0，1输出端输出0，0输出端输出1。显而易见的，本申请所示的第一数据模块201还可以采用其它电路来实现该效果，本实施例中不再赘述。

第一上升沿采集模块203，接收第一时钟信号CLK0，基于第一时钟信号CLK0的上升沿处产生第一低电平脉冲信号并输出。第二上升沿采集模块202，接收第三时钟信号CLK2，基于第三时钟信号CLK2的上升沿处产生第二低电平脉冲信号并输出；值得说明的是，这里的第一上升沿采集模块203和第二上升沿采集模块202也可以采用图7所示的电路进行实现，也能采用其他上升沿采集电路实现，其本质就是一个上升沿采集的实现。

逻辑处理模块204，基于恢复数据信号Data择一输出第一低电平脉冲信号或第二低电平脉冲信号，也就是根据当前数据是0还是1以及波形的定义输出第一低电平脉冲信号或第二低电平脉冲信号。

逻辑处理模块204包括与非门，1输出端输出信号与第二低电平脉冲信号求与非运算，0输出端与第一低电平脉冲信号做与非运算，两个与非运算结果再做一次与非运算作为第二数据模块205的复位信号；使得Data＝1时，第二低电平脉冲信号作为复位信号，Data＝0时，第一低电平脉冲信号作为复位信号，逻辑处理模块204的本质就是基于Data数据选择输出数据SDO的下降沿是与第三时钟信号CLK2还是第一时钟信号CLK0的上升沿对齐。

第二数据模块205，在恢复时钟信号CLK上升沿处采集高电平，并基于第一低电平脉冲信号或第二低电平脉冲信号复位，以产生输出数据SDO并输出。第二数据模块205根据选择的复位信号以及恢复时钟信号CLK输出所需的输出数据SDO数据，这里的第二数据模块205优选采用的是也是一个D触发器电路。

以下，结合附图8-11对本申请的工作原理做进一步说明。恢复数据信号Data首先通过D触发器利用恢复时钟信号CLK上升沿进行采集，然后将其通过反相器产生取反后的信号，将取反前后的信号一起输入到RS触发器中，则如果Data＝1，RS触发器的1输出端输出1，0输出端输出0；如果Data＝0，则RS触发器的1输出端输出0，0输出端输出1。CLK0和CLK2分别通过一个上升沿采集模块，在上升沿处产生低电平脉冲信号，利用与非门选择两个低电平脉冲之一输出到最后一级D触发器。最后一级D触发器在CLK信号上升沿处采集逻辑高电平VDD，则SDO上升沿与CLK上升沿对齐，RN信号对其进行复位，则SDO下降沿与CLK0或者CLK2信号上升沿对齐。如果Data＝0，则SDO信号下降沿与CLK0信号上升沿对齐；如果Data＝1，则SDO信号下降沿与CLK2信号上升沿对齐，其波形如图11所示。

本领域技术人员应知晓，本申请的本质是还原输入数据SDI的波形，所以当SDI定义的波形不同时，SDO的下降沿也会出现不同的情形，例如前述所示的定义0和1的波形互换时，则出现了Data＝0时，第二低电平脉冲信号作为所述复位信号，Data＝1时，第一低电平脉冲信号作为所述复位信号。

本实施例第二方面提供一种驱动芯片，驱动芯片包括第一方面的数据传输电路，该驱动芯片仅设置有一根数据线用于输入数据SDI和或输出数据SDO的传输。该驱动芯片包括但不限于电源IC、照明IC、显示IC。

本实施例第三方面提供一种驱动设备，包括控制卡和多个级联的驱动IC，驱动IC为第二方面的驱动芯片，控制卡和驱动IC仅设置有一根数据线用于发送输入数据SDI给驱动IC。

本实施例第四方面提供一种显示设备，包括LED显示屏以及第二方面的驱动芯片或第三方面的驱动设备，LED显示屏基于驱动芯片或驱动设备进行显示。

以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (10)

1.一种数据传输电路，其特征在于，包括数据采集模块和数据发送模块；

所述数据采集模块接收输入数据并产生第一时钟信号、第二时钟信号、第三时钟信号、恢复时钟信号和恢复数据信号；其中，第一时钟信号、第二时钟信号、第三时钟信号相较于于输入数据的相位延时分别为T1、T2、T3，且T2介于T1和T3之间；

所述恢复时钟信号上升沿与所述输入数据上升沿对齐，所述恢复数据信号以第二时钟信号对所述输入数据进行采样得到，所述输入数据用第一波形表示0，第二波形表示1，在一个完整的单位周期内第一波形高电平持续相位0-T1，第二波形高电平持续相位0-T3，其中T1和T3不相等，且均大于0；

所述数据发送模块基于所述恢复时钟信号、恢复数据信号、第一时钟信号和第三时钟信号产生输出数据，所述输出数据的上升沿与所述恢复时钟信号上升沿对齐，输出数据的下降沿与所述第一时钟信号或第三时钟信号的上升沿或下降沿对齐。

2.根据权利要求1所述的一种数据传输电路，其特征在于，所述数据采集模块包括多相位时钟产生模块、时钟恢复模块以及数据恢复模块，所述多相位时钟产生模块基于所述输入数据产生所述第一时钟信号、第二时钟信号以及第三时钟信号，所述时钟恢复模块产生所述恢复时钟信号，所述数据恢复模块产生所述恢复数据信号。

3.根据权利要求1所述的一种数据传输电路，其特征在于，所述恢复数据信号以第二时钟信号上升沿对所述输入数据进行采样得到。

4.根据权利要求1所述的一种数据传输电路，其特征在于，所述恢复数据信号为0时，输出数据的下降沿由所述第一时钟信号产生，所述恢复数据信号为1时，输出数据的下降沿由所述第三时钟信号产生。

5.根据权利要求1所述的一种数据传输电路，其特征在于，所述T1＝3/4T，T3＝1/4T；

或T1＝1/4T，T3＝3/4T，其中T表示第一波形和第二波形的一个完整时钟周期。

6.根据权利要求1所述的一种数据传输电路，其特征在于，所述数据发送模块包括：

第一数据模块，接收所述恢复数据信号并输出，包括1输出端和0输出端，恢复数据信号＝1，所述1输出端输出1，0输出端输出0，恢复数据信号＝0，所述1输出端输出0，0输出端输出1；

第一上升沿采集模块，接收所述第一时钟信号，基于第一时钟信号的上升沿处产生第一低电平脉冲信号并输出；

第二上升沿采集模块，接收所述第三时钟信号，基于第三时钟信号的上升沿处产生第二低电平脉冲信号并输出；

逻辑处理模块，基于所述恢复数据信号择一输出所述第一低电平脉冲信号和第二低电平脉冲信号；

第二数据模块，在所述恢复时钟信号上升沿处采集高电平，并基于所述第一低电平脉冲信号或第二低电平脉冲信号复位，以产生所述输出数据并输出。

7.根据权利要求6所述的一种数据传输电路，其特征在于，所述逻辑处理模块包括与非门，所述1输出端输出信号与第二低电平脉冲信号求与非运算，所述0输出端与第一低电平脉冲信号做与非运算，两个与非运算结果再做一次与非运算作为所述第二数据模块的复位信号；

使得恢复数据信号＝1时，第二低电平脉冲信号作为所述复位信号，恢复数据信号＝0时，第一低电平脉冲信号作为所述复位信号；

或，恢复数据信号＝0时，第二低电平脉冲信号作为所述复位信号，恢复数据信号＝1时，第一低电平脉冲信号作为所述复位信号。

8.一种驱动芯片，其特征在于，所述驱动芯片包括权利要求1-7任一项所述的数据传输电路，该驱动芯片仅设置有一根数据线用于所述输入数据和/或输出数据的传输。

9.一种驱动设备，其特征在于，包括控制卡和多个级联的驱动IC，所述驱动IC为权利要求8所述的驱动芯片，所述控制卡和驱动IC仅设置有一根数据线用于发送所述输入数据给驱动IC。

10.一种显示设备，其特征在于，包括LED显示屏以及权利要求8所述的驱动芯片或权利要求9所述的驱动设备，所述LED显示屏基于所述驱动芯片或驱动设备进行显示。

Images