JP2002519786A - メモリ内のデータストリーム処理 - Google Patents
メモリ内のデータストリーム処理Info
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- 230000015654 memory Effects 0.000 title claims abstract description 79
- 239000000872 buffer Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Abstract
(57)【要約】
【課題】 フレームバッファユニットを２つ以下のクロックで駆動させること。
【解決手段】 メモリクロック（fm）によって刻時されるメモリ装置（SDRAM）とスケーラ・ユニット（S）を有するフレームバッファ・ユニット（FB）を有するメモリ配置において、このスケーラ・ユニット（S）は、連続する入力データストリームを、Nサンプルの2つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れて位置しているフレームバッファ・データストリームに変換するために、および／または3未満の異なるクロックでフレームバッファ・ユニット（FB）が駆動されるように、この種のフレームバッファ・データストリームを連続する出力データストリームに変換するために、少なくとも1つのラインメモリ（inplinmem, outplinmem）を有する。
Description
【０００１】
本発明は、メモリクロックによって刻時(clock)されるメモリ装置を有するフ
レームバッファユニットとスケーラユニットを有するメモリ構成に関する。
レームバッファユニットとスケーラユニットを有するメモリ構成に関する。
【０００２】
フレームバッファに適するランダムアクセスメモリ（RAM）デバイスのほとん
どは、同期ダイナミックRAM、Synchronous Dynamic RAM（SDRAM）である。この
種のメモリは、グラフィクス・コントローラに大量に使用される。従来のSDRAM
デバイスは、単一ポート・デバイスである。これは、SDRAMからデータの連続す
るストリームを書込みかつ読出す場合には、時分割多重化が必要となることを意
味する。ディジタルビデオに対して、通常、一色あたり8ビットが使用される。
市販のSDRAMデバイスの典型的データ幅は、16ビットである。さらに、SDRAMデバ
イスは、着信ビデオのサンプリング周波数で駆動させることができる。さらに、
これらのデバイスのメモリサイズは、1つのカラーに対する1つのフィールドのビ
デオ・サンプルを記憶するには十分大きい。これらのメモリによって、このフレ
ームバッファは、3つのSDRAMデバイス（各カラーごとに、1つのSDRAMデバイスが
必要となる）を使用して実現することができる。高速データ速度を得るためには
、SDRAMはバーストモードでアドレス指定を行う必要がある。バースト長は、一
般に2の累乗（例えば、2、4、8、16等）である。これは、フレームバッファの入
出力端で先入れ先出し（FIFO）メモリが必要なことを意味する。バーストの間、
2つのサンプルは、並列にメモリから読出されまた並列に書き込まれる。これは
、入出力端でマルチプレクサが必要なことを意味する。
どは、同期ダイナミックRAM、Synchronous Dynamic RAM（SDRAM）である。この
種のメモリは、グラフィクス・コントローラに大量に使用される。従来のSDRAM
デバイスは、単一ポート・デバイスである。これは、SDRAMからデータの連続す
るストリームを書込みかつ読出す場合には、時分割多重化が必要となることを意
味する。ディジタルビデオに対して、通常、一色あたり8ビットが使用される。
市販のSDRAMデバイスの典型的データ幅は、16ビットである。さらに、SDRAMデバ
イスは、着信ビデオのサンプリング周波数で駆動させることができる。さらに、
これらのデバイスのメモリサイズは、1つのカラーに対する1つのフィールドのビ
デオ・サンプルを記憶するには十分大きい。これらのメモリによって、このフレ
ームバッファは、3つのSDRAMデバイス（各カラーごとに、1つのSDRAMデバイスが
必要となる）を使用して実現することができる。高速データ速度を得るためには
、SDRAMはバーストモードでアドレス指定を行う必要がある。バースト長は、一
般に2の累乗（例えば、2、4、8、16等）である。これは、フレームバッファの入
出力端で先入れ先出し（FIFO）メモリが必要なことを意味する。バーストの間、
2つのサンプルは、並列にメモリから読出されまた並列に書き込まれる。これは
、入出力端でマルチプレクサが必要なことを意味する。
【０００３】 簡単化のために、以下では、使用可能時間の半分が、着信データをSDRAMに書
き込むために用いられ、他の半分がSDRAMからデータを読出すために使われると
する。さらに、入力FIFOおよび出力FIFOは、できる限り小さくなければならない
。これは、読出しバーストが、書込みバーストとインターリーブしなければなら
ないことを意味する。メモリのアドレス指定を正しく行うために、若干のアドレ
ス指定オーバーヘッドが、必要である。これは、Nサンプルのバースト転送に対
して、ΔN付加クロックサイクルが、各々のバーストに必要であることを意味す
る。これは、SDRAMのデータ効率が、入出力データ効率の合計より大きい必要が
あることを意味する。フレームバッファのこの問題を解決するためには、SDRAM
の数を増やす、大きい入出力FIFOを使用する、またはクロック周波数を増やすと
言う解決策が、使える。第一の解決策は、これがフレームバッファのコストおよ
びピン・カウントを増やすので、魅力的でない。第二の解決策は、次のように機
能する。フレームバッファにはアクティブ・ビデオ・データのみを格納すれば良
いので、水平消去時間の間には、データは書き込まれない。大きい入出力FIFOを
使用すると、水平消去時間はアドレス指定オーバーヘッドを補償することができ
る。冒頭において述べたように、フレームバッファ・コントローラに対してはゲ
ートアレイ設計を使用するのが望ましい。ゲートアレイにこの種の大きいメモリ
を用いることは、現実的でない。第三の解決策は、SDRAMのクロック周波数を増
大させることである。簡単化のために、読出しバーストは書込みバーストとイン
ターリーブされているとする。この場合、メモリクロック周波数は次式を満足し
なければならない。
き込むために用いられ、他の半分がSDRAMからデータを読出すために使われると
する。さらに、入力FIFOおよび出力FIFOは、できる限り小さくなければならない
。これは、読出しバーストが、書込みバーストとインターリーブしなければなら
ないことを意味する。メモリのアドレス指定を正しく行うために、若干のアドレ
ス指定オーバーヘッドが、必要である。これは、Nサンプルのバースト転送に対
して、ΔN付加クロックサイクルが、各々のバーストに必要であることを意味す
る。これは、SDRAMのデータ効率が、入出力データ効率の合計より大きい必要が
あることを意味する。フレームバッファのこの問題を解決するためには、SDRAM
の数を増やす、大きい入出力FIFOを使用する、またはクロック周波数を増やすと
言う解決策が、使える。第一の解決策は、これがフレームバッファのコストおよ
びピン・カウントを増やすので、魅力的でない。第二の解決策は、次のように機
能する。フレームバッファにはアクティブ・ビデオ・データのみを格納すれば良
いので、水平消去時間の間には、データは書き込まれない。大きい入出力FIFOを
使用すると、水平消去時間はアドレス指定オーバーヘッドを補償することができ
る。冒頭において述べたように、フレームバッファ・コントローラに対してはゲ
ートアレイ設計を使用するのが望ましい。ゲートアレイにこの種の大きいメモリ
を用いることは、現実的でない。第三の解決策は、SDRAMのクロック周波数を増
大させることである。簡単化のために、読出しバーストは書込みバーストとイン
ターリーブされているとする。この場合、メモリクロック周波数は次式を満足し
なければならない。
【式1】 この場合、2Nサンプルを格納することができる入出力FIFOを使用すれば十分であ
ることが計算できる。このシステムの不利な点は、この概念が、3つのクロック
（すなわち、入力クロックfin、フレームバッファ・メモリクロックfmおよび出
力クロックfout）を必要とする点で、これは、この種のフレームバッファの設計
をより困難にする。さらに、これは集積化の見地からも魅力的ではない。特にこ
れらのクロックがPLLによって生成される場合には、付加回路が必要となる。
ることが計算できる。このシステムの不利な点は、この概念が、3つのクロック
（すなわち、入力クロックfin、フレームバッファ・メモリクロックfmおよび出
力クロックfout）を必要とする点で、これは、この種のフレームバッファの設計
をより困難にする。さらに、これは集積化の見地からも魅力的ではない。特にこ
れらのクロックがPLLによって生成される場合には、付加回路が必要となる。
【０００４】
本発明の目的は、とりわけ、フレームバッファユニットを２つ以下のクロック
で駆動させることである。このために、本発明の第一の態様は、請求項1および5
に記載のメモリ構成を提供する。請求項6は、本発明の別の態様に従うディスプ
レイ装置を規定する。請求項7-10は、本発明のメモリ構成に適用されるのが好ま
しい、本発明の更なる態様に従うスケーラユニットICおよびフレームバッファユ
ニットICを規定する。有利な実施例は、従属クレームに規定されている。
で駆動させることである。このために、本発明の第一の態様は、請求項1および5
に記載のメモリ構成を提供する。請求項6は、本発明の別の態様に従うディスプ
レイ装置を規定する。請求項7-10は、本発明のメモリ構成に適用されるのが好ま
しい、本発明の更なる態様に従うスケーラユニットICおよびフレームバッファユ
ニットICを規定する。有利な実施例は、従属クレームに規定されている。
【０００５】 本発明の主態様に従う、メモリクロックおよびスケーラ・ユニットによって刻
時されるメモリ装置を有しているフレームバッファ・ユニットを有しているメモ
リ構成の場合、スケーラ・ユニットは、連続する入力データストリームを、Nサ
ンプルの2つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れ
た位置にあるフレームバッファ・データストリームに変換するため、および／ま
たはこの種のフレームバッファ・データストリームを連続する出力データストリ
ームに変換するために、少なくとも一つのラインメモリを有する。
時されるメモリ装置を有しているフレームバッファ・ユニットを有しているメモ
リ構成の場合、スケーラ・ユニットは、連続する入力データストリームを、Nサ
ンプルの2つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れ
た位置にあるフレームバッファ・データストリームに変換するため、および／ま
たはこの種のフレームバッファ・データストリームを連続する出力データストリ
ームに変換するために、少なくとも一つのラインメモリを有する。
【０００６】 これらのそしてまた他の本発明の態様は、以下に記載される実施例を参照して
明らかになるであろう。
明らかになるであろう。
【０００７】
本発明の主態様は、スケーラとフレームバッファ間のバーストモード・データ
転送を実行するためのスケーラICとフレームバッファIC間のスマートインターフ
ェースを記述する。多くのマトリックス・ディスプレイは、スケーラおよびフレ
ームバッファ機能を必要とする。ほとんどのマトリックス・ディスプレイは、フ
レームバッファのためのカスタム設計を必要とする。フレームバッファ機能も、
様々な形のマトリックス・ディスプレイに対し異なる。しかし、スケーラは、デ
ィスプレイ固有である必要はない。さらに、スケーラは、スケーラのための高価
な標準セル設計を必要とするいくつかのラインメモリを必要とする。スケーラと
は対照的に、フレームバッファには、安いゲートアレイ・プロセスを使うことが
できる。本発明の第１の態様は、スケーラICと多くの利点を有するフレームバッ
ファICとの間の特定スマート・インターフェースを記述する。主な利点は、付加
メモリを必要とせずに単一クロック概念を使うことができるので、フレームバッ
ファの設計がはるかに簡単になる点である。フレームバッファに対する単一クロ
ック概念により、フェーズロックドループ（PLL）の数は、最小になる。これは
、電磁干渉（EMC）に対しては利点であり、外部PLLを使用する場合、より高い集
積度を得ることができる。このスマート・インターフェースが無い場合、単一ク
ロック・システムは、通常、SDRAMのデータバンド幅を増大させるためにフレー
ムメモリを追加する必要がある。
転送を実行するためのスケーラICとフレームバッファIC間のスマートインターフ
ェースを記述する。多くのマトリックス・ディスプレイは、スケーラおよびフレ
ームバッファ機能を必要とする。ほとんどのマトリックス・ディスプレイは、フ
レームバッファのためのカスタム設計を必要とする。フレームバッファ機能も、
様々な形のマトリックス・ディスプレイに対し異なる。しかし、スケーラは、デ
ィスプレイ固有である必要はない。さらに、スケーラは、スケーラのための高価
な標準セル設計を必要とするいくつかのラインメモリを必要とする。スケーラと
は対照的に、フレームバッファには、安いゲートアレイ・プロセスを使うことが
できる。本発明の第１の態様は、スケーラICと多くの利点を有するフレームバッ
ファICとの間の特定スマート・インターフェースを記述する。主な利点は、付加
メモリを必要とせずに単一クロック概念を使うことができるので、フレームバッ
ファの設計がはるかに簡単になる点である。フレームバッファに対する単一クロ
ック概念により、フェーズロックドループ（PLL）の数は、最小になる。これは
、電磁干渉（EMC）に対しては利点であり、外部PLLを使用する場合、より高い集
積度を得ることができる。このスマート・インターフェースが無い場合、単一ク
ロック・システムは、通常、SDRAMのデータバンド幅を増大させるためにフレー
ムメモリを追加する必要がある。
【０００８】 本発明の一態様は、フレームバッファが、ビットマップスオンクリーンディス
プレイ（OSD）、デジタル・ミラー・デバイス（DMD）ディスプレイのためのカラ
ー・シーケンシャル出力、そしてプラズマおよびDMDディスプレイに必要となる
サブフィールド変調のような他の機能にも使用されるとの認識に基づく。この種
の機能に対しては、スケーラは、フレームバッファの前に配置させる必要がある
。本発明の観念は、スケーラのラインメモリを、特別な出力を発生させるために
使用することが出来る点に有る。図1は、所望の出力フォーマットを示す。サン
プルP..P+N-lは、第一バーストに属し、サンプルP+N、P+2N-1は、第二バースト
に属する。2つの連続したバーストのサンプルは、互いにN+ΔNサンプル離れて位
置している。ラインメモリによって、もはや、入力クロックをフレームバッファ
・コントローラに接続させる必要は無くなる。入力FIFOのサイズを変更する必要
は無い。ラインメモリの読出しイネーブル信号REが、フレームバッファから制御
される一好適実施例の場合には、より小さいFIFOを使用することさえ可能である
。その場合、FIFOはN個のサンプルさえ格納できれば良いことを計算することが
できる。
プレイ（OSD）、デジタル・ミラー・デバイス（DMD）ディスプレイのためのカラ
ー・シーケンシャル出力、そしてプラズマおよびDMDディスプレイに必要となる
サブフィールド変調のような他の機能にも使用されるとの認識に基づく。この種
の機能に対しては、スケーラは、フレームバッファの前に配置させる必要がある
。本発明の観念は、スケーラのラインメモリを、特別な出力を発生させるために
使用することが出来る点に有る。図1は、所望の出力フォーマットを示す。サン
プルP..P+N-lは、第一バーストに属し、サンプルP+N、P+2N-1は、第二バースト
に属する。2つの連続したバーストのサンプルは、互いにN+ΔNサンプル離れて位
置している。ラインメモリによって、もはや、入力クロックをフレームバッファ
・コントローラに接続させる必要は無くなる。入力FIFOのサイズを変更する必要
は無い。ラインメモリの読出しイネーブル信号REが、フレームバッファから制御
される一好適実施例の場合には、より小さいFIFOを使用することさえ可能である
。その場合、FIFOはN個のサンプルさえ格納できれば良いことを計算することが
できる。
【０００９】 図2は、本発明の第一実施例を示す。スケーラSの入力ラインメモリinplinmem
の読出しイネーブル信号REは、フレームバッファFBのデマルチプレクサMUX1から
の信号によって制御される。しかしながら、好ましい別の実施態様の場合、制御
信号AVおよびデータ信号が、両方とも同じ方向に、すなわち、スケーラSからフ
レームバッファFBの方向に、流れるとき、アクティブ・ビデオ指示信号AVが、入
力ラインメモリinplinmemからフレームバッファFBに送り出される。入力ライン
メモリinplinmemは、入力クロックfin、およびフレームバッファFBのメモリSDRA
Mのクロックfmと等しい読出しクロックfmを有する。その出力信号は、フレーム
バッファFBのデマルチプレクサMUX1に加えられる。バーストの間、2つのサンプ
ルは、メモリSDRAMから並列に読出され、また、並列に書き込まれるので、デマ
ルチプレクサMUX1およびマルチプレクサMUX2が必要である。デマルチプレクサMU
X1は、レートfmでスイッチする。デマルチプレクサMUX1の両方の出力端は、書込
みクロックfm/2と読出しクロックfmを有する第一FIFO（FIFOl）の入力端に接続
されている。FIFO1の両方の出力端は、SDRAMクロックfmによって制御されるメモ
リコントローラmemcontrの入力端に接続されている。メモリコントローラmemcon
trは、フレームバッファ・メモリSDRAMとデータを交換する。メモリコントロー
ラmemcontrの両方の出力端は、書込みクロックfmと読出しクロックfout/2を有し
ている第二FIFO（FIF02）の入力端に接続されている。FIFO2の両方の出力は、出
力クロックレートfoutでスイッチするマルチプレクサMUX2の入力端に加えられる
。foutをfout=fm/2に選ぶことができる現実的応用の場合、フレームバッファFB
を刻時するためにはfmさえ生成すれば良いので、単一クロック・システムが得ら
れる。
の読出しイネーブル信号REは、フレームバッファFBのデマルチプレクサMUX1から
の信号によって制御される。しかしながら、好ましい別の実施態様の場合、制御
信号AVおよびデータ信号が、両方とも同じ方向に、すなわち、スケーラSからフ
レームバッファFBの方向に、流れるとき、アクティブ・ビデオ指示信号AVが、入
力ラインメモリinplinmemからフレームバッファFBに送り出される。入力ライン
メモリinplinmemは、入力クロックfin、およびフレームバッファFBのメモリSDRA
Mのクロックfmと等しい読出しクロックfmを有する。その出力信号は、フレーム
バッファFBのデマルチプレクサMUX1に加えられる。バーストの間、2つのサンプ
ルは、メモリSDRAMから並列に読出され、また、並列に書き込まれるので、デマ
ルチプレクサMUX1およびマルチプレクサMUX2が必要である。デマルチプレクサMU
X1は、レートfmでスイッチする。デマルチプレクサMUX1の両方の出力端は、書込
みクロックfm/2と読出しクロックfmを有する第一FIFO（FIFOl）の入力端に接続
されている。FIFO1の両方の出力端は、SDRAMクロックfmによって制御されるメモ
リコントローラmemcontrの入力端に接続されている。メモリコントローラmemcon
trは、フレームバッファ・メモリSDRAMとデータを交換する。メモリコントロー
ラmemcontrの両方の出力端は、書込みクロックfmと読出しクロックfout/2を有し
ている第二FIFO（FIF02）の入力端に接続されている。FIFO2の両方の出力は、出
力クロックレートfoutでスイッチするマルチプレクサMUX2の入力端に加えられる
。foutをfout=fm/2に選ぶことができる現実的応用の場合、フレームバッファFB
を刻時するためにはfmさえ生成すれば良いので、単一クロック・システムが得ら
れる。
【００１０】 本発明の好適な一実施例の場合、単一クロック・フレームバッファのための解
決策には、出力クロック周波数は如何なるものでも良い。この場合、入力ライン
メモリは別として、出力ラインメモリが存在することが必要である。出力ライン
メモリによって、入力母線と同様のバースト・フォーマットでデータを送ること
が可能となる。この場合、水平消去時間を、アドレス指定オーバーヘッドを補償
するために用いることが出来る。消去時間が、アドレス指定オーバーヘッドを完
全に補償するほど十分大きい場合のみ、fmを、fm = max(fin,fout)となるように
選ばなければならない。この場合、システム全体に対し、2つのクロックしか必
要としない。消去時間が、アドレス指定オーバーヘッドを完全に補償するのに十
分大きくない場合には、3つのクロック・システムが必要となる。
決策には、出力クロック周波数は如何なるものでも良い。この場合、入力ライン
メモリは別として、出力ラインメモリが存在することが必要である。出力ライン
メモリによって、入力母線と同様のバースト・フォーマットでデータを送ること
が可能となる。この場合、水平消去時間を、アドレス指定オーバーヘッドを補償
するために用いることが出来る。消去時間が、アドレス指定オーバーヘッドを完
全に補償するほど十分大きい場合のみ、fmを、fm = max(fin,fout)となるように
選ばなければならない。この場合、システム全体に対し、2つのクロックしか必
要としない。消去時間が、アドレス指定オーバーヘッドを完全に補償するのに十
分大きくない場合には、3つのクロック・システムが必要となる。
【００１１】 ゲートアレイ・プロセスを使用する場合には、出力ラインバッファをフレーム
バッファに集積化させることはできない。これは、出力ラインバッファを、標準
セル技術により設計されるICに集積化させなければならないことを意味する。し
かしながら、フレームバッファの出力データが、標準セル技術を使用して設計さ
れる他のICに、送られる可能性状況も十分有り得る。ルック・アップ・テーブル
（LUT）および／またはデジタル・アナログ変換器（DAC）を集積化する必要があ
る場合には、この種のICが必要となる。必要な出力ラインメモリも、このチップ
に集積化させなければならない。LUTおよびDA変換器は、スケーラICにすでに集
積化されていることが多い。この場合のブロックダイヤグラムが、図3に示され
ている。
バッファに集積化させることはできない。これは、出力ラインバッファを、標準
セル技術により設計されるICに集積化させなければならないことを意味する。し
かしながら、フレームバッファの出力データが、標準セル技術を使用して設計さ
れる他のICに、送られる可能性状況も十分有り得る。ルック・アップ・テーブル
（LUT）および／またはデジタル・アナログ変換器（DAC）を集積化する必要があ
る場合には、この種のICが必要となる。必要な出力ラインメモリも、このチップ
に集積化させなければならない。LUTおよびDA変換器は、スケーラICにすでに集
積化されていることが多い。この場合のブロックダイヤグラムが、図3に示され
ている。
【００１２】 フレームバッファFBに関して、FIFO2の読出しクロックが、fm/2で、マルチプ
レクサMUX2が、レートfmでスイッチされる点で、図3の実施例は、図2のそれと異
なる。マルチプレクサMUX2のデータ出力端は、スケーラSの出力ラインメモリout
plinmemの入力端に接続されている。これに加え、マルチプレクサMUX2は、書込
みイネーブル信号WEを出力ラインメモリoutplinmemに転送する。出力ラインメモ
リoutplinmemは、書込みクロックとしてfmおよび読出しクロックとしてfoutを有
する。出力ラインメモリoutplinmemの出力端は、両者ともfoutによって刻時され
るLUTおよびDA変換器を介してスケーラSの出力端に接続されている。DA変換器の
出力は、モニタMに加えられる。
レクサMUX2が、レートfmでスイッチされる点で、図3の実施例は、図2のそれと異
なる。マルチプレクサMUX2のデータ出力端は、スケーラSの出力ラインメモリout
plinmemの入力端に接続されている。これに加え、マルチプレクサMUX2は、書込
みイネーブル信号WEを出力ラインメモリoutplinmemに転送する。出力ラインメモ
リoutplinmemは、書込みクロックとしてfmおよび読出しクロックとしてfoutを有
する。出力ラインメモリoutplinmemの出力端は、両者ともfoutによって刻時され
るLUTおよびDA変換器を介してスケーラSの出力端に接続されている。DA変換器の
出力は、モニタMに加えられる。
【００１３】 この概念において、単一クロック・フレームバッファ概念が、得られる。水平
消去時間が十分に大きいときには、fmをfm=max(fin, fout）となるように選択す
ることができる。これは、スケーラが、クロック信号を2つしか必要としないこ
とを意味する。フレームバッファのようなゲートアレイ設計とは対照的に、スケ
ーラのような標準セル設計の場合には、PLLのようなアナログ回路を集積化する
ことも可能である。この場合、外部PLLは、もはや不必要である。
消去時間が十分に大きいときには、fmをfm=max(fin, fout）となるように選択す
ることができる。これは、スケーラが、クロック信号を2つしか必要としないこ
とを意味する。フレームバッファのようなゲートアレイ設計とは対照的に、スケ
ーラのような標準セル設計の場合には、PLLのようなアナログ回路を集積化する
ことも可能である。この場合、外部PLLは、もはや不必要である。
【００１４】 図2が、入力ラインメモリinplinmemを持つが出力端ラインメモリoutplinmemを
持たないスケーラSのみを示したが、単純な変更で、出力端ラインメモリoutplin
memのみを有し、入力ラインメモリinplinmemを持たないスケーラSを得ることも
が出来る。これも、また、フレームバッファ・ユニットFBに必要なクロックの数
を3から2に減らし、そして、入力クロックfinがメモリクロックfmと単純な関係
を有するような場合には、1にまで減らすことさえ出来る。
持たないスケーラSのみを示したが、単純な変更で、出力端ラインメモリoutplin
memのみを有し、入力ラインメモリinplinmemを持たないスケーラSを得ることも
が出来る。これも、また、フレームバッファ・ユニットFBに必要なクロックの数
を3から2に減らし、そして、入力クロックfinがメモリクロックfmと単純な関係
を有するような場合には、1にまで減らすことさえ出来る。
【００１５】 スケーラとフレームバッファ間のディジタル・インターフェースは、スケーラ
の10の付加ピンを必要としないことが好ましい。スケーラは、すでにOSDに対す
る入力ピンを、そして多分デジタル出力端をも有していることが好ましい。これ
らのピンを、フレームバッファとのインターフェースにも使うことができること
が好ましい。この場合、フレームバッファは、OSDに対し別の入力端を有してい
るものとする。
の10の付加ピンを必要としないことが好ましい。スケーラは、すでにOSDに対す
る入力ピンを、そして多分デジタル出力端をも有していることが好ましい。これ
らのピンを、フレームバッファとのインターフェースにも使うことができること
が好ましい。この場合、フレームバッファは、OSDに対し別の入力端を有してい
るものとする。
【００１６】 上述の実施例は、本発明を制限するのではなく、本発明を具体的に示したもの
で、かつ当業者が、添付の特許請求の範囲から逸脱することなく多くの他の実施
例を案出することが可能であることに留意すべきである。請求項において、括弧
書きで記されているいかなる引用符号も請求項の範囲を制限するものと解釈すべ
きではない。「有している」と言う語は、請求項に記載されている要素またはス
テップについてそれら以外の存在を排除しない。本発明は、いくつかの異なった
要素を有するハードウェアと、適切にプログラムされたコンピュータとによって
実行することができる。いくつかの手段を列挙している装置の請求項の場合、こ
れらのいくつかの手段を、ハードウェアの単一機構によって実施することも可能
である。本発明は、LCDプロジェクタと（デジタル・ミラー・デバイス、プラズ
マディスプレイパネル等の）他のマトリックス・ディスプレイに使用することが
好ましいが、他のデバイスにも使用することができる。
で、かつ当業者が、添付の特許請求の範囲から逸脱することなく多くの他の実施
例を案出することが可能であることに留意すべきである。請求項において、括弧
書きで記されているいかなる引用符号も請求項の範囲を制限するものと解釈すべ
きではない。「有している」と言う語は、請求項に記載されている要素またはス
テップについてそれら以外の存在を排除しない。本発明は、いくつかの異なった
要素を有するハードウェアと、適切にプログラムされたコンピュータとによって
実行することができる。いくつかの手段を列挙している装置の請求項の場合、こ
れらのいくつかの手段を、ハードウェアの単一機構によって実施することも可能
である。本発明は、LCDプロジェクタと（デジタル・ミラー・デバイス、プラズ
マディスプレイパネル等の）他のマトリックス・ディスプレイに使用することが
好ましいが、他のデバイスにも使用することができる。
【図1】スケーラの望ましい出力フォーマットを示す。
【図2】本発明の一実施例を示す。
【図3】本発明の他の実施例を示す。
S スケーラ・ユニット FB フレームバッファユニット M モニタ inplinmem 入力ラインメモリ outlinmem 出力ラインメモリ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5B060 AB17 GA01 5C082 BA12 BB02 BB15 BB22 DA54 DA55 DA59 DA64 DA65 DA76 MM02 MM04
Claims (10)
- 【請求項1】 連続する入力端データストリームを受信するために結合されてい
る入力ラインメモリと、入力クロックと、Nサンプルの2つの連続したデータバー
ストのサンプルが、互いにN+ΔNサンプル離れて位置している出力データストリ
ームを供給するメモリクロックとを有するスケーラ・ユニットと； 前記メモリクロックによって刻時されるメモリ手段を有するフレームバッファ
・ユニットと； を有するメモリ構成。 - 【請求項2】 当該入力ラインメモリが、前記フレームバッファ・ユニットに、
アクティブ・ビデオ指示信号を送る請求項1に記載のメモリ構成。 - 【請求項3】 当該入力ラインメモリの読出しイネーブル信号が、前記フレーム
バッファ・ユニットから制御される請求項1に記載のメモリ構成。 - 【請求項4】 前記スケーラ・ユニットが、更に、Nサンプルの2つの連続したデ
ータバーストのサンプルが、互いにN+ΔNサンプル離れて位置しているフレーム
バッファ・ユニット出力データストリームを受信するために結合されている出力
ラインメモリと、当該メモリクロックと、連続する出力データストリームを供給
する出力クロックとを有している請求項1に記載のメモリ構成。 - 【請求項5】 メモリクロックによって刻時されるメモリ手段を有するフレーム
バッファ・ユニットと； Nサンプルの2つの連続したデータバーストのサンプルが、互いから離れて位置
しているN+ΔNサンプルである、フレームバッファ・ユニット出力データストリ
ームを受信するために結合されている出力ラインメモリと、当該メモリクロック
と、連続する出力データストリームを供給する出力クロックとを有しているスケ
ーラ・ユニットと； を有しているメモリ構成。 - 【請求項6】 請求項1または5に記載のメモリ構成と当該メモリ構成の出力端に
結合されているモニタとを有するディスプレイ装置。 - 【請求項7】 入力クロックとメモリクロックを受信する手段と、当該入力クロ
ックで連続する入力データストリームを受信するために結合されている入力ライ
ンメモリとを有し、Nサンプルの2つの連続したデータバーストのサンプルが、互
いにN+ΔNサンプル離れて位置している出力データストリームを、当該メモリク
ロックで供給するスケーラ・ユニット。 - 【請求項8】 メモリクロックと出力クロックを受信するための手段と；Nサンプ
ルの2つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れて位
置しているフレームバッファユニッ出力データストリームを当該メモリクロック
で、受信するために結合されている出力ラインメモリとを有し、当該出力クロッ
クで連続する出力データストリームを供給するスケーラ・ユニット。 - 【請求項9】 メモリクロックによって刻時されるメモリ手段と、Nサンプルの2
つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れて位置す
るデータストリームを当該メモリクロックで受信するための入力端とを有するフ
レームバッファ・ユニット。 - 【請求項10】 メモリクロックによって刻時されるメモリ手段と、Nサンプルの2
つの連続したデータバーストのサンプルが、互いにN+ΔNサンプル離れて位置す
るフレームバッファ・ユニット出力データストリームを当該メモリクロックで供
給する出力端とを有するフレームバッファユニット。
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