JPH0645882A - 制御発振器 - Google Patents
制御発振器Info
- Publication number
- JPH0645882A JPH0645882A JP5088623A JP8862393A JPH0645882A JP H0645882 A JPH0645882 A JP H0645882A JP 5088623 A JP5088623 A JP 5088623A JP 8862393 A JP8862393 A JP 8862393A JP H0645882 A JPH0645882 A JP H0645882A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay line
- inverter
- output
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Abstract
(57)【要約】
【目的】 本発明は制御発振器に関し、集積回路化を可
能とし、かつ、消費電力の低減を可能とすることを目的
とする。 【構成】 直列に結合された遅延線を複数個備えた遅延
連鎖で構成される制御発振器であり、遅延連鎖の出力は
遅延線各々に入力として帰還され、各遅延線はインバー
タで構成され、インバータから伝えられた遅延時間が電
圧制御抵抗手段によって制御されるようになっており、
遅延連鎖の長さは選択制御手段によって制御され、選択
制御器は発振器の動作周波数範囲を制御するように構成
する。
能とし、かつ、消費電力の低減を可能とすることを目的
とする。 【構成】 直列に結合された遅延線を複数個備えた遅延
連鎖で構成される制御発振器であり、遅延連鎖の出力は
遅延線各々に入力として帰還され、各遅延線はインバー
タで構成され、インバータから伝えられた遅延時間が電
圧制御抵抗手段によって制御されるようになっており、
遅延連鎖の長さは選択制御手段によって制御され、選択
制御器は発振器の動作周波数範囲を制御するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は制御発振器に関し、特に
電圧制御発振器に関する。
電圧制御発振器に関する。
【０００２】
【従来の技術】理論上、発振器は共振回路すなわち誘導
子ＬとコンデンサＣとを並列もしくは直列に接続して形
成された共振回路で構成される。発振には２つの状態が
満たされなければならない。すなわち、増幅量と回路の
損失とがゼロになり、ループを閉じると、位相が１８０
°反転しなければならないことである。実際には発振周
波数を決定する無効成分でＬＣ共振回路を形成し、トラ
ンジスタと帰還コンデンサとで構成される負抵抗器で抵
抗損失を無効にすれば、発振器を実現することができ
る。
子ＬとコンデンサＣとを並列もしくは直列に接続して形
成された共振回路で構成される。発振には２つの状態が
満たされなければならない。すなわち、増幅量と回路の
損失とがゼロになり、ループを閉じると、位相が１８０
°反転しなければならないことである。実際には発振周
波数を決定する無効成分でＬＣ共振回路を形成し、トラ
ンジスタと帰還コンデンサとで構成される負抵抗器で抵
抗損失を無効にすれば、発振器を実現することができ
る。
【０００３】共振回路を水晶発振器で実現してもよい。
水晶発振器では、共振周波数が圧電特性に基づいて決定
される。直接帰還位相反転増幅器すなわちリング発振器
も使用可能である。無効発振器の発振周波数は、ｆres
＝１／（２π√ＬＣ）で表される。すなわち、例えば、
共振回路でキャパシタンスダイオードすなわちバラクタ
を使用して、回路のキャパシタンスを変更することによ
って、発振周波数を制御できることになる。キャパシタ
ンスが影響を及ぼす逆極性電圧の値に依存することは、
周知の通りである。帰還増幅器が問題になる場合、増幅
器の遅延時間を制御すればよい。また、上記の変更で発
振周波数が変動する。
水晶発振器では、共振周波数が圧電特性に基づいて決定
される。直接帰還位相反転増幅器すなわちリング発振器
も使用可能である。無効発振器の発振周波数は、ｆres
＝１／（２π√ＬＣ）で表される。すなわち、例えば、
共振回路でキャパシタンスダイオードすなわちバラクタ
を使用して、回路のキャパシタンスを変更することによ
って、発振周波数を制御できることになる。キャパシタ
ンスが影響を及ぼす逆極性電圧の値に依存することは、
周知の通りである。帰還増幅器が問題になる場合、増幅
器の遅延時間を制御すればよい。また、上記の変更で発
振周波数が変動する。
【０００４】電圧制御発振器（ＶＣＯ）は、上記のよう
にＰＬＬでの使用に特に適している。従って、電圧制御
発振器は所望の異なる周波数を発生するのに便利なの
で、多チャンネル無線装置用周波数合成器に広く使用さ
れている。ＰＬＬ（位相ロックループ）では、ループの
位相比較器からの電圧が発振器の制御電圧を形成する。
最先端技術を駆使した発振器は個別部品で実現されるの
で、ＰＬＬを使用する用途で別個の部品を使用しなけれ
ばならない。このため、ループフィルタと並んで発振器
が、ＰＬＬの完全な集積を妨げる障害となってしまう。
市販の組込み済みプラスチック密封のＶＣＯ回路を使用
すれば、個別部品数を幾分減少できる。しかし、この場
合、発振器の基本である充電動作と放電動作のために、
外付けの、いわゆる、タンク回路を用意しなければなら
ない。タンク回路は誘導子と、コンデンサと、キャパシ
タンスダイオードとで構成される。これらの構成部品に
ついては、完璧にはシリカ上に集積できない。従って、
これまで誰も完全な発振器を集積回路という形態では実
現できなかった。
にＰＬＬでの使用に特に適している。従って、電圧制御
発振器は所望の異なる周波数を発生するのに便利なの
で、多チャンネル無線装置用周波数合成器に広く使用さ
れている。ＰＬＬ（位相ロックループ）では、ループの
位相比較器からの電圧が発振器の制御電圧を形成する。
最先端技術を駆使した発振器は個別部品で実現されるの
で、ＰＬＬを使用する用途で別個の部品を使用しなけれ
ばならない。このため、ループフィルタと並んで発振器
が、ＰＬＬの完全な集積を妨げる障害となってしまう。
市販の組込み済みプラスチック密封のＶＣＯ回路を使用
すれば、個別部品数を幾分減少できる。しかし、この場
合、発振器の基本である充電動作と放電動作のために、
外付けの、いわゆる、タンク回路を用意しなければなら
ない。タンク回路は誘導子と、コンデンサと、キャパシ
タンスダイオードとで構成される。これらの構成部品に
ついては、完璧にはシリカ上に集積できない。従って、
これまで誰も完全な発振器を集積回路という形態では実
現できなかった。
【０００５】
【発明が解決しようとする課題】上記の従来例の発振器
回路には問題点がある。発振器は外乱の影響を強く受け
るので、特に高周波に関する適用では、電磁妨害（ＥＭ
Ｉ）に起因する外乱を防ぐために特別の注意を払う必要
がある。変調信号が、電圧制御発振器の制御電圧で直接
に和周される直接周波数変調では、変調信号をフィルタ
処理して、そのレベルを充分に低く保つ必要がある。こ
の処理は、発振器の信号雑音比を向上させるのが目的で
ある。発振器を無線電話に適用する場合、個別部品の使
用によって、電圧制御発振器の完全な集積が制約され、
さらに、合成器の完全な集積が制約される。ＰＬＬ回路
の集積では、高いフィルタ処理時間定数が必要となる
が、確保するのは困難である。
回路には問題点がある。発振器は外乱の影響を強く受け
るので、特に高周波に関する適用では、電磁妨害（ＥＭ
Ｉ）に起因する外乱を防ぐために特別の注意を払う必要
がある。変調信号が、電圧制御発振器の制御電圧で直接
に和周される直接周波数変調では、変調信号をフィルタ
処理して、そのレベルを充分に低く保つ必要がある。こ
の処理は、発振器の信号雑音比を向上させるのが目的で
ある。発振器を無線電話に適用する場合、個別部品の使
用によって、電圧制御発振器の完全な集積が制約され、
さらに、合成器の完全な集積が制約される。ＰＬＬ回路
の集積では、高いフィルタ処理時間定数が必要となる
が、確保するのは困難である。
【０００６】従来例の発振器に係わる問題点は、発振器
を制御できる周波数範囲が狭いことである。１つの発振
器で、異なる用途への適用を可能にするくらい広い周波
数範囲を提供できれば非常に好都合である。無線電話に
当てはめてみると、様々なバージョンの電話に対して、
現在ではバージョン毎に専用の発振器を使用するのが普
通だか、１つの発振器で対応できるということになる。
現在使用されている手段でこのような周波数範囲の非常
に広い発振器を構成する場合、ＶＣＯ係数（周波数対電
圧）が高くなければならない。この場合、Ｓ／Ｎ比は低
くなるので、発振器がノイズや種々の干渉信号で容易に
変調されてしまい、充分な周波数純度基準を達成できな
い。特に、従来例の発振器では周波数は、２０〜６０Ｍ
Ｈz の範囲でしか制御できないのである。
を制御できる周波数範囲が狭いことである。１つの発振
器で、異なる用途への適用を可能にするくらい広い周波
数範囲を提供できれば非常に好都合である。無線電話に
当てはめてみると、様々なバージョンの電話に対して、
現在ではバージョン毎に専用の発振器を使用するのが普
通だか、１つの発振器で対応できるということになる。
現在使用されている手段でこのような周波数範囲の非常
に広い発振器を構成する場合、ＶＣＯ係数（周波数対電
圧）が高くなければならない。この場合、Ｓ／Ｎ比は低
くなるので、発振器がノイズや種々の干渉信号で容易に
変調されてしまい、充分な周波数純度基準を達成できな
い。特に、従来例の発振器では周波数は、２０〜６０Ｍ
Ｈz の範囲でしか制御できないのである。
【０００７】
【課題を解決するための手段】本発明によれば、制御発
振器は複数の結合遅延素子で形成される遅延線で構成さ
れる。各遅延素子は、一対の結合インバータで構成さ
れ、可制御抵抗手段が各結合インバータ対中の少なくと
も一つのインバータとアースとの間に連結され、インバ
ータが前記の可制御抵抗手段を通して放電するので、イ
ンバータの減衰時間と発振器周波数とを抵抗手段の抵抗
値の大きさによって決定できるようになっている。
振器は複数の結合遅延素子で形成される遅延線で構成さ
れる。各遅延素子は、一対の結合インバータで構成さ
れ、可制御抵抗手段が各結合インバータ対中の少なくと
も一つのインバータとアースとの間に連結され、インバ
ータが前記の可制御抵抗手段を通して放電するので、イ
ンバータの減衰時間と発振器周波数とを抵抗手段の抵抗
値の大きさによって決定できるようになっている。
【０００８】
【作用】本発明の目的は、従来例の設計がもつ問題点を
克服し、シリコン上に集積できる汎用形の電圧制御発振
器ＶＣＯを提供することである。多目的に使用するため
に、周波数範囲を非常に広くしかつ周波数純度を高くす
る。また、消費電力を低くする。特に有効な実施例にお
いては、発振器は複数の遅延線を備えている。発振器の
環の長さ、すなわち発振周波数範囲をデジタルで設定で
きるので、制御回線の状態によって、遅延連鎖に含まれ
る遅延線の数を決められる。
克服し、シリコン上に集積できる汎用形の電圧制御発振
器ＶＣＯを提供することである。多目的に使用するため
に、周波数範囲を非常に広くしかつ周波数純度を高くす
る。また、消費電力を低くする。特に有効な実施例にお
いては、発振器は複数の遅延線を備えている。発振器の
環の長さ、すなわち発振周波数範囲をデジタルで設定で
きるので、制御回線の状態によって、遅延連鎖に含まれ
る遅延線の数を決められる。
【０００９】インバータからのパルスの端部が減衰する
ときに、コンデンサ中に充電されたインバータのエネル
ギーが放出される。このエネルギーが通過する抵抗器の
抵抗値を変化させることによって、ＣＭＯＳインバータ
を通過するパルスの遅延時間が制御できるという技術が
本発明に生かされている。インバータで作成される遅延
素子を間断なく設置することによって、所望の長さの遅
延連鎖が得られる。所望数の遅延線を順次に設置して遅
延連鎖を形成する。遅延連鎖の出力端子からの出力信号
が、各遅延回路の始点に伝送される。従って、各遅延線
の入力が先行する遅延線の出力となり全連鎖の出力とな
る。外部からの選択信号によって、遅延線に結合させる
入力を選択でき、一つの連鎖に含まれる遅延線数を設定
できる。
ときに、コンデンサ中に充電されたインバータのエネル
ギーが放出される。このエネルギーが通過する抵抗器の
抵抗値を変化させることによって、ＣＭＯＳインバータ
を通過するパルスの遅延時間が制御できるという技術が
本発明に生かされている。インバータで作成される遅延
素子を間断なく設置することによって、所望の長さの遅
延連鎖が得られる。所望数の遅延線を順次に設置して遅
延連鎖を形成する。遅延連鎖の出力端子からの出力信号
が、各遅延回路の始点に伝送される。従って、各遅延線
の入力が先行する遅延線の出力となり全連鎖の出力とな
る。外部からの選択信号によって、遅延線に結合させる
入力を選択でき、一つの連鎖に含まれる遅延線数を設定
できる。
【００１０】上述のように、制御電圧により遅延素子の
エネルギーが放出されて通過する抵抗器の抵抗値を制御
することによって、遅延線の遅延時間を制御できる。従
って、所定の周波数範囲をもつ所望の長さのリング発振
器では、発振周波数の制御が可能である。遅延回路によ
って周波数範囲がいくつか存在しうる。これらの周波数
範囲については、部分的に重複させることもできる。一
実施例では、出力信号の帰還枝に分周器を設置して、各
遅延線の始点に伝送する前に周波数を分割してしまうこ
とによって、発振器の周波数範囲を拡大している。この
分周器については、好ましくは、プログラムに組込み、
その除数については、分周器に送られる外部からの制御
ワードによって決定される。
エネルギーが放出されて通過する抵抗器の抵抗値を制御
することによって、遅延線の遅延時間を制御できる。従
って、所定の周波数範囲をもつ所望の長さのリング発振
器では、発振周波数の制御が可能である。遅延回路によ
って周波数範囲がいくつか存在しうる。これらの周波数
範囲については、部分的に重複させることもできる。一
実施例では、出力信号の帰還枝に分周器を設置して、各
遅延線の始点に伝送する前に周波数を分割してしまうこ
とによって、発振器の周波数範囲を拡大している。この
分周器については、好ましくは、プログラムに組込み、
その除数については、分周器に送られる外部からの制御
ワードによって決定される。
【００１１】可制御抵抗器の実現には、いくつかの方法
が考えられる。まず、電界効果トランジスタ（以降、Ｆ
ＥＴと称す）を使用する方法である。第２の方法は、実
施例で採用されており、並列に接続された可制御抵抗器
を使用するというものである。その中の１つの抵抗器
で、実放電電流を制御する。また、他の１つを、パルス
端の最大遅延量を制限し、制御電圧がゼロの時に所望の
値を設定するためのバイアス抵抗器として使用する。こ
の種の制御装置を使用すると、発振器の最低周波数を増
加させ、ＶＣＯ係数を制限できる。
が考えられる。まず、電界効果トランジスタ（以降、Ｆ
ＥＴと称す）を使用する方法である。第２の方法は、実
施例で採用されており、並列に接続された可制御抵抗器
を使用するというものである。その中の１つの抵抗器
で、実放電電流を制御する。また、他の１つを、パルス
端の最大遅延量を制限し、制御電圧がゼロの時に所望の
値を設定するためのバイアス抵抗器として使用する。こ
の種の制御装置を使用すると、発振器の最低周波数を増
加させ、ＶＣＯ係数を制限できる。
【００１２】第３の実施例においては、電圧制御電流源
（ＶＣＣＳ）と電流制御電流源（ＣＣＣＳ）とを使用し
て放電電流を制限することによって、上記の制御装置を
実現する。制御電圧は、電圧電流変換器（ＶＣＣＳ）に
付加される。例えばカレントミラーを使って所望の電流
を反射させて、インバータ段階の放電電流を得る。前記
の実施例においても、放電電流を分周して、並列制御電
流とバイアス電流とを生成できる。
（ＶＣＣＳ）と電流制御電流源（ＣＣＣＳ）とを使用し
て放電電流を制限することによって、上記の制御装置を
実現する。制御電圧は、電圧電流変換器（ＶＣＣＳ）に
付加される。例えばカレントミラーを使って所望の電流
を反射させて、インバータ段階の放電電流を得る。前記
の実施例においても、放電電流を分周して、並列制御電
流とバイアス電流とを生成できる。
【００１３】本発明では連続する遅延線が使用されてい
る。各遅延線は複数のインバータ対で実現される複数の
遅延素子で構成される。従って、各遅延線の始点に回路
が設置される。選択線の論理状態によって、前記の回路
は、先行する回線の出力パルスか帰還枝で回路の出力端
子から伝送されたパルスかを遅延線に投入する。選択線
の数だけ遅延連鎖がある。復号器を使用して、外付の制
御装置を選択線の状態に符号化することが最も好まし
い。さて、２ビットの外付制御装置の場合、リング発振
器の長さによって１〜４本の選択線を設定できる。復号
器は、公知の技術で実現される。発振器と一緒に集積す
るのが最も好ましい。
る。各遅延線は複数のインバータ対で実現される複数の
遅延素子で構成される。従って、各遅延線の始点に回路
が設置される。選択線の論理状態によって、前記の回路
は、先行する回線の出力パルスか帰還枝で回路の出力端
子から伝送されたパルスかを遅延線に投入する。選択線
の数だけ遅延連鎖がある。復号器を使用して、外付の制
御装置を選択線の状態に符号化することが最も好まし
い。さて、２ビットの外付制御装置の場合、リング発振
器の長さによって１〜４本の選択線を設定できる。復号
器は、公知の技術で実現される。発振器と一緒に集積す
るのが最も好ましい。
【００１４】電圧制御発振器の実施例について、次に例
をとって添付の図を参照しながら詳細に述べる。
をとって添付の図を参照しながら詳細に述べる。
【００１５】
【実施例】図１により個々の遅延素子の機能を一層分か
り易く説明する。１つの素子は、トランジスタ２個で構
成され従来例と同様の連続するインバータ２個の組合わ
せＴ1 とＴ2 およびＴ3 とＴ4 で構成される。相補対称
のＭＯＳインバータは、負荷としてのＰＭＯＳトランジ
スタＴ1 と、スイッチとしてのＮＭＯＳトランジスタＴ
2 とで構成され、それらのトランジスタのドレーンとゲ
ートは、相互に接続されている。動作電圧Ｖccは、負荷
としてのＰＭＯＳトランジスタのソースに接続され、ス
イッチとしてのＮＭＯＳトランジスタのソースは接地さ
れている。入来パルスＩＮは、組合わされたゲートに送
られ、逆出力パルスは、Ｐ点で組合わされたドレーンか
ら取出される。入力パルスが立下がっている時、電圧は
Ｐ点で上昇する。これらＴ1 が導通でＴ2 が不導通だか
らである。
り易く説明する。１つの素子は、トランジスタ２個で構
成され従来例と同様の連続するインバータ２個の組合わ
せＴ1 とＴ2 およびＴ3 とＴ4 で構成される。相補対称
のＭＯＳインバータは、負荷としてのＰＭＯＳトランジ
スタＴ1 と、スイッチとしてのＮＭＯＳトランジスタＴ
2 とで構成され、それらのトランジスタのドレーンとゲ
ートは、相互に接続されている。動作電圧Ｖccは、負荷
としてのＰＭＯＳトランジスタのソースに接続され、ス
イッチとしてのＮＭＯＳトランジスタのソースは接地さ
れている。入来パルスＩＮは、組合わされたゲートに送
られ、逆出力パルスは、Ｐ点で組合わされたドレーンか
ら取出される。入力パルスが立下がっている時、電圧は
Ｐ点で上昇する。これらＴ1 が導通でＴ2 が不導通だか
らである。
【００１６】入力パルス電圧の上昇と共に、Ｔ2 は導通
しＴ1 は遮断する。また、Ｐ点の電圧は下降し、Ｒ１が
無限大でないときにほぼゼロになる。回路の負荷キャパ
シタンスＣK は、全電圧に充電されたＴ1 を経由するた
めに、破線で示されているように、キャパシタンスの集
中として現れる。このキャパシタンスは、制御し得る程
度のゲートキャパシタンスと、配線の漂遊キャパシタン
スと、トランジスタ出力の拡散キャパシタンスと、イン
バータと抵抗器Ｒ1 との抵抗とで構成され、インバータ
の出力電圧の立ち上がり時間と減衰時間とを決定する。
入力電圧の変化から出力電圧の変化までの間の時間は、
電圧が５０％位になった時に発生するインバータにおけ
るパルスの減衰として判断される。
しＴ1 は遮断する。また、Ｐ点の電圧は下降し、Ｒ１が
無限大でないときにほぼゼロになる。回路の負荷キャパ
シタンスＣK は、全電圧に充電されたＴ1 を経由するた
めに、破線で示されているように、キャパシタンスの集
中として現れる。このキャパシタンスは、制御し得る程
度のゲートキャパシタンスと、配線の漂遊キャパシタン
スと、トランジスタ出力の拡散キャパシタンスと、イン
バータと抵抗器Ｒ1 との抵抗とで構成され、インバータ
の出力電圧の立ち上がり時間と減衰時間とを決定する。
入力電圧の変化から出力電圧の変化までの間の時間は、
電圧が５０％位になった時に発生するインバータにおけ
るパルスの減衰として判断される。
【００１７】具体的には、本発明では、トランジスタＴ
3 の電源とアースとの間に、制御電圧Ｖcntr1 で制御さ
れる抵抗器Ｒ1 好ましくはＦＥＴを設置して、抵抗器Ｒ
1 を制御することによって、負荷キャパシタンスＣK の
放電率を制御する。これは、負荷キャパシタンスＣK が
Ｔ2 とＲ1 から放電されるためである。この場合、パル
ス端の減衰時間を制御することによって、インバータの
単位遅延時間を制御できる。パルス位相を維持し、立ち
上がりパルス端の立ち上がり時間を同様に制御したい場
合には、制御対象の第１のインバータに続いて第２のイ
ンバータを追加する。すなわち、トランジスタ対Ｔ3 と
Ｔ4 と可制御抵抗器Ｒ2 とを追加する。前記の構成で
は、反転遅延パルスは元の状態に戻され、減衰端は遅延
される。この結果、対称なパルスは遅延する。
3 の電源とアースとの間に、制御電圧Ｖcntr1 で制御さ
れる抵抗器Ｒ1 好ましくはＦＥＴを設置して、抵抗器Ｒ
1 を制御することによって、負荷キャパシタンスＣK の
放電率を制御する。これは、負荷キャパシタンスＣK が
Ｔ2 とＲ1 から放電されるためである。この場合、パル
ス端の減衰時間を制御することによって、インバータの
単位遅延時間を制御できる。パルス位相を維持し、立ち
上がりパルス端の立ち上がり時間を同様に制御したい場
合には、制御対象の第１のインバータに続いて第２のイ
ンバータを追加する。すなわち、トランジスタ対Ｔ3 と
Ｔ4 と可制御抵抗器Ｒ2 とを追加する。前記の構成で
は、反転遅延パルスは元の状態に戻され、減衰端は遅延
される。この結果、対称なパルスは遅延する。
【００１８】図２の回路は遅延線を構成する遅延ブロッ
ク列１，２，および３で構成された遅延連鎖である。所
望数の遅延素子を遅延線に設ける。遅延線毎の素子数は
同一でもよいし異なってもよい。この連鎖の最後の遅延
ブロック３の出力端子から、発振器の出力周波数ｆVCO
が取出される。これは、帰還枝により各遅延ブロック
１，２および３の入力端子の中のどれか１つに伝送され
る。各遅延ブロックの第２入力端子には、ループ位相比
較器からのＰＬＬ内で、発振器の外部の、例えば論理回
路もしくは同等のものから送られる遅延制御電圧Ｖ
cntr1 が供給される。
ク列１，２，および３で構成された遅延連鎖である。所
望数の遅延素子を遅延線に設ける。遅延線毎の素子数は
同一でもよいし異なってもよい。この連鎖の最後の遅延
ブロック３の出力端子から、発振器の出力周波数ｆVCO
が取出される。これは、帰還枝により各遅延ブロック
１，２および３の入力端子の中のどれか１つに伝送され
る。各遅延ブロックの第２入力端子には、ループ位相比
較器からのＰＬＬ内で、発振器の外部の、例えば論理回
路もしくは同等のものから送られる遅延制御電圧Ｖ
cntr1 が供給される。
【００１９】制御電圧が形成される方法については、本
発明の範囲には含まれない。各遅延ブロックの第３入力
端子は、復号器からの選択線が接続される。この選択線
は、遅延線各々について設けられる。例えば、選択線ｂ
は遅延ブロック２の始点に結合される。選択線の状態に
よって、ブロックの遅延連鎖に接続された先行する回線
（遅延ブロック２と３の場合）からのパルスか、あるい
は発振器の出力信号ｆ vco かが決まる。第１遅延ブロッ
クの入力端子、あるいは、他のブロックでの先行する遅
延線の入力端子は接地されている。選択線ａ，ｂおよび
ｃは、復号器４から延長している。そして、復号器の入
力端子には、２本の選択制御線が接続されている。これ
らの制御線は４通りの組み合わせで設けられる。コーダ
４は入力を符号化し、選択線の中の１本のみを異なる状
態にする。
発明の範囲には含まれない。各遅延ブロックの第３入力
端子は、復号器からの選択線が接続される。この選択線
は、遅延線各々について設けられる。例えば、選択線ｂ
は遅延ブロック２の始点に結合される。選択線の状態に
よって、ブロックの遅延連鎖に接続された先行する回線
（遅延ブロック２と３の場合）からのパルスか、あるい
は発振器の出力信号ｆ vco かが決まる。第１遅延ブロッ
クの入力端子、あるいは、他のブロックでの先行する遅
延線の入力端子は接地されている。選択線ａ，ｂおよび
ｃは、復号器４から延長している。そして、復号器の入
力端子には、２本の選択制御線が接続されている。これ
らの制御線は４通りの組み合わせで設けられる。コーダ
４は入力を符号化し、選択線の中の１本のみを異なる状
態にする。
【００２０】選択線ｂが「０」の状態で、その他の線が
「１」の状態にあるとする。この場合、ブロック２のス
イッチ素子として作用するゲートは、発振器の出力信号
ｆvc o を通過させて遅延線に乗せるが、先行する遅延ブ
ロック１の出力は通過させない。選択線ａが「１」の状
態になると、ブロック２の遅延線の出力はブロック３の
遅延線に乗せられるが、発振器の出力信号ｆvco は乗せ
られない。選択線ｃ「１」の状態になると、遅延線の入
力は回路のアースに送られて、パルスがブロック１から
取出されないようにする。このように、発振器の遅延線
は、遅延ブロック２と３の遅延線で構成される。全ブロ
ックに共通の遅延制御電圧Ｖcntr1 を制御すると、遅延
連鎖の遅延時間が変化し発振器の周波数も変化する。
「１」の状態にあるとする。この場合、ブロック２のス
イッチ素子として作用するゲートは、発振器の出力信号
ｆvc o を通過させて遅延線に乗せるが、先行する遅延ブ
ロック１の出力は通過させない。選択線ａが「１」の状
態になると、ブロック２の遅延線の出力はブロック３の
遅延線に乗せられるが、発振器の出力信号ｆvco は乗せ
られない。選択線ｃ「１」の状態になると、遅延線の入
力は回路のアースに送られて、パルスがブロック１から
取出されないようにする。このように、発振器の遅延線
は、遅延ブロック２と３の遅延線で構成される。全ブロ
ックに共通の遅延制御電圧Ｖcntr1 を制御すると、遅延
連鎖の遅延時間が変化し発振器の周波数も変化する。
【００２１】上記のように、長さの異なる発振器の環３
個は、選択線ａ，ｂおよびｃを用い、遅延制御電圧Ｖ
cntr1 で制御される周波数に応じて選択的に使用でき
る。すなわち、周波数帯域が３帯域得られるのである。
これらの帯域内で発振器の周波数を制御できる。概略を
図６に示す。環の長さによって、全周波数範囲を３つの
小範囲Ａ，ＢおよびＣに分割できる。これらの小範囲は
互いに部分的に重複する。環の長さが最短のとき、すな
わち、遅延ブロック３のみを使用しているときに、最高
発振周波数ｆvco が得られる。制御電圧Ｖcntr1 で前記
のブロック内の遅延時間を制御することによって、範囲
Ｃ内の周波数を設定できる。環の長さが最大の時、すな
わち、遅延ブロック３個全部が使用されている時、周波
数範囲Ａを設定でき、周波数範囲Ｂを遅延ブロック２と
３内に設定できる。
個は、選択線ａ，ｂおよびｃを用い、遅延制御電圧Ｖ
cntr1 で制御される周波数に応じて選択的に使用でき
る。すなわち、周波数帯域が３帯域得られるのである。
これらの帯域内で発振器の周波数を制御できる。概略を
図６に示す。環の長さによって、全周波数範囲を３つの
小範囲Ａ，ＢおよびＣに分割できる。これらの小範囲は
互いに部分的に重複する。環の長さが最短のとき、すな
わち、遅延ブロック３のみを使用しているときに、最高
発振周波数ｆvco が得られる。制御電圧Ｖcntr1 で前記
のブロック内の遅延時間を制御することによって、範囲
Ｃ内の周波数を設定できる。環の長さが最大の時、すな
わち、遅延ブロック３個全部が使用されている時、周波
数範囲Ａを設定でき、周波数範囲Ｂを遅延ブロック２と
３内に設定できる。
【００２２】図３は、制御対象の遅延素子の構造を示
す。図３の原理は、図１と概ね同じである。従って、１
つの素子はインバータ２個で構成される。第１のインバ
ータのＦＥＴスイッチを参照符号３１と３２で示す。第
２のインバータのスイッチを参照符号３３と３４で各々
示す。パルスが入力端子Ｉｎに入ると、遅延したパルス
が出力端子Ｏutから取出される。図１の説明によれば、
インバータ２個の放電電流が、電圧Ｖcntr1 で制御され
る抵抗器３５と３６で制御される。この抵抗器は、半導
体技術を駆使して実現されたものであり、例えば、ＦＥ
Ｔか複極トランジスタで構成される。用途によって異な
るが、漂遊キャパシタンス（図示せず）によって形成さ
れるインバータの負荷キャパシタンスを増加させること
が必要となるかもしれない。
す。図３の原理は、図１と概ね同じである。従って、１
つの素子はインバータ２個で構成される。第１のインバ
ータのＦＥＴスイッチを参照符号３１と３２で示す。第
２のインバータのスイッチを参照符号３３と３４で各々
示す。パルスが入力端子Ｉｎに入ると、遅延したパルス
が出力端子Ｏutから取出される。図１の説明によれば、
インバータ２個の放電電流が、電圧Ｖcntr1 で制御され
る抵抗器３５と３６で制御される。この抵抗器は、半導
体技術を駆使して実現されたものであり、例えば、ＦＥ
Ｔか複極トランジスタで構成される。用途によって異な
るが、漂遊キャパシタンス（図示せず）によって形成さ
れるインバータの負荷キャパシタンスを増加させること
が必要となるかもしれない。
【００２３】この場合は、コンデンサを各インバータの
後に追加できる。第１のインバータの後にコンデンサＣ
11を追加し、第２のインバータの後にコンデンサＣ12を
追加する。設計者が漂遊キャパシタンスに対する処置を
とっても、キャパシタンスはほとんど、結合構成によっ
て異なるので、負荷キャパシタンスより大きいキャパシ
タンスのコンデンサＣ11とＣ12とを追加することが好ま
しい。抵抗器３５と３６の抵抗値とコンデンサＣ11とＣ
12のキャパシタンス値とが、対応する漂遊値より大きい
場合、放電電流を処理し易くなる。これは、放電の時定
数がＲＣと規定されるからである。図３の遅延素子の機
能は、図１の設計の機能と同じなので、図１に関する機
能の説明を引用するにとどめる。
後に追加できる。第１のインバータの後にコンデンサＣ
11を追加し、第２のインバータの後にコンデンサＣ12を
追加する。設計者が漂遊キャパシタンスに対する処置を
とっても、キャパシタンスはほとんど、結合構成によっ
て異なるので、負荷キャパシタンスより大きいキャパシ
タンスのコンデンサＣ11とＣ12とを追加することが好ま
しい。抵抗器３５と３６の抵抗値とコンデンサＣ11とＣ
12のキャパシタンス値とが、対応する漂遊値より大きい
場合、放電電流を処理し易くなる。これは、放電の時定
数がＲＣと規定されるからである。図３の遅延素子の機
能は、図１の設計の機能と同じなので、図１に関する機
能の説明を引用するにとどめる。
【００２４】図４に示す放電電流の第２の実施例は、並
列に接続された可制御抵抗器が、可制御インバータの抵
抗器３５と３６との代わりに使用されている図３の設計
とは異なる。インバータ対４１と４２および４３と４４
の放電電流は、インバータ対双方のＮＭＯＳトランジス
タとアースとの間に位置する並列接続可制御抵抗器４５
と４７との間および抵抗器４６と４８との間とへ、各々
の抵抗に比例して分割される。抵抗器４７と４８は、バ
イアス抵抗器として作用し、その抵抗値は電圧Ｖbiasに
よって異なる。バイアス抵抗とバイアス電圧を適当な値
に設定することによって、インバータの出力パルス端の
最大遅延時間を制限できる。また、制御電圧Ｖcntr1 が
ゼロのときには、所望の値に設定できる。バイアス抵抗
器４７と４８の抵抗値を加算することによって、リング
発振器の最低周波数を増加でき、発振器のＶＣＯ係数を
低減（所定の電圧変動毎の周波数変動）できる。抵抗器
４５と４６の抵抗値を変化させても、並列接続の抵抗値
の変動は、前記の抵抗器の抵抗値の変動ほど大きくない
からである。バイアス抵抗器と放電電流を制限する実抵
抗器とは、好ましくは、ＦＥＴで構成される。
列に接続された可制御抵抗器が、可制御インバータの抵
抗器３５と３６との代わりに使用されている図３の設計
とは異なる。インバータ対４１と４２および４３と４４
の放電電流は、インバータ対双方のＮＭＯＳトランジス
タとアースとの間に位置する並列接続可制御抵抗器４５
と４７との間および抵抗器４６と４８との間とへ、各々
の抵抗に比例して分割される。抵抗器４７と４８は、バ
イアス抵抗器として作用し、その抵抗値は電圧Ｖbiasに
よって異なる。バイアス抵抗とバイアス電圧を適当な値
に設定することによって、インバータの出力パルス端の
最大遅延時間を制限できる。また、制御電圧Ｖcntr1 が
ゼロのときには、所望の値に設定できる。バイアス抵抗
器４７と４８の抵抗値を加算することによって、リング
発振器の最低周波数を増加でき、発振器のＶＣＯ係数を
低減（所定の電圧変動毎の周波数変動）できる。抵抗器
４５と４６の抵抗値を変化させても、並列接続の抵抗値
の変動は、前記の抵抗器の抵抗値の変動ほど大きくない
からである。バイアス抵抗器と放電電流を制限する実抵
抗器とは、好ましくは、ＦＥＴで構成される。
【００２５】図５に示す第３の実施例は、遅延時間を制
御するための基本的な手段を示す。この方法では、電圧
制御電流源（ＶＣＣＳ）５５と５６が使用される。制御
電圧Ｖcntr1 は、素子５５に付加され、バイアス制御電
圧Ｖbiasは素子５６に付加される。ＶＣＣＳ素子５５
は、その制御電圧Ｖcntr1 を当量の電流Ｉ′に変換す
る。この電流は、放電電流の実制御器として使用される
電流制御電流源（ＣＣＣＳ）５７と５１０に対する制御
電流として作用する。ＶＣＣＳ素子５６は、制御電圧Ｖ
biasを当量の電流Ｉ′biasに変換する。この電流は、バ
イアス電流の実制御器として使用される電流制御電流源
（ＣＣＣＳ）５８と５９に対する制御電流として作用す
る。このようにして、環状発振器の最低周波数を上げ、
発振器のＶＣＯ係数を制限する。
御するための基本的な手段を示す。この方法では、電圧
制御電流源（ＶＣＣＳ）５５と５６が使用される。制御
電圧Ｖcntr1 は、素子５５に付加され、バイアス制御電
圧Ｖbiasは素子５６に付加される。ＶＣＣＳ素子５５
は、その制御電圧Ｖcntr1 を当量の電流Ｉ′に変換す
る。この電流は、放電電流の実制御器として使用される
電流制御電流源（ＣＣＣＳ）５７と５１０に対する制御
電流として作用する。ＶＣＣＳ素子５６は、制御電圧Ｖ
biasを当量の電流Ｉ′biasに変換する。この電流は、バ
イアス電流の実制御器として使用される電流制御電流源
（ＣＣＣＳ）５８と５９に対する制御電流として作用す
る。このようにして、環状発振器の最低周波数を上げ、
発振器のＶＣＯ係数を制限する。
【００２６】図５の第３の実施例の実現させたものを図
６に示す。インバータ６１や６２の放電電流Ｉ＋Ｉbias
の電流分Ｉについて考案する。制御電圧Ｖcntr1 は、ト
ランジスタ６６のゲートに付加される。これによって、
電流が、ダイオードとして接続されたトランジスタ６５
に流れる。この電流は、トランジスタ６７へ反射され、
電圧Ｖcntr1 に比例した等分量の電流Ｉ′がトランジス
タ６７に流れる。このようにして、電圧Ｖcntr1 の変動
が、放電電流成分Ｉの変動を引起こす。電流ＩとＩ′の
関係は、ＦＥＴチャンネルの寸法の割合に依存する。
６に示す。インバータ６１や６２の放電電流Ｉ＋Ｉbias
の電流分Ｉについて考案する。制御電圧Ｖcntr1 は、ト
ランジスタ６６のゲートに付加される。これによって、
電流が、ダイオードとして接続されたトランジスタ６５
に流れる。この電流は、トランジスタ６７へ反射され、
電圧Ｖcntr1 に比例した等分量の電流Ｉ′がトランジス
タ６７に流れる。このようにして、電圧Ｖcntr1 の変動
が、放電電流成分Ｉの変動を引起こす。電流ＩとＩ′の
関係は、ＦＥＴチャンネルの寸法の割合に依存する。
【００２７】放電電流のバイアス成分Ｉbiasの制御装置
は、同様な機能をもつ。バイアス制御電圧Ｖbiasは、ト
ランジスタ６１１のゲートに付加される。これによっ
て、ダイオードとして接続されているトランジスタ６９
に電流が流れる。そして、電圧Ｖbiasに比例した分量の
電流Ｉ′biasが、トランジスタ６１０に流れる。トラン
ジスタ６１２と６１４は、カレントミラーとして作用
し、トランジスタ６１０に流れる電流Ｉ′biasが、トラ
ンジスタ６１４（及びトランジスタ６１６）に流れる電
流Ｉbiasに反映される。このように、電圧Ｖbiasの変動
が、放電電流の成分Ｉbiasの変動を引起こす。成分Ｉと
Ｉbiasとは、インバータ６１と６２および６３と６４の
負荷キャパシタンスの電荷を放電させるための電流を構
成する。前記の構造は、ＣＭＯＳ技術を駆使して同一の
回路上に残りの発振器成分と共に集積される。
は、同様な機能をもつ。バイアス制御電圧Ｖbiasは、ト
ランジスタ６１１のゲートに付加される。これによっ
て、ダイオードとして接続されているトランジスタ６９
に電流が流れる。そして、電圧Ｖbiasに比例した分量の
電流Ｉ′biasが、トランジスタ６１０に流れる。トラン
ジスタ６１２と６１４は、カレントミラーとして作用
し、トランジスタ６１０に流れる電流Ｉ′biasが、トラ
ンジスタ６１４（及びトランジスタ６１６）に流れる電
流Ｉbiasに反映される。このように、電圧Ｖbiasの変動
が、放電電流の成分Ｉbiasの変動を引起こす。成分Ｉと
Ｉbiasとは、インバータ６１と６２および６３と６４の
負荷キャパシタンスの電荷を放電させるための電流を構
成する。前記の構造は、ＣＭＯＳ技術を駆使して同一の
回路上に残りの発振器成分と共に集積される。
【００２８】図７は、遅延ブロックの構造を示す。遅延
素子７４と７６とは、図３で制御される遅延素子であ
る。遅延素子７３と７５は、通常の非調整インバータで
あり、パルス端を尖鋭にするためのものである。パルス
端は先行する素子に入ると丸められる。更に、インバー
タ７３が、ＯＲ素子のパルスの位相を反転させる。素子
７５は、インバータ２個で構成される。このため、パル
スの位相には何らの影響も及ぼさない。素子７３と７５
は、歪みを減少させ、発振器の周波数純度を向上させ
る。前述のように、各遅延ブロックの入力端子には、コ
ーダから延びた選択線が接続されていて、発振器からの
帰還出力信号および先行する遅延線の出力信号が供給さ
れる。
素子７４と７６とは、図３で制御される遅延素子であ
る。遅延素子７３と７５は、通常の非調整インバータで
あり、パルス端を尖鋭にするためのものである。パルス
端は先行する素子に入ると丸められる。更に、インバー
タ７３が、ＯＲ素子のパルスの位相を反転させる。素子
７５は、インバータ２個で構成される。このため、パル
スの位相には何らの影響も及ぼさない。素子７３と７５
は、歪みを減少させ、発振器の周波数純度を向上させ
る。前述のように、各遅延ブロックの入力端子には、コ
ーダから延びた選択線が接続されていて、発振器からの
帰還出力信号および先行する遅延線の出力信号が供給さ
れる。
【００２９】遅延線に供給される信号の選択は、図示の
通りゲート７１と７２で行われる。帰還信号ｆvco と選
択線の状態によって、ＮＯＲゲート７１の入力が設定さ
れる。選択線の状態が、理論「１」である場合、ゲート
の出力は永久的に論理「０」である。このように、ＯＲ
ゲートの出力は、先行する遅延線の出力に依存する。す
なわち、先行する遅延線からのパルスが、後続の遅延線
に送られるのである。他方、選択線の状態が「０」であ
る場合、ＮＯＲゲートの出力は、発振器の出力信号の逆
極性の信号となる。選択線の中の一本だけが一度に
「０」の状態となるので、先行する遅延線の出力は、
「０」となり、ＮＯＲゲートの出力は、ＯＲゲート７２
に対する出力信号に、遅延連鎖の第１端部が、前記の遅
延ブロックより先行するという事実を与える。このよう
に、選択線の状態に応じて、長さの異なる遅延連鎖３個
をリング発振器に接続できる。
通りゲート７１と７２で行われる。帰還信号ｆvco と選
択線の状態によって、ＮＯＲゲート７１の入力が設定さ
れる。選択線の状態が、理論「１」である場合、ゲート
の出力は永久的に論理「０」である。このように、ＯＲ
ゲートの出力は、先行する遅延線の出力に依存する。す
なわち、先行する遅延線からのパルスが、後続の遅延線
に送られるのである。他方、選択線の状態が「０」であ
る場合、ＮＯＲゲートの出力は、発振器の出力信号の逆
極性の信号となる。選択線の中の一本だけが一度に
「０」の状態となるので、先行する遅延線の出力は、
「０」となり、ＮＯＲゲートの出力は、ＯＲゲート７２
に対する出力信号に、遅延連鎖の第１端部が、前記の遅
延ブロックより先行するという事実を与える。このよう
に、選択線の状態に応じて、長さの異なる遅延連鎖３個
をリング発振器に接続できる。
【００３０】リング発振器の発振周波数ｆvco は、その
環を構成する可制御遅延素子の遅延時間とその環に含ま
れるゲートの遅延時間との合計値Ｔr に依存する。すな
わち、次の式が成り立つ： ｆvco ＝１／２Ｔr 次に、図８に、選択線のコーダ４に対するタイミングを
示す。コーダの入力端子には、回線Ｓ1 とＳ2 が接続さ
れて、２通りの状態を示す。出力端子には、選択線ａ，
ｂ，ｃおよびｄが接続されていて、やはり、２通りの状
態を示す。コーダには、インバータが２個８１と８２お
よびスイッチとして作用するＮＭＯＳトランジスタが８
個設けられている。各選択線は、ＦＥＴで構成される低
機能プルアップ抵抗器を備えていて、復号器に接続され
て「０」状態にされない限り、状態を「１」に保つ。コ
ーダについては従来例の通りであり、その構造は、本発
明の範囲に含まれない。但し、Ｓ2 が「０」でＳ1 が
「１」の場合の選択線の状態については言及する。イン
バータ８１の出力が「１」の時、スイッチ８３と８７が
オフとなり、選択線ａとｃの状態は「１」となる。スイ
ッチ８１０がオフの時、選択線ｄの状態は「１」であ
る。スイッチ８５がオンの場合、インバータ８２の出力
が「０」となり、スイッチ８６もオンとなる。選択線ｂ
の状態のみ、「０」である。
環を構成する可制御遅延素子の遅延時間とその環に含ま
れるゲートの遅延時間との合計値Ｔr に依存する。すな
わち、次の式が成り立つ： ｆvco ＝１／２Ｔr 次に、図８に、選択線のコーダ４に対するタイミングを
示す。コーダの入力端子には、回線Ｓ1 とＳ2 が接続さ
れて、２通りの状態を示す。出力端子には、選択線ａ，
ｂ，ｃおよびｄが接続されていて、やはり、２通りの状
態を示す。コーダには、インバータが２個８１と８２お
よびスイッチとして作用するＮＭＯＳトランジスタが８
個設けられている。各選択線は、ＦＥＴで構成される低
機能プルアップ抵抗器を備えていて、復号器に接続され
て「０」状態にされない限り、状態を「１」に保つ。コ
ーダについては従来例の通りであり、その構造は、本発
明の範囲に含まれない。但し、Ｓ2 が「０」でＳ1 が
「１」の場合の選択線の状態については言及する。イン
バータ８１の出力が「１」の時、スイッチ８３と８７が
オフとなり、選択線ａとｃの状態は「１」となる。スイ
ッチ８１０がオフの時、選択線ｄの状態は「１」であ
る。スイッチ８５がオンの場合、インバータ８２の出力
が「０」となり、スイッチ８６もオンとなる。選択線ｂ
の状態のみ、「０」である。
【００３１】図７に関連づけて説明される図２の発振器
の環には、環に含まれる遅延ブロック２と３とが設置さ
れている。このため、周波数範囲は図９のＢとなる。同
様に、周波数範囲ＡとＣを設定するための変形例につい
ても容易に説明される。
の環には、環に含まれる遅延ブロック２と３とが設置さ
れている。このため、周波数範囲は図９のＢとなる。同
様に、周波数範囲ＡとＣを設定するための変形例につい
ても容易に説明される。
【００３２】
【発明の効果】上記の本発明の実施例では、周波数帯域
を３帯域に分割してデジタル制御で選択可能にするもの
である。また、本発明の範囲を逸脱することなく数々の
修正を実施できることは、当業者には明白である。例え
ば、部分連鎖の数は、上記のものよりも多くても少なく
てもよいし、周波数制御範囲が極く小さくてもよい場合
には、連鎖は１つだけでもよい。同様に、インバータ数
も制限されない。インバータと、各部分連鎖の第１部品
としての論理ゲートとの両方を、上記のものとは違う方
法で構成することもできる。プログラムに仕組まれた分
周器を更に、帰還出力信号の分枝にも設置できる。こう
すると、非常に低い周波数が得られる。本発明で説明さ
れたリング発振器を使えば、従来例の無効成分を備えた
発振器では不可能であったＣＭＯＳ技術によるＩＣ回路
への発振器の集積が可能になる。ＣＭＯＳ技術で実現さ
れると、発振器の電力消費が極めて小量となり、更に、
集積によって外部干渉から効果的に保護できる。
を３帯域に分割してデジタル制御で選択可能にするもの
である。また、本発明の範囲を逸脱することなく数々の
修正を実施できることは、当業者には明白である。例え
ば、部分連鎖の数は、上記のものよりも多くても少なく
てもよいし、周波数制御範囲が極く小さくてもよい場合
には、連鎖は１つだけでもよい。同様に、インバータ数
も制限されない。インバータと、各部分連鎖の第１部品
としての論理ゲートとの両方を、上記のものとは違う方
法で構成することもできる。プログラムに仕組まれた分
周器を更に、帰還出力信号の分枝にも設置できる。こう
すると、非常に低い周波数が得られる。本発明で説明さ
れたリング発振器を使えば、従来例の無効成分を備えた
発振器では不可能であったＣＭＯＳ技術によるＩＣ回路
への発振器の集積が可能になる。ＣＭＯＳ技術で実現さ
れると、発振器の電力消費が極めて小量となり、更に、
集積によって外部干渉から効果的に保護できる。
【図１】可制御遅延素子の基本回路を示す。
【図２】リング発振器回路の概略を示す。
【図３】遅延素子の構造を示す。
【図４】遅延時間を制御する第２の実施例を示す。
【図５】遅延時間を制御する第３の実施例の原理を概略
的に示す。
的に示す。
【図６】第３の実施例を実際的に実現させたものを示
す。
す。
【図７】遅延線回路の概略を示す。
【図８】復号器の構造を示す。
【図９】発振器の周波数範囲を示す。
１，２，３…遅延ブロック ４…復号器 ３１，３２，３３，３４…ＦＥＴスイッチ ３５，３６…抵抗器 ４１，４２，４３，４４…インバータ
Claims (11)
- 【請求項１】 一対の結合インバータで構成される遅延
素子を複数個備えた遅延線で構成される制御発振器にお
いて、可制御抵抗手段が、各結合インバータ対中の少な
くとも１つのインバータとアースとの間に結合され、イ
ンバータが前記抵抗手段を通して放電するようにし、イ
ンバータの減衰時間および発振周波数が抵抗手段の抵抗
値の大きさによって決定されるようにしたことを特徴と
する制御発振器。 - 【請求項２】 可制御バイアス抵抗手段が、インバータ
とアースとの間に、該可制御抵抗手段と並列に結合され
ることを特徴とする請求項１に記載の制御発振器。 - 【請求項３】 該可制御抵抗手段が電流源で構成され、
該出力電流は、該インバータの放電電流と実質的に同一
であることを特徴とする請求項２に記載の制御発振器。 - 【請求項４】 該可制御バイアス抵抗手段が電流源で構
成され、該出力電流は該可制御抵抗手段からの電流が実
質的にゼロであるとき、該インバータの放電電流と実質
的に等しいようにしたことを特徴する請求項２又は３に
記載の制御発振器。 - 【請求項５】 該発振器が直列に結合された遅延線を複
数個備えた遅延連鎖で構成され、該遅延連鎖の出力端子
は入力端子として各遅延線に結合されて、長さの異なる
発振器の環を複数個形成し、各遅延線は更に、遅延連鎖
出力が供給される遅延線を制御し、利用される発振器の
環の長さを決定する該選択制御器からの入力を有するこ
とを特徴とする請求項１〜４のいずれかに記載の制御発
振器。 - 【請求項６】 該選択制御器は出力が各遅延線に供給さ
れるコーダで構成され、コーダからの出力は、該遅延線
を起動して遅延連鎖の一部とするかどうかを決定するこ
とを特徴とする請求項５に記載の制御発振器。 - 【請求項７】 各遅延線はコーダからの出力と遅延線か
らの出力とを入力するＮＯＲゲートを備えた切換手段を
有し、ＯＲゲートはＮＯＲゲートの出力と遅延連鎖内の
先の遅延線の出力を入力し、ＯＲゲートの出力は遅延線
の第１インバータへ入力されることを特徴とする請求項
６に記載の制御発振器。 - 【請求項８】 該抵抗手段は、単一の共通制御電圧回線
によって制御電圧が供給されることを特徴とする請求項
１〜７のいずれかに記載の制御発振器。 - 【請求項９】 各遅延線は遅延線からの出力信号の位相
が遅延線への入力信号の位相と同一となるように構成さ
れることを特徴とする請求項１〜８のいずれかに記載の
制御発振器。 - 【請求項１０】 発振器の帰還ループは分周器で構成さ
れ、該分周器の動作は外部からの制御ワードで制御され
ることを特徴とする請求項１〜９のいずれかに記載の制
御発振器。 - 【請求項１１】 集積回路として形成されることを特徴
とする請求項１〜１０のいずれかに記載の制御発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI921706A FI92120C (fi) | 1992-04-15 | 1992-04-15 | Jänniteohjattu oskillaattori |
| FI921706 | 1992-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645882A true JPH0645882A (ja) | 1994-02-18 |
Family
ID=8535132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088623A Pending JPH0645882A (ja) | 1992-04-15 | 1993-04-15 | 制御発振器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446417A (ja) |
| EP (1) | EP0566375B1 (ja) |
| JP (1) | JPH0645882A (ja) |
| DE (1) | DE69312373T2 (ja) |
| FI (1) | FI92120C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755181B2 (ja) * | 1994-08-12 | 1998-05-20 | 日本電気株式会社 | 電圧制御発振器 |
| US5892383A (en) * | 1995-06-13 | 1999-04-06 | Intel Corporation | Parallel voltage controlled resistance elements |
| US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
| FI98575C (fi) * | 1995-07-20 | 1997-07-10 | Nokia Mobile Phones Ltd | Viritettävä jänniteohjattu oskillaattori |
| US5796284A (en) * | 1995-07-31 | 1998-08-18 | International Business Machines Corporation | High-precision voltage dependent timing delay circuit |
| JP2870464B2 (ja) * | 1996-01-22 | 1999-03-17 | 日本電気株式会社 | 可変遅延回路 |
| US5710697A (en) * | 1996-03-26 | 1998-01-20 | Unitrode Corporation | Power supply controller having frequency foldback and volt-second duty cycle clamp features |
| FI101657B (fi) * | 1996-07-25 | 1998-07-31 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattorikytkentä |
| US5994937A (en) * | 1996-11-06 | 1999-11-30 | International Business Machines Corporation | Temperature and power supply adjusted address transition detector |
| US5872488A (en) * | 1996-11-15 | 1999-02-16 | Hewlett-Packard Company | Dual input voltage controlled oscillator with compensated bang/bang frequency |
| FI102228B (fi) * | 1997-01-16 | 1998-10-30 | Nokia Mobile Phones Ltd | Oskillaattorin tehonkulutuksen minimointi |
| JP3087683B2 (ja) * | 1997-05-02 | 2000-09-11 | 日本電気株式会社 | 電圧制御発振回路 |
| US6028462A (en) * | 1997-08-22 | 2000-02-22 | Lsi Logic Corporation | Tunable delay for very high speed |
| US6008680A (en) * | 1997-08-27 | 1999-12-28 | Lsi Logic Corporation | Continuously adjustable delay-locked loop |
| US5952892A (en) * | 1997-09-29 | 1999-09-14 | Lsi Logic Corporation | Low-gain, low-jitter voltage controlled oscillator circuit |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| US6046620A (en) * | 1997-12-18 | 2000-04-04 | Advanced Micro Devices, Inc. | Programmable delay line |
| JPH11251877A (ja) * | 1998-03-03 | 1999-09-17 | Nec Corp | 電圧制御発振回路 |
| TW388807B (en) * | 1998-10-21 | 2000-05-01 | Via Tech Inc | Low voltage and low jitter voltage controlled oscillator |
| US6204708B1 (en) * | 1998-10-29 | 2001-03-20 | Microchip Technology Incorporated | Apparatus and method for an improved master-slave flip-flop with non-overlapping clocks |
| US6275117B1 (en) * | 1998-12-18 | 2001-08-14 | Cypress Semiconductor Corp. | Circuit and method for controlling an output of a ring oscillator |
| GB9903079D0 (en) * | 1999-02-11 | 1999-03-31 | Koninkl Philips Electronics Nv | Transmitter and an oscillator network for use in the transmitter |
| US6229364B1 (en) | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
| US6577179B2 (en) * | 1999-11-15 | 2003-06-10 | Intel Corporation | Dynamic line termination with self-adjusting impedance |
| JP3984412B2 (ja) * | 2000-05-26 | 2007-10-03 | 富士通株式会社 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| US6469584B1 (en) | 2000-11-08 | 2002-10-22 | Applied Micro Circuits Corporation | Phase-locked loop system and method using an auto-ranging, frequency sweep window voltage controlled oscillator |
| US6504441B1 (en) | 2000-11-08 | 2003-01-07 | Applied Micro Circuits Corporation | Voltage controlled oscillator with selectable frequency range |
| US7151915B2 (en) * | 2001-09-26 | 2006-12-19 | Nokia Corporation | Dual mode voltage controlled oscillator having controllable bias modes and power consumption |
| US7642833B1 (en) * | 2003-03-20 | 2010-01-05 | Cypress Semiconductor Corporation | Delay inversely proportional to temperature timer circuit |
| KR100558600B1 (ko) * | 2005-02-02 | 2006-03-13 | 삼성전자주식회사 | 반도체 장치의 지연회로 |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4072910A (en) * | 1976-04-09 | 1978-02-07 | Rca Corporation | Voltage controlled oscillator having equally controlled current source and current sink |
| US4105950A (en) * | 1976-09-13 | 1978-08-08 | Rca Corporation | Voltage controlled oscillator (VCO) employing nested oscillating loops |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| JPS5915212B2 (ja) * | 1979-11-29 | 1984-04-07 | 富士通株式会社 | 発振回路 |
| US4388536A (en) * | 1982-06-21 | 1983-06-14 | General Electric Company | Pulse generator for IC fabrication |
| JPS60250712A (ja) * | 1984-05-28 | 1985-12-11 | Toshiba Corp | デイジタル制御可変周波数発振回路 |
| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| JPS6152022A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| DE3676297D1 (de) * | 1986-03-12 | 1991-01-31 | Itt Ind Gmbh Deutsche | Integrierte isolierschicht-feldeffekttransistor-verzoegerungsleitung fuer digitalsignale. |
| JPS62226499A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 遅延回路 |
| US4686489A (en) * | 1986-06-16 | 1987-08-11 | Tektronix, Inc. | Triggered voltage controlled oscillator using fast recovery gate |
| US4884041A (en) * | 1987-06-05 | 1989-11-28 | Hewlett-Packard Company | Fully integrated high-speed voltage controlled ring oscillator |
| US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
| US5045811A (en) * | 1990-02-02 | 1991-09-03 | Seagate Technology, Inc. | Tuned ring oscillator |
| US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
| US5081428A (en) * | 1991-03-29 | 1992-01-14 | Codex Corp. | Voltage controlled oscillator having 50% duty cycle clock |
-
1992
- 1992-04-15 FI FI921706A patent/FI92120C/fi active IP Right Grant
-
1993
- 1993-04-07 US US08/044,279 patent/US5446417A/en not_active Expired - Fee Related
- 1993-04-14 DE DE69312373T patent/DE69312373T2/de not_active Expired - Fee Related
- 1993-04-14 EP EP93302878A patent/EP0566375B1/en not_active Expired - Lifetime
- 1993-04-15 JP JP5088623A patent/JPH0645882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5446417A (en) | 1995-08-29 |
| FI92120C (fi) | 1994-09-26 |
| FI92120B (fi) | 1994-06-15 |
| FI921706A0 (fi) | 1992-04-15 |
| DE69312373T2 (de) | 1998-01-22 |
| FI921706A (fi) | 1993-10-16 |
| EP0566375B1 (en) | 1997-07-23 |
| EP0566375A1 (en) | 1993-10-20 |
| DE69312373D1 (de) | 1997-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0645882A (ja) | 制御発振器 | |
| US6747497B2 (en) | High speed, wide bandwidth phase locked loop | |
| US5561398A (en) | LC-tuned voltage controlled ring oscillator | |
| US6781425B2 (en) | Current-steering charge pump circuit and method of switching | |
| EP1229658B1 (en) | High-speed, high PSRR, wide operating range voltage controlled oscillator | |
| EP1143606B1 (en) | Numerically controlled variable oscillator | |
| US5426398A (en) | High speed differential mode voltage controlled ring oscillator | |
| JPH0832412A (ja) | 電気的に制御した発振回路 | |
| US8212596B2 (en) | PLL circuit | |
| US4959624A (en) | Coil-less overtone crystal oscillator | |
| US20030206066A1 (en) | Use of configurable capacitors to tune a self based phase locked loops | |
| EP1608060A1 (en) | CMOS LC-tank oscillator | |
| US6856180B1 (en) | Programmable loop bandwidth in phase locked loop (PLL) circuit | |
| US5028888A (en) | Multistage current-controlled oscillator | |
| JP2003501853A (ja) | 制御発振器 | |
| US6353369B1 (en) | Multiphase voltage controlled oscillator with variable gain and range | |
| US6529084B1 (en) | Interleaved feedforward VCO and PLL | |
| US7538626B2 (en) | Voltage controlled oscillator circuit with different sized shunt transistors | |
| EP0330280B1 (en) | Voltage controlled oscillator | |
| JPH01157612A (ja) | 電圧制御発振回路 | |
| US20030090330A1 (en) | Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks | |
| KR100722023B1 (ko) | 발진기 회로, 전압 제어 발진기, 위상 동기 루프, 집적 회로 및 텔레커뮤니케이션 장치 | |
| US9356582B2 (en) | Low jitter tunable voltage control oscillator with self calibration circuits to reduce chip fabrication process variation | |
| US6472944B2 (en) | Voltage controlled oscillator with delay circuits | |
| KR100233275B1 (ko) | 위상 동기 루프의 차아지 펌프 |