JPH11500281A

JPH11500281A - Ｃｍｏｓパワーオンリセット回路

Info

Publication number: JPH11500281A
Application number: JP8524951A
Authority: JP
Inventors: ウー，アン・ケイ; ヤング，デイビッド・ワイ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1995-02-13
Filing date: 1996-01-17
Publication date: 1999-01-06
Also published as: KR19980701483A; TW284885B; WO1996025797A1; US5534804A

Abstract

(57)【要約】電源の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路は、電圧クランプ段（１４）およびヒステリシススイッチング段（１６）を含む。電圧クランプ段（１４）はＮチャネルトランジスタ（Ｍ１）、第１の抵抗器（Ｒ１）、および第２の抵抗器（Ｒ２）から形成される。ヒステリシススイッチング段（１６）はＰチャネルプルアップトランジスタ（Ｍ２）、第１のＮチャネルプルダウントランジスタ（Ｍ３）、電流源トランジスタ（Ｍ４）、第２のＮチャネルプルダウントランジスタ（Ｍ５）、およびインバータ（Ｇ１）を含む。

Description

【発明の詳細な説明】ＣＭＯＳパワーオンリセット回路発明の背景この発明は一般的にパワーアップリセット回路に関し、かつ特に、第１の予め定められたトリップレベルが達成された場合リセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが第１の予め定められたトリップレベルより低い場合リセット信号をオフにするためのヒステリシススイッチング手段を含む改善されたＣＭＯＳパワーオンリセット回路に関する。フリップフロップ、ラッチ、カウンタ、メモリ状態レジスタなどのさまざまなＣＭＯＳまたはバイポーラデジタル集積回路装置の出力は、２つまたはそれ以上の安定状態を有し得る。この種の論理および／またはメモリ回路は、毎回最初に電力を付与する（つまり「パワーアップ」する）通常動作の前に、特定の知られた論理状態に初期化またはリセットすることが望ましい場合が多い。一般的によく知られているように、この初期化プロセスは一般にパワーオンリセット回路が発生するリセット信号によって達成され、このリセット信号は電源電圧が急激に上がっているとき短時間印加され、デジタル集積回路装置の出力をリセットまたは初期化するようにする。したがって、この適切な初期化はデジタル集積回路装置のさまざまな論理および／またはメモリ回路の動作状態を確実にし、それらに対し実行すべきテスト手順を簡略化する。このリセット信号は、電源電圧が通常の電源電圧以下である予め定められたレベルを超えた後オフにされる。しかしながら、電源電圧が予め定められたレベルを超えた後なお急激に上がっている間、過渡ノイズが起こると、デジタル集積回路装置の正常な動作を妨害しがちである望ましくないリセット信号が発生するという不利益が生ずる。デジタル集積回路装置を機能し得る状態に保ち、かつ実際のパワーダウンの場合にのみリセット信号の発生を可能にするため、この過渡ノイズによるリセット信号の発生を防ぐことは一般に望ましい。したがって、電源電圧が予め定められたレベルを超えた後過渡ノイズによってリセット信号が発生することを避ける改善されたパワーオンリセット回路を提供することが望ましいであろう。さらに、必要とする空間の量を減らすために、パワーオンリセット回路を、デジタル論理装置を含む同一のモノリシック半導体集積回路チップの一部として形成することが得策であろう。発明の概要したがって、この発明の一般的な目的は、製造および組立が比較的簡単かつ経済的であり、なおかつ先行技術のリセット回路に見られる問題を解決する、改善されたＣＭＯＳパワーオンリセット回路を提供することである。この発明の目的は、第１の予め定められたトリップレベルが達成された場合リセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが第１の予め設定されたトリップレベルより低い場合リセット信号をオフにするためのヒステリシススイッチング手段を含む改善されたＣＭＯＳパワーオンリセット回路を提供することである。この発明の他の目的は、電源電圧に応答して第１の制御電圧を発生するための電圧クランプ手段と、電源電圧および第１の制御電圧に応答して、第１の予め定められたトリップレベルが達成された場合リセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが第１の予め定められたトリップレベルより低い場合リセット信号をオフにするために用いられる第２の制御電圧を発生するためのヒステリシススイッチング手段とを含む、改善されたＣＭＯＳパワーオンリセット回路を提供することである。この発明のさらに他の目的は、論理および／またはメモリ装置を含む同一のモノリシック半導体集積回路チップの一部として形成される改善されたＣＭＯＳパワーオンリセット回路を提供することである。これらの狙いおよび目標に従い、この発明は、電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路を提供することに関する。パワーオンリセット回路は電圧クランプ回路およびヒステリシススイッチング回路を含む。電源端子は電源電圧を受けるよう設けられる。電圧クランプ回路は電源電圧に応答して第１の制御電圧を発生する。ヒステリシススイッチング回路は電源電圧および第１の制御電圧に応答して、第１の予め定められたトリップレベルが超えられる場合出力ノードにおいてリセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが第１の予め定められたトリップレベルより低い場合リセット信号をオフにするために用いられる第２の制御電圧を発生する。図面の簡単な説明この発明のこれらおよび他の目的および利点は、全体を通して同じ参照番号が対応する部分を示す添付の図面と関連して読まれると、次の詳細な説明からより十分に明らかになるであろう。図１は、この発明の原理に従い構成されたＣＭＯＳパワーオンリセット回路の概略の回路図である。図２（ａ）から（ｅ）までは、回路の動作を理解する上で有用な、図１の回路内のさまざまな点における波形の図である。好ましい実施例の説明詳しく図面を参照すると、図１にはこの発明の原理に従い構成された、改善されたＣＭＯＳパワーオンリセット回路１０の概略の回路図が示されている。リセット回路１０は、さまざまなデジタル論理および／またはメモリ装置１３に接続可能であるその出力端子１２にリセット信号ＲＥＳＥＴを提供する。これらのデジタル論理および／またはメモリ装置１３は同一のモノリシック半導体集積回路チップ１５の一部として形成される。このリセット信号ＲＥＳＥＴは論理信号であり、ハイの論理レベル（活性状態）にあるときデジタル論理および／またはメモリ回路１３のリセットを開始する。一方、リセット信号ＲＥＳＥＴがローの論理レベルにあるとき、リセットは不活性状態であるか、または装置からオフにされている。リセット回路１０は電圧クランプ段１４およびヒステリシススイッチング段１６を含む。電圧クランプ段１４は第１の抵抗器Ｒ１、第２の抵抗器Ｒ２、および第１のＮチャネルＭＯＳトランジスタＭ１からなる。第１の抵抗器Ｒ１の一方端は第１の電源端子１８に接続され、電源電圧または電位ＶＤＤを受ける。抵抗器Ｒ１の他方端は抵抗器Ｒ２の一方端および第１の内部ノードＡに接続される。抵抗器Ｒ２の他方端は第２の内部ノードＢに接続される。ＮチャネルトランジスタＭ１のゲートおよびドレイン電極は互いに接続され、かつノードＢに接続されている。トランジスタＭ１のソース電極は第２の電源端子２０に接続され、第２の電源電圧または電位ＶＳＳ（これは典型的には接地電位または０ボルトである）を受ける。最初、電源電圧ＶＤＤはオフにされており、電圧クランプ段１４の内部ノードＡおよびＢは双方とも接地電位である。リセット回路１０が非活性状態またはオフの状態からパワーアップされるとき、電源電位ＶＤＤはすぐにはその公称レベル（つまり＋３ボルト）に到達せず、むしろこの定常状態レベルまで急上昇する。注意すべきなのは、典型的な電源のランプタイムはさまざまで、およそ１０分の１マイクロ秒（０．１μＳ）から１００ミリ秒（１００ｍＳ）の範囲内にある。ヒステリシススイッチング段１６は、ＰチャネルＭＯＳプルアップトランジスタＭ２、第１のＮチャネルプルダウンＭＯＳトランジスタＭ３、電流源ＮチャネルＭＯＳトランジスタＭ４、第２のプルダウンＮチャネルＭＯＳトランジスタＭ５、およびインバータＧ１を含む。ＰチャネルトランジスタＭ２のソース電極は第１の電源端子１８に接続され、そのゲート電極は第１の内部ノードＡに接続され、かつそのドレイン電極は第３の内部ノードＣに接続されている。第１のプルダウントランジスタＭ３のドレイン電極は、プルアップトランジスタＭ２のドレイン電極、第３の内部ノードＣ、および第２のプルダウントランジスタＭ５のドレイン電極に接続されている。プルダウントランジスタＭ３のゲート電極はトランジスタＭ２、Ｍ５のゲート電極および第１の内部ノードＡに接続されている。プルダウントランジスタＭ３のソース電極は電流源トランジスタＭ４のドレイン電極に接続される。電流源トランジスタＭ４のソース電極は第２の電源端子２０および第２のプルダウントランジスタＭ５のソース電極に接続される。第２のプルダウントランジスタＭ５のドレイン電極もまた、インバータＧ１の入力に接続される。インバータＧ１の出力は出力端子１２を介して論理／メモリ回路１３へリセット信号ＲＥＳＥＴを与える。インバータＧ１の出力もまた、電流源トランジスタＭ４のゲートに接続される。この発明のＣＭＯＳパワーオンリセット回路１０の動作についてよりよく理解するため、ここで図１のリセット回路のさまざまな点において現われる波形を示す図である図２（ａ）から（ｅ）までを参照する。最初、時間ｔ１の前には、電源端子１８に印加される電源電圧ＶＤＤはオフの状態または非活性状態にあると仮定する。その結果トランジスタＭ１からＭ５までのすべては非導通状態にあり、時間ｔ１においてリセット信号ＲＥＳＥＴはローとなる（つまり０ボルト）。電源電圧ＶＤＤは図２（ａ）に示され、リセット信号ＲＥＳＥＴは図２（ｅ）に示される。さらに、図２（ｃ）、図２（ｄ）、および図２（ｂ）に関して示されるように、ノードＡ、Ｂ、およびＣはローまたは論理「ゼロ」レベル（ＶＳＳ）にある。時間ｔ１において電源電圧ＶＤＤがパワーアップされるか、またはオンにされると、第１の電源端子１８の電圧レベルはこの場合＋３．０ボルトである、その通常のレベルに向かって急激に上昇し始めることになる。ノードＡも上昇し始め、電源電圧ＶＤＤに追従するが、これはトランジスタＭ１のしきい値を超えておらず、抵抗器Ｒ１およびＲ２が導通しないためである。トランジスタＭ１はノードＢの電圧レベルがトランジスタＭ１のしきい値電圧を超え始める時間ｔ２までオフにされたままである。時間ｔ２においてトランジスタＭ１は導通され、図２（ｄ）に示されるようにノードＢがクランプされるようにする。さらに、抵抗器Ｒ１およびＲ２で形成される分圧器によって立上がりのより遅い速度が制御されているため、図２（ｃ）に示されるようにノードＡはこの後、電源電位ＶＤＤに対してより遅い速度で増大する。時間ｔ２以後電源電圧は通常のレベルに向かって上昇し続けることに気づかれるであろう。この同じ時間ｔ２において、第２のプルダウントランジスタＭ５もまたオンにされ、ノードＣにおいて低インピーダンスを保つようにする。図２（ｂ）に見られるように、ノードＣの電圧はおよそ０ボルトである。このように、インバータＧ１の出力はハイのレベルまたは状態になり、これはリセット信号ＲＥＳＥＴに対応する。ここでリセット信号は電源電圧ＶＤＤに追従し始めることになる。時間ｔ２後電源電圧ＶＤＤが急激に上昇し続けるにつれ、トランジスタＭ２は増加するゲート−ソース電圧Ｖ_gsのためにさらに導電性が向上しトランジスタＭ５およびＭ３の中により多くの電流が流れるようにする。その結果、トランジスタＭ５およびＭ３にかかるドレイン−ソース電圧Ｖ_dsは増加することになる。これにより今度はノードＣが電源電圧ＶＤＤに追従して上昇し、時間ｔ３でインバータＧ１の点２２のスイッチングしきい値電圧に到達することになる。当業者には明らかなはずであるように、インバータＧ１のしきい値電圧はおよそＶＤＤ／２に等しい。この時間ｔ３では、インバータＧ１の出力はローとなり、リセット信号ＲＥＳＥＴをスイッチオフし、それによりトランジスタＭ４がオフになる。トランジスタＭ４がオフにされると、そのとき高インピーダンスを有することになるため、ノードＣが電源電位ＶＤＤに立上がることになる。このように、トランジスタＭ３に流れ込む電流はこのときトランジスタＭ５に加えられることになる。さらに注意すべきなのは、時間ｔ３において電源電圧は第１の予め定められたトリップレベルＶ_t1を規定するある電源に達していることになる点である。この後、ノードＣの電圧は電源電圧ＶＤＤに追従する。この状態は電源電圧ＶＤＤが＋３．０ボルトにある通常の動作範囲において不変なままとなる。パワーダウンモードの場合、時間ｔ４におけるように電源電圧ＶＤＤが減少し始めると、ノードＣの電圧がインバータＧ１の点２４でのスイッチングしきい値電圧より下に減少するまでリセット信号ＲＥＳＥＴはハイのレベルに再び戻ることはない。図からわかるとおり、時間ｔ５においてリセット信号ＲＥＳＥＴはハイの論理レベルに戻り、その結果トランジスタＭ４を導通させる。この結果、ノードＣのインピーダンスはローとなり、接地電位になることになる。再び注意すべきなのは、時間ｔ５において電源電圧ＶＤＤは第２の予め定められたトリップレベルＶ_t2を規定するある電圧にまで減少していることである。この第２の予め定められたトリップレベルＶ_t2は第１の予め定められたトリップレベルＶ_t1より実質的に低い。第１のトリップ電圧および第２のトリップ電圧の電圧レベルの差は「ＶＤＤヒステリシス電圧」と呼ばれる。このビルトインヒステリシスは電源電圧ＶＤＤに対しある程度のノイズマージンを提供する役割を果たし、論理装置の正常動作を妨害する望ましくないリセット信号の発生を防止する。換言すると、このヒステリシス電圧は、動作の実際のパワーダウンモードではなく過渡ノイズによって電源電圧ＶＤＤが減少するとき、リセット信号の活性化を防止する役割を果たす。この発明のＣＭＯＳリセット回路１０の電圧クランプ段１４は、抵抗器Ｒ１およびＲ２によって形成される分圧器と直列にＮチャネルトランジスタＭ１に接続することによって、電源電圧ＶＤＤに応答して内部ノードＡにおいて第１の制御電圧を確立するのに用いられることを理解されたい。トランジスタＭ１が他のトランジスタとのトラッキングの利点を維持するよう機能する一方、分圧器を用いて内部ノードＡにおいてＮチャネルトランジスタＭ１のしきい値電圧の一部を確立し、低電源電圧ＶＤＤの動作を提供する。さらに、明確に理解されるべきなのは、ヒステリシススイッチング段１６は電源電圧ＶＤＤおよび第１の制御電圧に応答して、内部ノードＣにおいて第２の制御電圧を発生することである。この第２の制御電圧がインバータＧ１のスイッチングを引き起こすのである。当業者にとっては明らかであるが、第２の予め定められたトリップレベルはトランジスタＭ２からＭ５までの相対的な大きさによって規定される。この発明の好ましい実施例においては、抵抗器Ｒ１の値の抵抗器Ｒ２の値に対する比は２対１になるよう選択され、プルダウントランジスタはサブしきい値領域において動作させた。その結果、第１の予め定められたトリップレベルＶ_t1の最も高い値はおよそ＋２．７Ｖであり、ＶＤＤヒステリシス電圧は公称０．４Ｖであることがわかった。このことは＋３．０ボルトの望ましい電源電圧動作に大変適当であることがわかった。また理解されるべきなのは、ＣＭＯＳリセット回路１０は論理装置１３を含む同一の半導体集積回路チップ１５の一部として形成され得ることであり、それによってチップ面積の量を減少することになることである。前述の詳細な説明から、この発明は第１の予め定められたトリップレベルが達成された後リセット信号をオフにし、第１の定められたトリップレベルより低い第２の予め定められたトリップレベルが達成された後にリセット信号をオンにするためのヒステリシススイッチング回路を含む改善されたＣＭＯＳパワーオンリセット回路を提供するものであることがわかる。さらに、リセット回路は論理ゲート装置を含む同一の半導体集積回路チップの一部として形成され得る。この発明の好ましい実施例と現在考えられるものを図解し説明したが、この発明の真の範囲からかけ離れることなく、さまざまな変形および修正がなされ、記載の要素を均等物で置換し得ることが当業者には理解されるであろう。さらに、この発明の中心の範囲からかけ離れることなく、特定の状況または材料をこの発明の教示に適合するよう多くの修正がなされ得る。したがって、この発明は、この発明を実施するために考えられる最良のモードとして開示された特定の実施例に限定されず、この発明が添付の請求の範囲の内に含まれるすべての実施例を含むことが意図されている。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年３月１２日【補正内容】請求の範囲１．電源電圧（ＶＤＤ）を受けるための電源端子（１８）と、電源電圧の起動に応答してリセット信号を提供するための出力（１２）と、インバータ（Ｇ１）と、前記電源電圧（ＶＤＤ）に応答して、第１の制御電圧を発生するための電圧クランプ手段（１４）と、前記電源電圧（ＶＤＤ）および前記第１の制御電圧に応答して、第１の予め定められたトリップレベルが超えられた場合前記出力（１２）においてリセット信号をオフにし、第２の予め定められたトリップレベルが達成されこれが前記第１の予め定められたトリップレベルより低い場合前記リセット信号をオンにするためのヒステリシス手段（１６）とを含み、前記ヒステリシス手段は第１のプルアップ手段（Ｍ２）と前記インバータ（Ｇ１）の入力に接続された第１のプルダウン手段（Ｍ５）とを含み、前記ヒステリシス手段は前記第１のプルダウン手段と並行して直列接続された第２の（Ｍ３）および第３の（Ｍ４）プルダウン手段をさらに含み、前記第２のプルダウン手段は前記第１の制御電圧に応答し前記第３のプルダウン手段は前記インバータ（Ｇ１）の出力に応答することを特徴とする、ＣＭＯＳパワーオンリセット回路。２．前記電圧クランプ手段がＮチャネルトランジスタ（Ｍ１）、第１の抵抗器（Ｒ１）、および第２の抵抗器（Ｒ２）を含む、請求項１に記載のリセット回路。３．前記第１の抵抗器の一方端が電源端子に接続され、他方端が第１の内部ノード（Ａ）において前記第２の抵抗器の一方端に接続されて第１の制御電圧を提供し、前記Ｎチャネルトランジスタ（Ｍ１）のドレインおよびゲート電極は互いに接続され、かつ前記第２の抵抗器の他方端に接続され、前記Ｎチャネルトランジスタ（Ｍ１）のソース電極は接地電位（ＶＳＳ）に接続される、請求項２に記載のリセット回路。４．前記ヒステリシススイッチング手段はＰチャネルプルアップトランジスタ（Ｍ２）、第１のＮチャネルプルダウントランジスタ（Ｍ３）、電流源トランジスタ（Ｍ４）、第２のＮチャネルプルダウントランジスタ（Ｍ５）、およびインバータ（Ｇ１）を含む、請求項１に記載のリセット回路。５．前記Ｐチャネルトランジスタ（Ｍ２）のソース電極は電源端子（１８）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのドレイン電極は第２の内部ノード（Ｃ）に接続されて第２の制御信号を提供し、前記第１のプルダウントランジスタ（Ｍ３）のドレイン電極は第２の内部ノード（Ｃ）に接続され、かつそのゲート電極は第１の内部ノード（Ａ）に接続され、前記電流源トランジスタ（Ｍ４）のドレイン電極は前記第１のプルダウントランジスタ（Ｍ３）のソースに接続され、そのゲート電極は前記インバータ（Ｇ１）の出力に接続され、かつそのソース電極は接地電位（ＶＳＳ）に接続され、前記第２のプルダウントランジスタ（Ｍ５）のドレインは第２の内部ノード（Ｃ）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのソース電極は接地電位に接続され、前記インバータ（Ｇ１）の入力もまた第２の内部ノード（Ｃ）に接続され、かつその出力は出力端子（１２）に接続されてリセット信号を提供する、請求項４に記載のリセット回路。６．単一のモノリシック半導体集積回路チップ（１５）の上に形成され、かつ前記リセット信号に応答する、論理および／またはメモリ装置（１３）をさらに含む、請求項１に記載のリセット回路。７．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項６に記載のリセット回路。８．単一のモノリシック半導体集積回路チップ（１５）の上に形成され、かつ前記リセット信号に応答する、論理および／またはメモリ装置（１３）をさらに含む、請求項５に記載のリセット回路。９．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項８に記載のリセット回路。１０．電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路であって、前記リセット回路は電源電圧（ＶＤＤ）を受けるための電源端子（１８）と、前記電源電圧（ＶＤＤ）に応答して、第１の制御電圧を発生するための電圧クランプ手段（１４）とを含み、前記電源クランプ手段は、Ｎチャネルトランジスタ（Ｍ１）、第１の抵抗器（Ｒ１）、および第２の抵抗器（Ｒ２）を含み、前記第１の抵抗器の一方端は電源端子に接続され、かつ他方端は第１の内部ノード（Ａ）において前記第２の抵抗器の一方端に接続されて第１の制御電圧を提供し、前記Ｎチャネルトランジスタ（Ｍ１）のドレインおよびゲート電極は互いに接続され前記第２の抵抗器の他方端に接続され、前記Ｎチャネルトランジスタ（Ｍ１）のソース電極は接地電位（ＶＳＳ）に接続され、前記リセット回路はさらに前記電源電圧（ＶＤＤ）および前記第１の制御電圧に応答して、第１の予め定められたトリップレベルが超えられた場合出力ノードにおいてリセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが前記第１の予め定められたトリップレベルより低い場合前記リセット信号をオンにするために用いられる第２の制御電圧を発生するためのヒステリシススイッチング手段を含む、電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路。

Claims

【特許請求の範囲】１．電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路であって、前記リセット回路は電源電圧（ＶＤＤ）を受けるための電源端子（１８）と、前記電源電圧（ＶＤＤ）に応答して、第１の制御電圧を発生するための電圧クランプ手段（１４）と、前記電源電圧（ＶＤＤ）および前記第１の制御電圧に応答して、第１の予め定められたトリップレベルが超えられた場合出力ノードにおいてリセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが前記第１の予め定められたトリップレベルより低い場合前記リセット信号をオンにするために用いられる第２の制御電圧を発生するためのヒステリシススイッチング手段とを含む、リセット回路。２．前記電圧クランプ手段がＮチャネルトランジスタ（Ｍ１）、第１の抵抗器（Ｒ１）、および第２の抵抗器（Ｒ２）を含む、請求項１に記載のリセット回路。３．前記第１の抵抗器の一方端が電源端子に接続され、他方端が第１の内部ノード（Ａ）において前記第２の抵抗器の一方端に接続されて第１の制御電圧を提供し、前記Ｎチャネルトランジスタ（Ｍ１）のドレインおよびゲート電極は互いに接続され、かつ前記第２の抵抗器の他方端に接続され、前記Ｎチャネルトランジスタ（Ｍ１）のソース電極は接地電位（ＶＳＳ）に接続される、請求項２に記載のリセット回路。４．前記ヒステリシススイッチング手段はＰチャネルプルアップトランジスタ（Ｍ２）、第１のＮチャネルプルダウントランジスタ（Ｍ３）、電流源トランジスタ（Ｍ４）、第２のＮチャネルプルダウントランジスタ（Ｍ５）、およびインバータ（Ｇ１）を含む、請求項１に記載のリセット回路。５．前記Ｐチャネルトランジスタ（Ｍ２）のソース電極は電源端子（１８）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのドレイン電極は第２の内部ノード（Ｃ）に接続されて第２の制御信号を提供し、前記第１のプルダウントランジスタ（Ｍ３）のドレイン電極は第２の内部ノード（Ｃ）に接続され、かつそのゲート電極は第１の内部ノード（Ａ）に接続され、前記電流源トランジスタ（Ｍ４）のドレイン電極は前記第１のプルダウントランジスタ（Ｍ３）のソースに接続され、そのゲート電極は前記インバータ（Ｇ１）の出力に接続され、かつそのソース電極は接地電位（ＶＳＳ）に接続され、前記第２のプルダウントランジスタ（Ｍ５）のドレインは第２の内部ノード（Ｃ）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのソース電極は接地電位に接続され、前記インバータ（Ｇ１）の入力もまた第２の内部ノード（Ｃ）に接続され、かつその出力は出力端子（１２）に接続されてリセット信号を提供する、請求項４に記載のリセット回路。６．単一のモノリシック半導体集積回路チップ（１５）の上に形成され、かつ前記リセット信号に応答する、論理および／またはメモリ装置（１３）をさらに含む、請求項１に記載のリセット回路。７．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項６に記載のリセット回路。８．単一のモノリシック半導体集積回路チップ（１５）の上に形成され、かつ前記リセット信号に応答する、論理および／またはメモリ装置（１３）をさらに含む、請求項５に記載のリセット回路。９．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項８に記載のリセット回路。１０．電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路であって、前記リセット回路は電源電圧（ＶＤＤ）を受けるための電源端子（１８）と、前記電源電圧（ＶＤＤ）に応答して、第１の制御電圧を発生するための電圧クランプ手段（１４）とを含み、前記電源クランプ手段は、Ｎチャネルトランジスタ（Ｍ１）、第１の抵抗器（Ｒ１）、および第２の抵抗器（Ｒ２）を含み、前記第１の抵抗器の一方端は電源端子に接続され、かつ他方端は第１の内部ノード（Ａ）において前記第２の抵抗器の一方端に接続されて第１の制御電圧を提供し、前記Ｎチャネルトランジスタ（Ｍ１）のドレインおよびゲート電極は互いに接続され前記第２の抵抗器の他方端に接続され、前記Ｎチャネルトランジスタ（Ｍ１）のソース電極は接地電位（ＶＳＳ）に接続され、前記リセット回路はさらに前記電源電圧（ＶＤＤ）および前記第１の制御電圧に応答して、第１の予め定められたトリップレベルが超えられた場合出力ノードにおいてリセット信号をオフにし、第２の予め定められたトリップレベルが達成され、これが前記第１の予め定められたトリップレベルより低い場合前記リセット信号をオンにするために用いられる第２の制御電圧を発生するためのヒステリシススイッチング手段を含み、前記ヒステリシススイッチング手段はＰチャネルプルアップトランジスタ（Ｍ２）、第１のＮチャネルプルダウントランジスタ（Ｍ３）、電流源トランジスタ（Ｍ４）、第２のＮチャネルプルダウントランジスタ（Ｍ５）、およびインバータ（Ｇ１）を含み、前記Ｐチャネルトランジスタ（Ｍ２）のソース電極は電源端子（１８）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのドレイン電極は第２の内部ノード（Ｃ）に接続されて第２の制御信号を提供し、前記第１のプルダウントランジスタ（Ｍ３）のドレイン電極は第２の内部ノード（Ｃ）に接続され、かつそのゲート電極は第１の内部ノード（Ａ）に接続され、前記電流源トランジスタ（Ｍ４）のドレイン電極は前記第１のプルダウントランジスタ（Ｍ３）のソースに接続され、そのゲート電極は前記インバータ（Ｇ１）の出力に接続され、かつそのソース電極は接地電位（ＶＳＳ）に接続され、前記第２のプルダウントランジスタ（Ｍ５）のドレインは第２の内部ノード（Ｃ）に接続され、そのゲート電極は第１の内部ノード（Ａ）に接続され、かつそのソース電極は接地電位に接続され、前記インバータ（Ｇ１）の入力もまた第２の内部ノード（Ｃ）に接続され、その出力は出力端子（１２）に接続されてリセット信号を提供し、前記リセット回路はさらに電源電圧および前記リセット信号に動作的に接続され、それに応答する論理および／またはメモリ装置（１３）を含む、電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路。１１．単一のモノリシック半導体集積回路チップ（１５）の上に形成される論理および／またはメモリ装置（１３）をさらに含む、請求項１０に記載のリセット回路。１２．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項１１に記載のリセット回路。１３．電源電圧の起動に応答してリセット信号を発生するためのＣＭＯＳパワーオンリセット回路であって、前記リセット回路は電源電圧（ＶＤＤ）に応答して、第１の制御電圧を発生するための電圧クランプ手段（１４）と、前記電源電圧および前記第１の制御電圧に応答して、予め定められたトリップレベルが達成された場合出力ノードにおいてリセット信号をオフにするのに用いられる第２の制御電圧を発生するためのヒステリシススイッチング手段（１６）とを含む、リセット回路。１４．単一のモノリシック半導体集積回路チップ（１５）の上に形成され、かつ前記リセット信号に応答する論理および／またはメモリ装置（１３）をさらに含む、請求項１３に記載のリセット回路。１５．前記リセット回路（１０）は論理および／またはメモリ装置（１３）を含む同一の集積回路チップ（１５）の一部として形成される、請求項１４に記載のリセット回路。