KR0145758B1 - 반도체 소자의 전압 조정 회로 - Google Patents

반도체 소자의 전압 조정 회로

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Abstract

본 발명은 반도체 소자의 전압 조정회로에 관한 것으로, 네가티브 차지펌프 회로의 출력 측에 고전압용 PMOS 트랜지스터의 접합 점의 항복 전압을 이용한 전압 조정회로를 구성하여 네가티브 차지펌프 회로의 출력전압을 원하는 전압레벨로 조정할 수 있도록 한 반도체 소자의 전압 조정 회로에 관한 것이다.

Description

반도체 소자의 전압 조정 회로
제 1 도는 본 발명에 따른 전압 조정 회로에 적용되는 고전압용 PMOS 트랜지스터의 단면도.
제 2 도는 본 발명에 따른 반도체 소자의 전압 조정 회로도.
제 3a 내지 제 3d도는 제 2 도의 동작을 설명하기 위한 각 노드의 파형도.
*도면의 주요부분에 대한 부호의 설명
10:네가티브 차지펌프 회로 20:전압 조정 회로
30:기준 전압 발생회로 40:제 1 콘트롤 회로
41:제 2 콘트롤 회로 42:제 3 콘트롤 회로
본 발명은 반도체 소자의 전압 조정 회로에 관한 것으로, 특히 네가티브 차지펌프 회로의 출력 측에 고전압용 PMOS 트랜지스터의 접합 점의 항복 전압을 이용한 전압 조정 회로를 구성하여 네가티브 차지펌프 회로의 출력전압을 원하는 전압레벨로 조정할 수 있도록 한 반도체 소자의 전압 조정 회로에 관한 것이다.
즉, P형 기판에 N-웰이 형성되는 반도체 소자를 사용하여 네가티브 고전압(Negative high Voltage)을 원하는 펌핑 전압레벨에서 얻을 수 있도록 한 반도체 소자의 전압 조정 회로에 관한 것이다.
종래에는 네가티브 챠지펌프(Negative Charge Pump)회로의 펌핑 전압을 조절하기 위해 별도의 기준 전압 발생기를 구성하여 기준 전압을 발생시키고, 이 기준 전압을 네가티브 차지펌프 회로의 출력 전압과 비교하여 네가티브 차지펌프 회로의 출력 전압이 원하는 레벨에 도달하면 제어신호를 발생시켜 네가티브 차지펌프 회로를 구동시켜주는 오실레이터로 귀환시켜 오실레이션(Oscillation)을 제어함으로써 펌핑 전압을 제어하였다.
이러한 종래 기술은 네가티브 차지펌프 회로의 출력전압을 제한시키기 위해 별도로 기준 전압 발생기, 캐패시터 및 이들에 의해 발생되는 신호를 오실레이터 회로에 귀환시키는 수단들이 요구되었으므로, 회로가 복잡하여 칩 면적을 많이 차지할 뿐만 아니라 이러한 아날로그 회로들은 공정과 온도에 따른 특성 변화가 심하게 된다. 그로 인하여 네가티브 차지펌프 회로의 출력전압을 정확히 조절할 수 없으므로 이러한 부정확한 전압이 소거(erase)등의 목적을 위해 메모리 셀에 반복적으로 인가될 때 메모리 셀에 저장된 데이터가 완전히 소거되지 못하는 단점이 있다.
따라서 본 발명은 네가티브 차지펌프 회로의 출력 노드에 P-N 접합의 다이오드를 구성시켜 P형 접합 측에 네가티브 전압이 인가되도록 하면 다이오드에 역방향 바이어스가 걸리게 되며, 이 바이어스가 정션 브레이크다운 전압(Junction breakdown Voltage)에 도달하게 되면 브레이크다운이 일어나서 전류가 흐르게 되고, 결국 네가티브 챠지펌프의 출력 전압이 더 이상 펌핑 되지 못하고 포화될 때, N형 접합 측에 기준 전압을 인가하여 원하는 펌핑 전압레벨에서의 브레이크다운이 일어날 수 있도록 함으로서, 상기한 단점을 해결할 수 있는 반도체 소자의 전압 조정회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블 신호에 따라 네가티브 챠지펌핑 전압을 출력하기 위한 네가티브 차지펌프 회로와, 전원단자 및 상기 네가티브 차지펌프 회로의 출력단자간에 접속되어 상기 인에이블 신호를 입력으로 하는 제 1콘트롤 회로와, 상기 네가티브 차지펌프 회로의 출력단자로부터 접속된 제 2 콘트롤 회로와, 상기 전원단자 및 접지 단자간에 접속되며 상기 제 2콘트롤 회로의 출력 신호에 따라 기준전압을 발생하기 위한 기준 전압 발생회로와, 상기 기준 전압 발생회로 및 전원단자간에 접속되며 상기 제 2 콘트롤 회로의 출력단자로부터 접속되며 상기 제 3 콘트롤 회로와, 상기 네가티브 차지펌프 회로의 출력단자로부터 접속되며 상기 제 3 콘트롤 회로의 출력신호를 입력으로 하는 전압 조정 회로를 포함하여 구성된 것을 특징으로 한다.
본 발명은 네가티브 차지펌프 회로의 출력전압을 조정할 수 있는 장치로서 복잡한 전압 조정 회로를 사용하지 않고 원하는 전압 레벨에서 펌핑 전압을 조정 할 수 있도록 한 장치이다.
P형 기판에 N-웰을 사용하는 공정조건에서 정션 브레이크다운 전압은 하나의 소자 파라메터로서 소정의 전압 값으로 결정되어 있다.
예를 들어, 정션 브레이크다운 전압이 15V라고 가정할 때, PN 다이오드에 역방향 바이어스가 걸릴 수 있도록 네가티브 차지펌프 회로의 출력전압을 P형 접합에 인가하면, 네가티브 차지펌프 회로의 출력전압이 -15V로 될 때 정션 브레이크다운이 일어나게되어, 결국 -15V의 전압에서 네가티브 차지펌프 회로의 출력전압이 조정되게 된다.
그러나 이때 N형 접합 측에 기준 전압 발생기를 이용하여 약 +3V를 인가하면, 네가키브 차지펌프의 펌핑전압은 -12V에서 조정되게 된다. 이러한 방법으로 원하는 전압 레벨에서 네가티브 차지펌프의 출력 전압을 조정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1 도는 본 발명에 사용되는 PN접합 다이오드로 쓰일 고전압용 PMOS 트랜지스터의 단면도로서, 도면 부호 1은 게이트 영역, 2 및 3은 소스 영역 및 드레인 영역, 그리고 4는 N-웰이며 5는 N-웰에 바이어스를 걸어주기 위한 N+영역을 각각 나타낸다.
제 2 도는 본 발명에 따른 반도체 소자의 전압 조정 회로도로서, 제 3A 내지 3D도를 참조하여 동작을 설명하면 다음과 같다.
먼저, 네가티브 차지펌프 회로(10)의 인에블 신호(X)가 하이(High)상태일 때(제 3a도의 t0에서 t1시간), 상기 인에이블 신호(X)를 입력으로 하는 제 1 콘트롤 회로(40)의 반전게이트 소자(G3)의 출력신호는 로우(Low)상태로 되어 제 1 고전압용 PMOS 트랜지스터(P1)가 턴온(Turn on)되게 된다. 그러므로, 네가티브 차지펌프 회로(10)의 출력(Y)은 전원단자(Vcc)로부터 상기 제 1 고전압용 PMOS 트랜지스터(P1)를 통해 전원전압(Vcc)이 공급되어 하이 상태(제 3d 도의 t0에서 t1시간)로 된다. 이때, 제 2 콘트롤 회로(41)의 제 2 고전압용 PMOS 트랜지스터(P2)를 경유한 제 1 노드(A)의 전위는 하이 상태(제 3b도의 t0에서 t1 시간)로 된다. 또한, 네가티브 차지펌프 회로(10)의 출력(Y)을 입력으로 하는 제 3 고전압용 PMOS 트랜지스터(P3)는 턴오프(Turn off)된다.
한편, 상기 제 1 노드(A)의 하이 상태의 전위는 상기 제 2 콘트롤 회로(41)의 반전 게이트 소자(G1)를 통해 로우 상태로 반전된다. 그러므로, 기준 전압 발생회로(30)의 NMOS 트랜지스터(N1)가 턴오프된다. 이로 인해 기준 전압 발생회로(30)의 PMOS 트랜지스터(P5 및 P6)가 턴오프되게 된다.
상기 반전 게이트 소자(G1)를 통해 로우 상태로 반전된 신호는 다시 반전 게이트 소자(G2)를 통해 하이 상태로 반전된다. 그러므로, 기준 전압 발생회로(30)의 PMOS 트랜지스터(P7)는 턴오프되게 된다. 그러나, 상기 반전 게이트 소자(G1)를 통해 로우 상태로 반전된 신호를 입력으로 하는 제 3 콘트롤 회로(42)의 고전압용 PMOS 트랜지스터(P8)는 턴온된다. 그러므로, 제 2 노드(B)는 하이(Vcc) 상태(제 3C도의 t0에서 t1 시간)로 된다. 이때, 드레인 단자가 개방(Floating)된 전압 조정회로(20)의 고전압용 PMOS 트랜지스터(P4)가 턴온되며, 상기 제 2 노드(B)의 하이 상태의 전위는 고전압용 PMOS 트랜지스터(P4)의 N-웰로 공급된다.
따라서, 상기 네가티브 차지펌프 회로(10)의 출력(Y)은 하이(Vcc)상태를 유지하게 된다(제 3d 도의 t0에서 t1시간).
반면에, 네가티브 차지 펌프 회로(10)의 인에이블신호(X)가 로우상태로 될 때(제 3a도의 t1에서 t2시간), 상기 인에이블 신호(X)를 입력으로 하는 제 1 콘트롤 회로(40)의 반전 게이트 소자(G3)의 출력신호는 하이 상태로 되어 제 1 고전압용 PMOS 트랜지스터(P1)가 턴오프된다. 그러므로, 네가티브 차지펌프회로(10)의 출력(Y)은 네가티브 차지펌프 회로(10)의 네가티브 챠지펌핑 전압에 의해 -｜Vtp｜의 전압(제 3d도의 t1에서 t2 시간)으로 된다. 이때, 제 2 콘트롤 회로(41)의 제 2 고전압용 PMOS 트랜지스터(P2)는 턴오프되고, 네가티브 차지펌프 회로(10)의 출력(Y)을 입력으로 하는 제3고전압용 PMOS 트랜지스터(P3)가 턴온되어 상기 제 1 노드(A)의 전위는 로우 상태(제 3b도의 t1에서 t2시간)로 된다.
한편, 상기 제 1 노드(A)의 로우상태의 전위는 상기 제 2 콘트롤 회로(41)의 반전 게이트 소자(G1)를 통해 하이 상태로 반전된다. 그러므로, 기준 전압 발생회로(30)의 NMOS 트랜지스터(N1)가 턴온된다. 그러므로 기준 전압 발생회로(30)의 PMOS 트랜지스터(P5 및 P6)가 턴온되게 된다. 이때, 상기 기준 전압 발생회로(30)의 저항(R1내지 R3)들의 비율에 따라 일정한 기준전압(제 3c도의 t1에서 t2시간; 약 3V)이 발생된다.
또한, 상기 반전 게이트 소자(G1)를 통해 하이 상태로 반전된 신호는 다시 반전 게이트 소자(G2)를 통해 로우 상태로 반전된다. 그러므로, 기준 전압 발생회로(30)의 PMOS 트랜지스터(P7)가 턴온되게 된다.
반면에, 상기 반전 게이트 소자(G1)를 통해 하이 상태로 반전된 신호를 입력으로 하는 제 3 콘트롤 회로(42)의 고전압용 PMOS 트랜지스터(P8)는 턴오프된다. 그러므로, 상기 제 2 노드(B)에는 상기 PMOS 트랜지스터(P7)를 통해 기준 전압 발생회로(30)로부터 일정한 기준전압(약 3V)이 공급된다. 이때, 드레인 단자가 개방된 전압 조정회로(20)의 고전압용 PMOS 트랜지스터(P4)가 턴온되며, 상기 제 2 노드(B)의 하이 상태의 일정한 기준전압(약 3V)이 고전압용 PMOS트랜지스터(P4)이 N-웰로 공급된다.
따라서, 상기 네가티브 차지펌프 회로(10)의 출력(Y)은 전압 조정회로(20)의 고전압용 PMOS 트랜진스터(P4)의 N-웰로 공급되는 기준전압(3V)에 의해 -12V에서 조정되게 된다(제 3d도의 t2에서 t3 시간).
즉, 네가티브 차지펌프 회로(10)의 정션 브레이크다운 전압이 15V라고 가정할 때, PN 다이오드에 역방향 바이어스가 걸릴 수 있도록 네가티브 차지펌프의 출력전압을 P형 접합에 인가하면, 네가티브 차지펌프의 출력전압이 -15V로 될 때, 정션 브레이크다운이 일어나게 되어, 결국 -15V의 전압에서 네가티브 차지펌프의 출력전압이 조정되게 된다. 그러나, N형 접합측에 기준 전압 발생기(30)로부터 약 3V를 인가하면, 네가티브 차지펌프의 펌핑전압은 -12V에서 조정되게 된다(제 3d 도의 t2에서 t3 시간).
상술한 바와 같이 네같티브 차지펌프 회로(10)가 동작하지 않을 때는 고전압용 PMOS트랜지스터(P4)의 N-웰이 하이(Vcc)상태를 유지하며, 네가티브 차지펌프 회로(10)의 출력이 음전압으로 내려가고, 기준 전압 발생회로(30)에서 출력되는 기준전압이 상기 고전압용 PMOS트랜지스터(P4)의 N-웰에 공급될 때, 기준전압 발생회로로부터 출력되는 전압에 따라 원하는 전압 레벨에서 네가티브 차지펌프 회로(10)의 출력을 조정할 수 있게 된다.
상술한 바와 가팅 본 발명에 의하면 네가티브 차지펌프 회로의 출력측에 고전압용 PMOS 트랜지스터의 접합 점의 항복 전압을 이용한 전압 조정 회로를 구성하여 네가티브 차지펌프 회로의 출력전압을 원하는 전압 레벨로 조정함으로써, 회로가 간단하여 칩 면적을 획기적으로 줄여줄 수 있고 조정된 전압이 온도 변화에 따라 변화 폭이 적어 메모리 소자의 신뢰성에 탁월한 효과가 있다.

Claims (6)

  1. 인에이블 신호에 따라 네가티브 챠지펌핑 전압을 출력하기 위한 네가티브 차지펌프 회로와, 전원단자 및 상기 네가티브 차지펌프 회로의 출력단자간에 접속되어 상기 인에블 신호를 입력으로 하는 제 1 콘트롤 회로와, 상기 네가티브 차지펌프 회로의 출력단자로부터 접속된 제 2 콘트롤 회로와, 상기 전원단자 및 접지단자간에 접속되며 상기 제 2 콘트롤 회로의 출력신호에 따라 기준전압 발생회로와, 상기 기준 전압 발생회로 및 전원단자간에 접속되며 상기 제 2 콘트롤 회로의 출력신호를 입력으로 하는 제 3 콘트롤 회로와, 상기 네가티브 차지펌프 회로의 출력단자로부터 접속되며 상기 제 3 콘트롤 회로의 출력신호를 입력으로 하는 전압 조정 회로를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 전압 조정 회로.
  2. 제1항에 있어서, 상기 제 1 콘트롤 회로는 상기 인에이블 신호를 입력으로 하는반전 게이트 소자와, 상기 반전게이트 소자의 출력을 입력으로 하며 상기 전원단자 및 상기 네가티브 차지펌프 회로의 출력단자에 접속되는 제 1고전압용 PMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 전압 조정회로.
  3. 제1항에 있어서, 상기 제 2콘트롤 회로는 상기 네가티브 차지펌프 회로의 출력단자 및 제 1 노드간에 접속되는 제 2 고전압용 PMOS 트랜지스터와, 상기 제 1 노드 및 접지단자간에 접속되며 상기 네가티브 차지펌프 회로의 출력을 입력으로 하는 제 3 고접압용 PMOS트랜지스터와, 상기 제 1 노드 및 상기 제 2 콘트롤 회로의 출력단자간에 접속되는 반전 게이트 소자를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 전압 조정 회로.
  4. 제 1 항에 있어서, 상기 기준 전압 발생 회로는 전원단자 및 접지 단자간에 직렬로 접속된 다수의 기준저항 및 NMOS트랜지스터와, 상기 기준저항에 의해 분배된 전압에 따라 동작되며 상기 전원단자 및 접지단자간에 직렬로 접속된 한쌍의 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 전압 조정 회로.
  5. 제1항에 있어서, 상기 제 3 콘트롤 회로는 상기 제 2 콘트롤 회로의 출력신호를 반전시키기 위한 반전 게이트 소자와, 상기 반전 게이트 소자의 출력 신호에 따라 상기 기준 전압 발생회로의 출력을 상기 전압조정 회로로 공급하기위한 제 1 PMOS 트랜지스터와, 상기 제 2 콘트롤 회로의 출력신호에 따라 상기 전원전압을 상기 전압조정 회로로 공급하기 위한 제 2 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 전압 조정 회로.
  6. 제1항에 있어서, 상기 전압 조정 회로는 소스단자가 네가티브 차지펌프 회로의 출력단자에 접속되고, 게이트 단자는 접지단자에 접속되며, N-웰은 상기 기준 전압 발생회로에 접속되고, 드레인 단자는 개방상태로 되어 소스 단자와 N-웰이 P-N접합 다이오드로 동작되는 고전압용 PMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 소자의 전압 조정 회로.
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