ITMI20111201A1 - Sistema di controllo per dispositivo di memoria - Google Patents

Description

DESCRIZIONE

Campo dell’invenzione

La presente invenzione si riferisce al campo dell’elettronica. Più in particolare, la presente invenzione riguarda un sistema di controllo per un dispositivo di memoria non volatile.

Stato della tecnica

Un’importante tematica relativa ai dispositivi di memoria non volatile, quali i dispositivi di memoria flash, riguarda la gestione dei nodi circuitali interni dei dispositivi di memoria nei periodi successivi all’occorrenza di un’improvvisa interruzione della fornitura della tensione di alimentazione, ad esempio causata da un malfunzionamento della sorgente di alimentazione.

Tipicamente, non appena la tensione di alimentazione di un dispositivo di memoria si annulla, tutti i segnali che pilotano e/o polarizzano i componenti del dispositivo di memoria vengono meno. Di conseguenza, i nodi circuitali interni non risultano essere più polarizzati, e si scaricano per “effetto leakage†. Il tempo impiegato da tali nodi per scaricarsi completamente non può essere quantificato a priori, in quanto legato ai valori delle correnti di sottosoglia dei transistori ed alla conduttività dei percorsi di scarica, parametri fortemente dipendenti dalle tolleranze del processo di fabbricazione utilizzato per la produzione del dispositivo.

Se l’annullamento della tensione di alimentazione avviene mentre il dispositivo di memoria sta svolgendo un’operazione, tale operazione viene interrotta, compromettendone l’esito corretto. Inoltre, se l’operazione interrotta dall’annullamento della tensione di alimentazione comportava l’impiego di tensioni di entità elevata, ad esempio tensioni di programmazione o cancellazione ottenute innalzando la tensione di alimentazione mediante circuiti survoltori quali pompe di carica, la scarica incontrollata per effetto leakage dei nodi circuitali polarizzati a tali tensioni elevate potrebbe causare l’insorgere di danni strutturali irreversibili nel dispositivo di memoria, compromettendone di fatto il corretto funzionamento.

Facendo ad esempio riferimento ad un dispositivo di memoria flash attuale, durante un’operazione di cancellazione, ed in particolare durante la generazione dell’impulso di cancellazione, si producono differenze di tensione molto elevate, ad esempio dell’ordine dei 18 Volt; inoltre, le wordline del settore di memoria sottoposte a cancellazioni sono polarizzate con una tensione negativa elevata (in valore assoluto), ad esempio -9 Volt, mentre i nodi circuitali corrispondenti alle regioni di source, alle sacche e agli strati sepolti sono polarizzati con una tensione positiva elevata, ad esempio 9 Volt. Un’operazione di cancellazione standard prevede che, a seguito dell’applicazione dell’impulso di cancellazione, le wordline ed i nodi corrispondenti alle regioni di source, alle sacche ed allo strato sepolto siano scaricati alla tensione di riferimento (massa) mediante due percorsi paralleli di scarica, uno per le tensioni negative ed uno per le tensioni positive. Se durante l’applicazione dell’impulso di cancellazione la tensione di alimentazione si annulla, tutti i circuiti dedicati al processo di scarica delle wordline e dei sopracitati nodi circuitali non risultano essere più alimentati, con il risultato che sia le wordline che tali nodi circuitali sono lasciate in condizione flottante a tensioni elevate rispetto alla tensione di massa. La scarica incontrollata per effetto leakage di tali nodi flottanti può quindi causare l’insorgere di danni strutturali irreversibili.

Presentazione dell'invenzione

Lo scopo dell’invenzione à ̈ fornire un dispositivo di memoria che non sia affetto dai problemi summenzionati a seguito dell’annullamento delle tensioni di alimentazione esterne.

In accordo con un aspetto della presente invenzione, à ̈ proposto un dispositivo di memoria non volatile integrato in una piastrina di materiale semiconduttore. Il dispositivo di memoria à ̈ alimentato mediante almeno una tensione di alimentazione esterna ricevuta dall’esterno della piastrina. Il dispositivo di memoria comprende un circuito di scarica configurato per connettere selettivamente nodi circuitali del dispositivo di memoria a terminali di scarica attraverso corrispondenti percorsi di scarica, e mezzi di accumulazione per accumulare carica elettrica. Il dispositivo di memoria comprende ulteriormente un circuito di pilotaggio per pilotare il circuito di scarica in modo da connettere almeno una parte di detti nodi circuitali ai terminali di scarica se il valore di almeno una di detta almeno una tensione di alimentazione esterna scende al di sotto di una corrispondente soglia, e mezzi di alimentazione per alimentare il circuito di pilotaggio con una tensione di alimentazione intermedia per ciascuna di detta almeno una tensione di alimentazione esterna. Ciascuna di detta tensione di alimentazione intermedia à ̈ la corrispondente tensione di alimentazione esterna quando il valore di detta tensione di alimentazione esterna à ̈ maggiore della soglia corrispondente, o à ̈ una tensione interna generata localmente dai mezzi di alimentazione sfruttando la carica elettrica accumulata dai mezzi di accumulazione quando il valore di detta tensione di alimentazione esterna à ̈ minore della soglia corrispondente.

Un ulteriore aspetto della presente invenzione riguarda un corrispondente metodo per operare un dispositivo di memoria non volatile.

Breve descrizione dei disegni

Figura 1 illustra in maniera schematica una porzione di un dispositivo di memoria non volatile;

Figura 2 illustra un circuito di controllo del dispositivo di memoria di Figura 1 in accordo con una forma di realizzazione della presente invenzione, e

Figura 3 illustra un andamento esemplificativo nel tempo di alcuni segnali e tensioni gestiti/generati dal circuito di controllo di Figura 2.

Descrizione dettagliata

Facendo riferimento in particolare alla Figura 1, à ̈ schematicamente illustrata una porzione di un dispositivo di memoria non volatile 100 esemplificativo, particolarmente un dispositivo di memoria di tipo flash (d’ora in avanti identificato semplicemente come “memoria flash†). La memoria flash 100 à ̈ integrata in una piastrina di materiale semiconduttore; una matrice 105 di celle di memoria 107 -particolarmente, una matrice con un’architettura di tipo NOR, come mostrato in Figura 1 - à ̈ utilizzata per immagazzinare dati.

Ciascuna cella di memoria 107 consiste di un transistore MOS a gate flottante. La cella di memoria 107, in una condizione non programmata (o cancellata) presenta una tensione di soglia relativamente bassa. La cella di memoria 107 à ̈ programmata iniettando carica elettrica nella rispettiva gate flottante; in questa condizione, la cella di memoria 107 presenta una tensione di soglia relativamente alta. Il valore della tensione di soglia definisce così i diversi valori logici che il dato contenuto nella cella di memoria 107 può assumere. La cella di memoria 107 à ̈ cancellata rimovendo la carica elettrica accumulata nella rispettiva gate flottante.

Le celle 107 sono disposte per righe e colonne. La matrice 105 include una wordline WL per ogni riga ed una bitline BL per ogni colonna. La cella di memoria 107 appartenente ad una generica riga e ad una generica colonna ha il terminale di gate connesso alla wordline WL associata a tale riga, il terminale di drain connesso alla bitline BL associata a tale colonna, ed il terminale di source connesso ad una linea di source comune per ricevere la tensione di massa.

Durante un’operazione di programmazione o lettura, un gruppo di celle di memoria 107 appartenenti ad una medesima riga sono selezionate in parallelo per essere programmate/lette.

La selezione di riga à ̈ effettuata mediante un circuito selettore di riga 110r, che riceve in ingresso un indirizzo di riga RA, lo decodifica, e seleziona una corrispondente riga della matrice. In particolare, durante un’operazione di lettura il circuito selettore di riga 110r polarizza ad una tensione di lettura Vread (ad esempio, pari a circa 4,2 Volt) la wordline WL corrispondente alle celle 107 selezionate, mentre le altre wordline WL sono polarizzate ad una tensione di deselezione, quale la tensione di massa; durante un’operazione di scrittura il circuito selettore di riga 110r fornisce alla wordline WL corrispondente una rampa di tensione di programmazione Vx (ad esempio, a partire da un valore pari alla massa fino ad un valore di 8,5 Volt), mentre le altre wordline WL sono polarizzate alla tensione di deselezione.

La selezione di colonna à ̈ effettuata mediante un circuito selettore di colonna 110c, che riceve in ingresso un indirizzo di colonna CA, lo decodifica, e seleziona un corrispondente gruppo di righe della matrice. In particolare, il circuito selettore di colonna 110c connette – mediante circuiti di decodifica di colonna opportunamente polarizzati con una tensione di decodifica Vy - le bitline BL corrispondenti alle celle di memoria 107 selezionate ad un circuito di lettura/scrittura 120, mentre le bitline BL rimanenti sono mantenute flottanti alla tensione di deselezione. Durante un’operazione di lettura, il circuito di lettura/scrittura 120 polarizza le bitline BL selezionate dal decodificatore di colonna 110c ad una tensione di polarizzazione di lettura (ad esempio, pari a 0,7 Volt). Durante un’operazione di programmazione, il circuito selettore di colonna 110c polarizza le bitline BL selezionate ad una tensione di polarizzazione Vdrain (ad esempio pari a 4,2 Volt).

Durante un’operazione di cancellazione, un gruppo di celle di memoria 107 corrispondente ad un settore di memoria à ̈ cancellato polarizzando le wordline WL corrispondenti al settore da cancellare ad una tensione (negativa) di cancellazione Vneg (ad esempio, pari a – 9 Volt), mentre le bitline BL corrispondenti al settore da cancellare sono mantenute flottanti.

La memoria flash 100 include una sezione di survoltaggio 130 configurata per ricevere dall’esterno del dispositivo una tensione di alimentazione esterna Vdd3_EXT (ad esempio pari a 5 Volt) ed utilizzare tale tensione per generare, mediante opportune pompe di carica, le tensioni Vread, Vy, Vx, Vdrain e Vneg.

Come già menzionato in precedenza, se la tensione di alimentazione esterna Vdd3_EXT si annulla, i nodi circuitali della memoria flash 100 si scaricano in maniera incontrollata per effetto leakage. Se l’annullamento della tensione di alimentazione esterna Vdd3_EXT capitasse durante un’operazione di programmazione o di cancellazione, entrambe comportanti l’impiego di tensioni di entità elevata, la scarica incontrollata per effetto leakage dei nodi circuitali polarizzati a tali tensioni elevate (d’ora in avanti denominati per semplicità “nodi circuitali critici†) potrebbe causare l’insorgere di danni strutturali irreversibili.

Le sezioni logiche e di controllo (non illustrate in figura) della memoria flash 100, quali ad esempio i banchi di latch degli indirizzi e la logica sequenziale del microcontrollore della memoria, come pure il circuito di lettura/scrittura 120, sono alimentate anche da un’ulteriore tensione di alimentazione esterna Vdd12_EXT ricevuta dall’esterno, di valore inferiore (ad esempio, pari a 1,2 Volt) rispetto al valore della tensione di alimentazione esterna Vdd3_EXT.

Se la tensione di alimentazione esterna Vdd12_EXT si annulla, si perdono i dati e le informazioni gestiti dalle sezioni logiche e di controllo; inoltre, le operazioni di programmazione e/o lettura in corso durante l’annullamento della tensione di alimentazione esterna Vdd12_EXT si interrompono bruscamente, poiché il circuito di lettura/scrittura 120 non risulta più essere alimentato.

In accordo con una forma di realizzazione della presente invenzione, la scarica dei nodi circuitali critici della memoria flash 100 a seguito dell’annullamento delle tensioni di alimentazione esterne à ̈ effettuata in maniera controllata mediante un circuito di controllo alimentato con tensioni di alimentazione interne generate sfruttando la carica elettrica accumulatasi durante il normale funzionamento del dispositivo in nodi circuitali aventi una capacità associata relativamente elevata.

Tale circuito di controllo in accordo con una forma di realizzazione della presente invenzione à ̈ illustrato in Figura 2 con il riferimento 200. Il circuito di controllo 200 comprende due sezioni principali, ed in particolare una sezione di alimentazione 205 configurata per generare tensioni di alimentazione interne, ed una sezione di pilotaggio 210 - alimentata dalla sezione di alimentazione 205 -configurata per scaricare i nodi circuitali critici della memoria flash 100.

In accordo con una forma di realizzazione della presente invenzione, la sezione di alimentazione 205 comprende una sottosezione per ciascuna tensione di alimentazione esterna; ciascuna sottosezione à ̈ configurata per generare una tensione di alimentazione interna, che andrà a sostituire la corrispondente tensione di alimentazione esterna durante le operazioni di scaricamento dei nodi. Nell’esempio considerato, in cui la memoria flash 100 à ̈ alimentata mediante due tensioni di alimentazione esterne Vdd3_EXT, Vdd12_EXT, la sezione di alimentazione 205 comprende una prima sottosezione 212 che riceve la tensione di alimentazione esterna Vdd3_EXT e genera una corrispondente tensione interna Vdd3_INT, ed una seconda sottosezione 213 che riceve la tensione di alimentazione esterna Vdd12_EXT e genera una corrispondente tensione interna Vdd12_INT.

In accordo con una forma di realizzazione della presente invenzione, all’annullamento delle tensioni di alimentazione esterne, le tensioni di alimentazione interne sono generate dalla sezione di alimentazione 205 utilizzando la carica elettrica accumulata nella capacità associata al nodo circuitale della sezione di survoltaggio 130 dedicato alla fornitura della tensione di lettura Vread. Infatti, su tale nodo si accumula una quantità elevata di carica elettrica, in quanto esso à ̈ dotato di una capacità associata relativamente elevata (dell’ordine dei nF). L’elevata capacità di tale nodo à ̈ dovuta sia alla presenza del carico capacitivo elevato conseguente alla circuiteria interna della matrice di celle di memoria che alla presenza di condensatori di zavorra per la riduzione delle inevitabili oscillazioni di tensione (“ripple†) che si originano sulle wordline WL durante le operazioni di lettura. La capacità complessiva associata al nodo circuitale della sezione di survoltaggio 130 che fornisce la tensione di lettura Vread (nodo circuitale 214) à ̈ schematizzata in Figura 2 mediante un condensatore Ctank.

La sottosezione 212 comprende un primo terminale d’ingresso accoppiato al nodo 214, un secondo terminale d’ingresso per ricevere la tensione di alimentazione esterna Vdd3_EXT, ed un terminale d’uscita per fornire la tensione di alimentazione interna Vdd3_INT.

La sottosezione 212 comprende un amplificatore operazionale 216 avente un terminale d’ingresso non invertente che riceve una tensione di riferimento ref, un terminale d’ingresso invertente connesso ad una rete di retroazione 218 per ricevere una tensione Vn, un primo terminale d’uscita atto a fornire un segnale d’uscita analogico Vo proporzionale alla differenza tra la tensione al terminale non invertente e la tensione al terminale invertente (quando l’amplificatore operazionale opera in regime lineare), ed un secondo terminale d’uscita atto a fornire un segnale (digitale) di abilitazione EN_V3 atto ad assumere un valore logico alto (“1†) quando la tensione al terminale d’ingresso non invertente à ̈ maggiore della tensione al terminale d’ingresso invertente ed un valore logico basso (“0†) quando la tensione al terminale d’ingresso non invertente à ̈ minore della tensione al terminale d’ingresso invertente. L’amplificatore operazionale 216 ha un terminale di alimentazione connesso al nodo 214; in questo modo, l’amplificatore operazionale 216 à ̈ alimentato dalla tensione che si genera grazie all’accumulo di carica elettrica nel condensatore Ctank.

Il primo terminale d’uscita dell’amplificatore operazionale 216 à ̈ connesso ad un terminale di gate di un transistore di regolazione 220, ad esempio un transistore MOS a canale n; il transistore di regolazione 220 ha un terminale di drain connesso al nodo 214, ed un terminale di source connesso alla rete di retroazione 218 (nodo circuitale 222).

La rete di retroazione 218 comprende un primo resistore R1 ed un secondo resistore R2. Nello specifico, il resistore R1 ha un primo terminale connesso al terminale d’ingresso invertente dell’amplificatore operazionale 216, ed un secondo terminale connesso al nodo 222; il resistore R2 ha un primo terminale connesso al terminale d’ingresso invertente dell’amplificatore operazionale 216, ed un secondo terminale connesso ad un terminale che fornisce la tensione di massa.

La sottosezione 212 comprende inoltre un circuito di disaccoppiamento 224, avente un terminale d’ingresso connesso al secondo terminale d’ingresso della sottosezione 212 per ricevere la tensione di alimentazione esterna Vdd3_EXT, un terminale d’uscita per fornire la tensione di alimentazione interna Vdd3_INT al terminale d’uscita della sottosezione 212, ed un terminale di controllo accoppiato al secondo terminale d’uscita dell’amplificatore operazionale per ricevere il segnale di abilitazione EN_V3. Il circuito di disaccoppiamento 224 à ̈ configurato per accoppiare/disaccoppiare il terminale d’ingresso al/dal terminale d’uscita in funzione del valore assunto dal segnale di abilitazione EN_V3. Nello specifico, quando il segnale di abilitazione EN_V3 à ̈ al valore logico basso, il terminale d’ingresso à ̈ accoppiato al terminale d’uscita, in modo tale che la tensione di alimentazione interna Vdd3_INT risulti essere uguale alla tensione di alimentazione esterna Vdd3_EXT; quando invece il segnale di abilitazione EN_V3 à ̈ al valore logico alto, il terminale d’ingresso viene disaccoppiato dal terminale d’uscita, e la tensione di alimentazione interna Vdd3_INT à ̈ generata dalla sottosezione 212 in maniera indipendente dalla tensione di alimentazione esterna Vdd3_EXT.

La sottosezione 213 Ã ̈ strutturalmente identica alla sottosezione 212.

In particolare, la sottosezione 213 comprende un primo terminale d’ingresso accoppiato al nodo 214, un secondo terminale d’ingresso per ricevere la tensione di alimentazione esterna Vdd12_EXT, ed un terminale d’uscita per fornire la tensione di alimentazione interna Vdd12_INT.

La sottosezione 213 comprende un amplificatore operazionale 226 avente un terminale d’ingresso non invertente che riceve una tensione di riferimento ref’, un terminale d’ingresso invertente connesso ad una rete di retroazione 228 per ricevere una tensione Vn’, un primo terminale d’uscita atto a fornire un segnale d’uscita analogico Vo’ proporzionale alla differenza tra la tensione al terminale non invertente e la tensione al terminale invertente (quando l’amplificatore operazionale opera in regime lineare), ed un secondo terminale d’uscita atto a fornire un segnale (digitale) di abilitazione EN_V12 atto ad assumere un valore logico alto (“1†) quando la tensione al terminale d’ingresso non invertente à ̈ maggiore della tensione al terminale d’ingresso invertente ed un valore logico basso (“0†) quando la tensione al terminale d’ingresso non invertente à ̈ minore della tensione al terminale d’ingresso invertente. L’amplificatore operazionale 226 ha un terminale di alimentazione connesso al nodo 214; in questo modo, l’amplificatore operazionale 226 à ̈ alimentato dalla tensione che si genera grazie all’accumulo di carica elettrica nel condensatore Ctank.

Il primo terminale d’uscita dell’amplificatore operazionale 226 à ̈ connesso ad un terminale di gate di un transistore di regolazione 230, ad esempio un transistore MOS a canale n; il transistore di regolazione 230 ha un terminale di drain connesso al nodo 214, ed un terminale di source connesso alla rete di retroazione 228 (nodo circuitale 232).

La rete di retroazione 228 comprende un primo resistore R1’ ed un secondo resistore R2’. Nello specifico, il resistore R1’ ha un primo terminale connesso al terminale d’ingresso invertente dell’amplificatore operazionale 226, ed un secondo terminale connesso al nodo 232; il resistore R2’ ha un primo terminale connesso al terminale d’ingresso invertente dell’amplificatore operazionale 226, ed un secondo terminale connesso ad un terminale che fornisce la tensione di massa.

La sottosezione 213 comprende inoltre un circuito di disaccoppiamento 234, avente un terminale d’ingresso connesso al secondo terminale d’ingresso della sottosezione 213 per ricevere la tensione di alimentazione esterna Vdd12_EXT, un terminale d’uscita per fornire la tensione di alimentazione interna Vdd12_INT al terminale d’uscita della sottosezione 213, ed un terminale di controllo accoppiato al secondo terminale d’uscita dell’amplificatore operazionale per ricevere il segnale di abilitazione EN_V12. Il circuito di disaccoppiamento 234 à ̈ configurato per accoppiare/disaccoppiare il terminale d’ingresso al/dal terminale d’uscita in funzione del valore assunto dal segnale di abilitazione EN_V12. Nello specifico, quando il segnale di abilitazione EN_V12 à ̈ al valore logico basso, il terminale d’ingresso à ̈ accoppiato al terminale d’uscita, in modo tale che la tensione di alimentazione interna Vdd12_INT risulti essere uguale alla tensione di alimentazione esterna Vdd12_EXT; quando invece il segnale di abilitazione EN_V12 à ̈ al valore logico alto, il terminale d’ingresso viene disaccoppiato dal terminale d’uscita, e la tensione di alimentazione interna Vdd12_INT à ̈ generata dalla sottosezione 213 in maniera indipendente dalla tensione di alimentazione esterna Vdd12_EXT.

La sezione di pilotaggio 210 del circuito di controllo 210 comprende tre sottosezioni logiche principali, ed in particolare una sottosezione di identificazione 236, una sottosezione di pilotaggio 238 ed una sottosezione di attuazione 240. In accordo con una forma di realizzazione dell’invenzione, la sottosezione di identificazione 236 e la sottosezione di pilotaggio 238 fanno parte di una sezione logica e di controllo della memoria flash 100, globalmente identificata con il riferimento 242 e normalmente alimentata mediante le tensioni di alimentazione esterne Vdd3_EXT, Vdd12_EXT. Considerazioni simili valgono nel caso in cui una od entrambe le sottosezioni sopracitate sono implementate separatamente, e non fanno parte della sezione 242.

La sottosezione di identificazione 236 ha il compito di identificare l’operazione che la memoria flash 100 stava eseguendo al momento dell’annullamento delle tensioni di alimentazione esterne Vdd3_EXT, Vdd12_EXT. Sapere il tipo esatto dell’operazione interrotta dall’annullamento delle tensioni di alimentazione esterne à ̈ importante, dato che ciascun tipo di operazione coinvolge un insieme differente di nodi critici. Ad esempio, in un’operazione di programmazione, ed in particolare durante l’applicazione di un impulso di programmazione, i nodi critici da scaricare in maniera controllata sono quelli definiti dalle bitline BL e dalle wordline WL, mentre in un’operazione di cancellazione, ed in particolare durante l’applicazione di un impulso di cancellazione, i nodi critici sono quelli corrispondenti alle wordline WL, alle sacche e agli strati sepolti.

La sottosezione di identificazione 236 ha un primo terminale d’ingresso configurato per ricevere un primo segnale identificativo di impulso EPULSE, ed un secondo terminale d’ingresso configurato per ricevere un secondo segnale indicativo di impulso PPULSE. Il segnale identificativo d’impulso EPULSE à ̈ un segnale che permette di identificare quando si sta applicando un impulso di cancellazione; ad esempio, il segnale identificativo d’impulso EPULSE à ̈ un segnale digitale, che assume il valore logico alto solamente durante l’applicazione di un impulso di cancellazione, mentre à ̈ al valore logico basso negli altri momenti. In maniera equivalente, il segnale identificativo d’impulso PPULSE à ̈ un segnale che permette di identificare quando si sta applicando un impulso di programmazione; ad esempio, il segnale identificativo d’impulso PPULSE à ̈ un segnale digitale, che assume il valore logico alto solamente durante l’applicazione di un impulso di programmazione, mentre à ̈ al valore logico basso negli altri momenti. I segnali EPULSE e PPULSE sono generati ad esempio da una macchina a stati (non illustrata) della memoria flash 100.

La sottosezione di identificazione 236 comprende inoltre un terzo terminale d’ingresso accoppiato al terminale d’uscita di una porta logica OR 244 per ricevere un segnale di abilitazione EN. La porta logica 244 ha un primo terminale d’ingresso che riceve il segnale di abilitazione EN_V12 ed un secondo terminale d’ingresso che riceve il segnale di abilitazione EN_V3.

La sottosezione di identificazione 236 ha due terminali d’uscita, ed in particolare un primo terminale d’uscita atto a fornire un primo segnale (digitale) di recupero EREC ed un secondo terminale d’uscita atto a fornire un secondo segnale (digitale) di recupero PREC.

La sottosezione di identificazione 236 Ã ̈ configurata per asserire - ad esempio, al valore logico alto - il segnale di recupero EREC quando il segnale di abilitazione EN Ã ̈ al valore logico alto (ovvero quando almeno uno tra il segnale di abilitazione EN_V12 ed il segnale di abilitazione EN_V3 Ã ̈ al valore logico alto) e allo stesso tempo il segnale identificativo di impulso EPULSE Ã ̈ al valore logico alto. In maniera equivalente, la sottosezione di identificazione 206 Ã ̈ configurata per asserire - ad esempio, al valore logico alto - il segnale di recupero PREC quando il segnale di abilitazione EN Ã ̈ al valore logico alto (ovvero quando almeno uno tra il segnale di abilitazione EN_V12 ed il segnale di abilitazione EN_V3 Ã ̈ al valore logico alto) e allo stesso tempo il segnale identificativo di impulso PPULSE Ã ̈ al valore logico alto.

La sottosezione di identificazione 236 à ̈ composta da dispositivi elettronici di tipo “low voltage†, atti a supportare differenze di tensione relativamente ridotte, ed à ̈ alimentata mediante la tensione di alimentazione interna Vdd12_INT; di conseguenza, i segnali digitali di recupero EREC e PREC possono assumere un primo valore (ad esempio, associato al valore logico basso) corrispondente alla tensione di massa ed un secondo valore (ad esempio, associato al valore logico alto) corrispondente alla tensione di alimentazione interna Vdd12_INT.

La sottosezione di pilotaggio 238, realizzata con dispositivi elettronici di tipo “high voltage†, ovvero atti a supportare differenze di tensioni relativamente elevate, ed alimentata sia mediante la tensione di alimentazione interna Vdd12_INT che mediante la tensione di alimentazione interna Vdd3_INT, ha un primo terminale d’ingresso per ricevere il segnale di recupero EREC ed un secondo terminale d’ingresso per ricevere il segnale di recupero PREC. La sottosezione di pilotaggio 238 comprende circuiti traslatori di livello (non illustrati) atti a generare segnali di pilotaggio DEREC, DPREC a partire dai segnali di recupero EREC, PREC, rispettivamente. In particolare, se il segnale di recupero EREC à ̈ al primo valore, corrispondente alla tensione di massa, il segnale di pilotaggio DEREC à ̈ pilotato anch’esso alla tensione di massa; se invece il segnale di recupero EREC à ̈ al secondo valore, corrispondente alla tensione di alimentazione interna Vdd12_INT, il segnale di pilotaggio DEREC à ̈ pilotato alla tensione di alimentazione interna Vdd3_INT. Nello stesso modo, se il segnale di recupero PREC à ̈ al primo valore, corrispondente alla tensione di massa, il segnale di pilotaggio DPREC à ̈ pilotato anch’esso alla tensione di massa; se invece il segnale di recupero PREC à ̈ al secondo valore, corrispondente alla tensione di alimentazione interna Vdd12_INT, il segnale di pilotaggio DPREC à ̈ pilotato alla tensione di alimentazione interna Vdd3_INT.

I segnali di pilotaggio DEREC e DPREC sono quindi forniti alla sottosezione di attuazione 240, anch’essa realizzata con dispositivi di tipo high voltage. Senza entrare in dettagli che esulano dallo scopo della presente descrizione, e che sono noti agli esperti del settore, la sottosezione di attuazione 240 à ̈ formata da circuiti interruttori connessi tra i nodi critici della memoria flash 100 ed opportuni percorsi di scarica verso terminali di riferimento alla tensione di massa.

Quando entrambi i segnali di pilotaggio DEREC e DPREC sono deasseriti (ad esempio al valore logico basso), tutti i circuiti interruttori sono aperti.

Quando il segnale DEREC à ̈ asserito, significa che le tensioni di alimentazione esterne si sono annullate durante un’operazione di cancellazione; di conseguenza, i circuiti interruttori accoppiati ai nodi critici corrispondenti all’operazione di cancellazione sono pilotati per chiudersi, in modo da permettere la scarica di tali nodi attraverso i corrispondenti percorsi di scarica.

Quando il segnale DPREC à ̈ asserito, significa che le tensioni di alimentazione esterne si sono annullate durante un’operazione di programmazione; di conseguenza, i circuiti interruttori accoppiati ai nodi critici corrispondenti all’operazione di programmazione sono pilotati per chiudersi, in modo da permettere la scarica di tali nodi attraverso i corrispondenti percorsi di scarica.

Il funzionamento del circuito di controllo 200 in accordo con una forma di realizzazione della presente invenzione verrà ora descritto facendo riferimento alla Figura 2 congiuntamente alla Figura 3, che illustra un andamento esemplificativo nel tempo della tensione di alimentazione esterna Vdd3_EXT, della tensione di alimentazione interna Vdd3_INT e del segnale di abilitazione EN_V3.

Nella situazione iniziale, la tensione di alimentazione esterna Vdd3_EXT ricevuta dalla memoria flash 100 à ̈ al valore atteso (ad esempio, 5 Volt), e la memoria flash 100 opera in maniera standard. In questa situazione, il circuito di disaccoppiamento 224 della sottosezione 212 della sezione di alimentazione 205 à ̈ chiuso, e la tensione di alimentazione interna Vdd3_INT à ̈ impostata alla tensione di alimentazione esterna Vdd3_EXT. La tensione Vn al terminale invertente dell’amplificatore operazionale 216 à ̈ pari a (Vdd3_INT)*(R2/(R1+R2)) = (Vdd3_EXT)*(R2/(R1+R2)), dove R1 ed R2 sono i valori di resistenza dei resistori R1, R2, rispettivamente. La tensione di riferimento ref à ̈ impostata ad un valore (fisso) minore del valore assunto dalla tensione Vn durante il funzionamento standard della memoria flash 100, ovvero quando la tensione di alimentazione esterna Vdd3_EXT à ̈ al valore atteso. Finché il valore della tensione di alimentazione esterna Vdd3_EXT risulta essere maggiore della soglia TH = (ref)*((R1+R2)/R2), il segnale d’uscita Vo à ̈ al livello di saturazione inferiore dell’amplificatore operazionale 216 (la tensione di massa), ed il transistore di regolazione 220 risulta essere spento; l’amplificatore operazionale 216 risulta quindi essere in una condizione ad anello aperto, dove la differenza di tensione fra il terminale invertente e quello non invertente non viene compensata. Inoltre, finché tale condizione permane, il segnale d’abilitazione EN_V3 risulta essere al valore logico basso (ad esempio, alla tensione di massa), mantenendo chiuso il circuito di disaccoppiamento 224.

Visto che il circuito di disaccoppiamento à ̈ chiuso, ogni variazione della tensione di alimentazione esterna Vdd3_EXT si riflette interamente sulla tensione di alimentazione interna Vdd3_INT.

Quando il valore della tensione di alimentazione esterna Vdd3_EXT scende al di sotto della soglia TH = (ref)*((R1+R2)/R2), ad esempio a causa di un malfunzionamento o un esaurimento della sorgente di alimentazione, la tensione Vn al terminale invertente dell’amplificatore operazionale 216 diventa minore della tensione di riferimento ref al terminale non invertente. Il segnale di abilitazione EN_V3 commuta quindi al valore logico alto, aprendo il circuito di disaccoppiamento 224 In particolare, il terminale d’ingresso del circuito di disaccoppiamento 224 à ̈ disaccoppiato dal terminale d’uscita, e la tensione di alimentazione interna Vdd3_INT à ̈ generata dalla sottosezione 212 in maniera indipendente dalla tensione di alimentazione esterna Vdd3_EXT.

Nello specifico, in questa condizione (ref > Vn) il segnale d’uscita Vo dell’amplificatore operazionale 216 cresce, fino ad attivare il transistore di regolazione 220. Grazie all’attivazione del transistore di regolazione 220, si instaura un anello di retroazione, a seguito del quale l’amplificatore operazionale 216 agisce in maniera tale da portare – e mantenere – il valore della tensione Vn al valore della tensione di riferimento ref. Di conseguenza, la tensione di alimentazione interna Vdd3_INT viene portata alla tensione di soglia TH = (ref)*((R1+R2)/R2). La tensione di alimentazione interna Vdd3_INT à ̈ mantenuta alla tensione di soglia TH dall’apporto di carica elettrica che il transistore di regolazione 220 preleva dal condensatore Ctank.

La commutazione del segnale di abilitazione EN_V3 al valore logico alto comporta una conseguente commutazione del segnale di abilitazione EN, segnalando in questo modo alla sezione di pilotaggio 210 (ora alimentata mediante la tensione di alimentazione interna Vdd3_INT generata dalla sezione di alimentazione 205) che almeno una delle tensioni esterne si à ̈ annullata.

Se l’annullamento della tensione esterna Vdd3_EXT avviene durante l’applicazione di un impulso di cancellazione (segnale identificativo d’impulso EPULSE al valore logico alto), la sottosezione di identificazione 236 asserisce il segnale di recupero EREC. La sottosezione di pilotaggio 238 asserisce quindi il corrispondente segnale di pilotaggio DEREC; in questo modo, la sottosezione di attuazione 240 risponde chiudendo i circuiti interruttori accoppiati ai nodi critici corrispondenti all’operazione di cancellazione, permettendo così la scarica di tali nodi attraverso i corrispondenti percorsi di scarica.

Se l’annullamento della tensione esterna Vdd3_EXT avviene durante l’applicazione di un impulso di programmazione (segnale identificativo d’impulso PPULSE al valore logico alto), la sottosezione di identificazione 236 asserisce il segnale di recupero PREC. La sottosezione di pilotaggio 238 asserisce quindi il corrispondente segnale di pilotaggio DPREC; in questo modo, la sottosezione di attuazione 240 risponde chiudendo i circuiti interruttori accoppiati ai nodi critici corrispondenti all’operazione di programmazione, permettendo così la scarica di tali nodi attraverso i corrispondenti percorsi di scarica.

Considerazioni simili si applicano nel caso in cui ad annullarsi à ̈ la tensione di alimentazione esterna Vdd12_EXT; in questo caso, la tensione di soglia che determina la commutazione del segnale di abilitazione EN_V12 risulta essere pari a TH’ = (ref’)*((R1’+R2’)/R2’).

Riassumendo, la soluzione proposta prevede che la scarica dei nodi circuitali critici della memoria flash 100 a seguito dell’annullamento delle tensioni di alimentazione esterne sia effettuata in maniera controllata mediante un circuito di controllo alimentato con tensioni di alimentazione interne generate sfruttando la carica elettrica accumulatasi durante il normale funzionamento del dispositivo in nodi circuitali aventi una capacità associata relativamente elevata.

Naturalmente alla soluzione sopra descritta un tecnico del ramo, allo scopo di soddisfare esigenze contingenti e specifiche, potrà apportare numerose modifiche e varianti.

Sebbene nella forma di realizzazione illustrata le tensioni di alimentazione interne siano state generate sfruttando la carica elettrica accumulatasi sul nodo circuitale della sezione di survoltaggio che fornisce la tensione di lettura, la soluzione proposta può anche essere applicata sfruttando altri nodi ad elevata capacità, quale ad esempio il nodo circuitale della sezione di survoltaggio che fornisce la tensione di polarizzazione da fornire alle bitline.

Inoltre, sebbene si sia fatto esplicitamente riferimento ad un dispositivo di memoria flash avente un’architettura NOR, i concetti della presente invenzione si applicano ad altri dispositivi di memoria, quale ad esempio un dispositivo di memoria flash avente un’architettura NAND.

Considerazioni simili si applicano nel caso in cui il dispositivo di memoria sia alimentato da un diverso numero di tensioni di alimentazione esterne (anche una sola).

Claims (10)

1. RIVENDICAZIONI 1. Dispositivo di memoria non volatile (100) integrato in una piastrina di materiale semiconduttore, detto dispositivo di memoria essendo alimentato mediante almeno una tensione di alimentazione esterna (Vdd3_EXT; Vdd12_EXT) ricevuta dall’esterno della piastrina, il dispositivo di memoria comprendendo: - un circuito di scarica (240) configurato per connettere selettivamente nodi circuitali del dispositivo di memoria a terminali di scarica attraverso corrispondenti percorsi di scarica; - mezzi di accumulazione (Ctank) per accumulare carica elettrica; - un circuito di pilotaggio (236, 238) per pilotare il circuito di scarica in modo da connettere almeno una parte di detti nodi circuitali ai terminali di scarica se il valore di almeno una di detta almeno una tensione di alimentazione esterna scende al di sotto di una corrispondente soglia; - mezzi di alimentazione (205) per alimentare il circuito di pilotaggio con una tensione di alimentazione intermedia (Vdd3_INT; Vdd12_INT) per ciascuna di detta almeno una tensione di alimentazione esterna, in cui ciascuna di detta tensione di alimentazione intermedia: - à ̈ la corrispondente tensione di alimentazione esterna quando il valore di detta tensione di alimentazione esterna à ̈ maggiore della soglia corrispondente, o - à ̈ una tensione interna generata localmente dai mezzi di alimentazione sfruttando la carica elettrica accumulata dai mezzi di accumulazione quando il valore di detta tensione di alimentazione esterna à ̈ minore della soglia corrispondente.
2. 2. Il dispositivo di memoria della rivendicazione 2, in cui i mezzi di alimentazione comprendono, per ciascuna di detta almeno una tensione di alimentazione esterna, una corrispondente sottosezione di generazione, detta sottosezione di generazione comprendendo: - un terminale d’ingresso per ricevere la tensione di alimentazione esterna; - un terminale d’uscita per fornire la corrispondente tensione di alimentazione intermedia al circuito di pilotaggio; - mezzi di monitoraggio (216, 226) per monitorare il valore della tensione di alimentazione esterna; - un circuito interruttore (224; 234) per accoppiare/disaccoppiare il terminale d’ingresso con il terminale d’uscita quando il valore della tensione di alimentazione esterna à ̈ maggiore/minore della soglia, rispettivamente, e - mezzi generatori (216, 220, 226, 230) accoppiati tra i mezzi di accumulazione ed il secondo terminale per generare la tensione di alimentazione interna quando il valore della tensione di alimentazione esterna à ̈ minore della soglia.
3. 3. Il dispositivo di memoria della rivendicazione 2, in cui detta sottosezione di generazione comprende un transistore di regolazione (220, 230) per fornire la carica accumulata dai mezzi di accumulazione al secondo terminale quando il valore della tensione di alimentazione esterna à ̈ minore della soglia.
4. 4. Il dispositivo di memoria della rivendicazione 3, in cui detta sottosezione di generazione comprende ulteriormente un amplificatore operazionale (216, 226) avente un terminale di alimentazione accoppiato ai mezzi di accumulazione ed avente un terminale di uscita accoppiato ad un terminale di controllo del transistore di regolazione, il transistore di regolazione avendo un primo terminale di conduzione accoppiato ai mezzi di accumulazione ed un secondo terminale di conduzione accoppiato al secondo terminale.
5. 5. Il dispositivo di memoria della rivendicazione 4, in cui detta sottosezione di generazione comprende una rete di retroazione (218) accoppiata tra un terminale invertente dell’amplificatore operazionale ed il secondo terminale, l’amplificatore operazionale includendo ulteriormente un terminale d’ingresso invertente polarizzato con una tensione di riferimento (ref).
6. 6. Il dispositivo di memoria della rivendicazione 5, in cui detta tensione di soglia dipende dalla tensione di riferimento e dalla rete di retroazione.
7. 7. Il dispositivo di memoria di una qualunque delle rivendicazioni da 4 a 7, in cui detti mezzi di monitoraggio comprendono detto amplificatore operazionale.
8. 8. Il dispositivo di memoria di una qualunque tra le rivendicazioni precedenti, in cui detti mezzi di accumulazione comprendono un nodo circuitale d’accumulo del dispositivo di memoria e la capacità associata a tale nodo.
9. 9. Il dispositivo di memoria della rivendicazione 8, comprendente ulteriormente una pompa di carica (130) configurata per generare tensioni operative a partire da almeno una tensione di alimentazione esterna, detto nodo circuitale d’accumulo comprendendo un terminale d’uscita di detta pompa di carica.
10. 10. Un metodo per operare un dispositivo di memoria non volatile integrato in una piastrina di materiale semiconduttore, comprendente: - alimentare il dispositivo di memoria mediante almeno una tensione di alimentazione esterna ricevuta dall’esterno della piastrina, - connettere selettivamente nodi circuitali del dispositivo di memoria a terminali di scarica attraverso corrispondenti percorsi di scarica mediante un circuito di scarica; - pilotare il circuito di scarica in modo da connettere almeno una parte di detti nodi circuitali ai terminali di scarica se il valore di almeno una di detta almeno una tensione di alimentazione esterna scende al di sotto di una corrispondente soglia; - alimentare il circuito di pilotaggio con una tensione di alimentazione intermedia per ciascuna di detta almeno una tensione di alimentazione esterna, in cui ciascuna di detta tensione di alimentazione intermedia: - à ̈ la corrispondente tensione di alimentazione esterna quando il valore di detta tensione di alimentazione esterna à ̈ maggiore della soglia corrispondente, o - à ̈ una tensione interna generata localmente sfruttando carica elettrica accumulata nel dispositivo di memoria quando il valore di detta tensione di alimentazione esterna à ̈ minore della soglia corrispondente.