KR970067852A - 반도체 집적회로장치 - Google Patents

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료오 후지타
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가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
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Abstract

본 발명은 메모리와 논리회로를 동일한 반도체칩상에 집적한 반도체 집적회로장치에 있어서, 설계기간을 단축하는 설계방법을 제공하기 위한 것이며, 또한 메모리로부터 병렬로 판독하거나 또는 메모리로 병렬로 기입하는 데이터의 전속패턴을 고속으로 변화시킬 수 있는 고집적의 데이터 전송회로방식을 제공하기 위한 것이다. 또한 본 발명은 상기의 반도체 집적회로 장치에 있어서, 소용량에서 대용량까지 자유롭게 용량을 가변할 수 있고, 또한 데이터 전송속도를 고속으로 할 수 있으며, 회로의 오버헤드가 적은 메모리매크로 또는 메모리 코어를 실현하기 위한 것이다.
상기의 목적을 달성하기 위해 본 발명은 복수의 I/O 선을 가지는 메모리코어, 전송회로용모듈 및 논리라이브러리를 작성하여 데이터 베이스에 기억시키며 그것을 사용하여 설계를 행한다. 또한 복수의 I/O선을 가지는 메모리코어와 논리회로를 서로의 I/O선이 동일방향으로 되도록 배치하며, 그들 메모리와 논리회로의 I/O선 간에 다단의 스위치군으로 이루어지는 전송회로를 배치한다. 각단의 스위치군을 구성하는 스위치는 메모리의 I/O선과 논리회로의 I/O선간에 형성한다. 일단 또는 소수 단수의 스위치군을 온시키면 메모리코어의 I/O선과 논리회로의 I/O선이 도통하여 소망의 전송패턴을 형성한다. 또한 메모리코어를 앰플리파이어모듈, 뱅크모듈, 전원등의 기능모듈의 조합으로 구성하고, 뱅크모듈내에 독립하여 동작하는 로우계회로와 비트선 방향으로 뻗어 있는 다수의 I/O선을 배치하는 구성으로 한다.

Description

반도체 집적회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 다중I/O 메모리코어 내장시스템 LSI의 설계방법의 개념, 제2도는 본 발명에 관한 다중I/O 메모리코어 내장시스템 LSI의 예, 제3도는 제2도의 전송회로의 전송패턴, 제4도는 제3도의 전송패턴을 실현하는 전송회로의 제1 구체예, 제5도는 전송회로의 버퍼회로(TGBUFi)의 구체예, 제6도는 제3도의 전송패턴을 실현하는 전송회로의 제2 구체예, 제7도는 제6도의 전송회로의 제어신호의 설정법, 제8도는 제3도의 전송패턴을 실현하는 전송회로의 제3 구체예.

Claims (32)

  1. 복수의 데이터전송선을 가지는 메모리코어와, 상기 메모리콩어에 결합되며, 기본 논리게이트를 조합시키는 것에 따라 합성되는 논리회로와, 상기 메모리코어와 상기 논리회로간의 데이터의 전송패턴을 실시간으로 바꾸는 것이 가능한 전송회로를 동일한 반도체칩상에 형성하고, 상기 메모리코어와 상기 기본논리게이트의 레이아웃패턴은 다른 제품군의 레이아웃패턴과 공통이고, 상기 전송회로의 적이도 일부의 레이아웃패턴은 다른 제품군의 레이아웃패턴과 공통인 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 전송회로는 다단의 스위치군으로 구성되며,전송회로 제어신호에 의해 그것들의 스위치군의 다른 일부를 활성화함으로써 상기 메모리코어의 데이터전송선과 상기 논리회로의 데이터전송선간의 복수의 데이터전달경로를 바꾸는 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서, 상기 전송회로 제어신호의 배선은 상기 메모리코어의 데이터전송선 또는 상기 논리회로의 데이터전송선의 배선과 직교하여 배치되는 것을 특징으로 하는 반도체 집적회로장치.
  4. 복수의 데이터전송선을 가지는 메모리코어와, 논리회로와, 상기 메모리코어와 데이터전송선과 논리회로의 데이터전송선간의 데이터전달경로를 실시간으로 바꾸는 것이 가능한 회로를 동일한 반도체칩상에 형성하는 것을 특징으로 하는 반도체 집적회로장치.
  5. 복수의 데이터전송선을 가지는 메모리코어와, 논리회로와, 상기 메모리코어와 데이터전송선과 상기 논리회로의 데이터전송선간의 데이터전달경로를 실시간으로 바꾸는 것이 가능한 회로를 동일한 반도체칩상에 형성하고, 상기 메모리코어와 논리회로와의 데이터전송선은 서로 동일방향으로 되도록 배치되는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제5항에 있어서, 상기 전송회로는 다단의 스위치군으로 구성되며,전송회로 제어신호에 의해 그것들의 스위치군의 다른 일부를 활성화함으로써 상기 메모리코어의 데이터전송선과 상기 논리회로의 데이터전송선간의 복수의 데이터전달경로를 바꾸는 특징으로 하는 반도체 집적회로장치.
  7. 제6항에 있어서, 상기 메모리코어의 데이터전송선과 논리회로의 데이터전송선간의 복수의 데이터 전달경로 중 적어도 하나는, 상기 논리회로의 동일한 데이터전송선으로부터 메모리코어의 다른 데이터전송선으로 데이터를 전달할 수 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 복수의 데이터전송선을 가지는 메모리코어와, 논리회로와, 상기 메모리코어와 데이터전송선과 상기 논리회로의 데이터전송선간의 데이터전달경로를 실시간으로 바꾸는 것이 가능한 회로를 동일한 반도체칩상에 형성하고, 상기 메모리코어의 데이터전송선과 상기 논리회로의 데이터전송선간의 복수의 데이터전달경로 중 적어도 하나는, 상기 논리회로의 데이터전송선 중 적어도 일부만을 사용하고, 사용하지 않은 나머지의 데이터전송선은 상기 전송회로에 의해서 일정한 전위로 유지하는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 메모리코어가 1개의 트랜지스터와 캐패시터로 이루어지는 DRAM 타입의 셀을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  10. 복수의 비트선쌍과 복수의 워드선과 그것들의 교점에 배채된 복수의 메모리셀로 이루어지는 메모리어레이와, 상기 복수의 비트선쌍의 각각의 비트선쌍 사이에 접속되며, 상기 비트선쌍의 신호를 증폭하는 센스 앰플리파이어와, 상기 세트 중의 복수의 비트선쌍의 각각과 컬럼스위치를 통해 공통으로 접속되는 데이터입출선쌍 과, 상기 데이터입출력선쌍에 접속되며, 상기 메모리어레이상에 상기 비트선쌍과 동일방향으로 뻗어 있는 글로벌 비트선쌍과, 상기 컬럼스위치를 개폐하고, 상기 세트중의 복수의 비트선쌍 중에서 비트선쌍을 선택하고, 상기 글로벌 비트선쌍에 접속하기 위한 컬럼선택신호를 출력하는 컬럼디코더를 포함하는 제1 모듈을 구비하는 반도체 집적회로 장치.
  11. 제10항에 있어서, 상기 반도체 집적회로 장치는, 상기 글로벌 비트선을 통해 상기 메모리셀로부터의 신호를 증폭하는 앰플리파이어와 상기 글로벌 비트선을 통해 메모리셀로 데이터를 기입하기 위한 기입회로를 더 포함하는 제2의 모듈을 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제11항에 있어서, 상기 반도체 집적회로 장치는 ,상기 제1 모듈과제2 모듈에서 사용하는 전압을 발생시키는 회로를 포함하는 제3 모듈을 더 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  13. 제12항에 있어서, 상기 반도체 집적회로 장치는 ,복수의 상기 제1의 모듈을 구비하고, 상기 복수의 제1 모듈은 동시에 판독 또는 기입이 되지 않도록 되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  14. 제10항 내지 제13항중의 어느 한 항에 있어서, 상기 제2 모듈은 바이트단위로 데이터의 입출력을 제어할 수 있도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  15. 제10항 내지 제14항중의 어느 한 항에 있어서,메모리셀은 다이나믹형의 셀인 것을 특징으로 하는 반도체 집적회로 장치.
  16. 제13항에 있어서,상기 복수의 제1모듈의 일부 모듈의 메모리셀이 ROM이고, 다른 모듈의 메모리셀은 RAM인 것을 특징으로 하는 반도체 집적회로 장치.
  17. 제16항에 있어서, ROM의 메모리셀은 RAM의 메모리셀과 동일한 프로세스로 데이터를 기입하기 위한 프로세스를 추가하는 것에 의해 만들어지는 것을 특징으로 하는 반도체 집적회로 장치.
  18. 제10항에 있어서, 상기 복수의 워드선과 상기 컬럼선택선은 동일방향으로 뻗어 있도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  19. 제18항에 있어서, 상기 메모리 어레이의 한변에 상기 워드드라이버와 컬럼디코더가 배치되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제19항에 있어서,상기 센스 앰플리파이어는 상기 메모리어레이의 양변에 배치되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  21. 제13항에 있어서, 상기 제2 모듈, 상기 복수의 제1 모듈, 상기 제3 모듈의 순서로 배치되며, 상기 복수의 제1 모듈의 상기 글로벌 비트선쌍이 상기 모듈의 단부에서 서로 접속되도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  22. 제21항에 있어서, 상기 반도체 집적회로 장치는 상기 제2 모듈과 접속되는 논리회로 블록을 더 구비하고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  23. 제22항에 있어서,상기 논리회로블록은, 화상처리기능을 구비하고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  24. 복수의 데이터전송선과 복수의 다이나믹형의 메모리셀을 갖는 메모리코어와, 상기 메모리코어에 결합되며, 기본논리게이트를 조합하는 것에 의해 합성되는 논리회로를 동일한 반도체칩상에 형상하며, 상기 메모리코어와 상기 기본논리 게이트의 레이아웃패턴은 다른 제품군의 레이아웃패턴과 공통인 것을 특징으로 하는 반도체 집적회로 장치.
  25. 복수의 비트선과 복수의 워드선과 그것들의 교점에 배치된 복수의 메모리셀로 이루어지는 메모리 어레이를 포함하는 제1 및 제2 뱅크를 구비하고 있으며,상기 제1뱅크와 제2뱅크는 각각의 글로벌 비트선쌍이 접속되도록 배치되며, 상기 제1 뱅크는 제1 뱅크선택신호와 제2 뱅크선택신호가 입력되며, 상기 제2 뱅크는 제3뱅크선택신호와 제4뱅크선택신호가 입력되며, 상기 제1 뱅크선택신호와 상기 제3뱅크선택신호 또는 상기 제2뱅크선택신호와 상지 제4뱅크신호가 동일한 클록사이클에서의 입력이 금지되고, 상기 제1뱅크선택신호와 상기 제4뱅크선택신호 또는 상기 제2뱅크선택신호화 상기 제3뱅크선택신호가 동일한 클로사이클에서 입력되는 것이 가능한 반도체 집적회로 장치.
  26. 제25항에 있어서,상기 제1 및 제3 뱅크선택신호는 로우계의 선택신호이고, 상기 제2 및 제4 뱅크선택신호는 컬럼계의 선택신호인 것을 특징으로 하는 반도체 집적회로 장치.
  27. 제25항에 있어서, 상기 메모리셀은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 DRAM 타입의 셀인 것을 특징으로 하는 반도체 집적회로 장치.
  28. 제1 뱅크와, 제2 뱅크가 단일한 반도체기판상에 형성되며, 상기 제1 및 제2의 뱅크는 서로 독립하게 동작하도록 되어 있으며, 상기 제1 뱅크를 활성화하는 커맨드와, 상기 제2 뱅크에 대한 데이터의 판독커맨드 또는 기입커맨드가 동일한 클록사이클로 입력가능하도록 되어 있는 것을 특징으로 하는 클록동기형 메모리.
  29. 제28항에 있어서, 상기 제1 및 제2 뱅크는, 각각 복수의 비트선과 복수의 워드선과 그것들의 교점에 배치되는 복수의 메모리셀로 이루어지는 메모리어레이를 갖는 것을 특징으로 하는 클록동기형 메모리.
  30. 제29항에 있어서, 상기 메모리셀은 하나의 트랜지스터와로 하나의 캐패시터로 이루어지는 DRAM 타입의 셀인 것을 특징으로 하는 클록동기형 메모리.
  31. 행어드레스와 열어드레스를 갖는 제1 및 제2 뱅크를 단일한 반도체기판상에 구비하며, 상기 제1 및 제2 뱅크는 서로 독립하게 동작하도록 되어 있으며, 상기 제1 뱅크에 대한 행어드레스와 상기 제2 뱅크에 대한 열어드레스가, 동일한 클록사이클로 입력가능하도록 되어 있는 것을 특징으로 하는 클록동기형 메모리.
  32. 제31항에 있어서, 상기 제1 및 제2 뱅크는, 각각 복수의 비트선과 복수의 워드선과 그것들의 교점에 배치되는 복수의 메모리셀로 이루어지는 메모리어레이를 갖는 것을 특징으로 하는 클록동기형 메모리.
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