JP5024283B2 - 半導体記憶装置の製造方法、半導体記憶装置 - Google Patents
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Description
本発明は、半導体記憶装置およびその製造技術に関し、たとえば、ＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置における電源配線の配置等に適用して有効な技術に関する。
たとえば、ＳＡＲＭ等の半導体記憶装置の、１ビットのデータの入出力回路は、データの書き込み／読出し回路（Ｄａｔａ部）とデータを記憶するメモリセルアレイで構成される。
単純なレイアウトでは、図１Ａに示す参考技術の半導体記憶装置のようにメモリセルを１ビット１列に並べることが考えられる。ただし、ＡＳＩＣ等の製品に対して、半導体記憶装置の回路マクロとして組み込む場合の使い易さと、アクセス性能面を考慮した場合、図１Ｂのようにメモリセルを４列（４カラム構成）又は８列（８カラム構成）に分割し、この複数カラム構成に対応してカラム選択回路を設けて一般的に使用する。
物理的には、図１Ｂのように、横方向に４列（４カラム）又は８列（８カラム）に分割されたメモリセルの上側又は下側に、対応する１セットの書き込み／読出し回路をレイアウトする。
この図１Ａまたは図１Ｂに示される単位構造を、図１Ｃに示すように、横方向必要なビット数並べる。図１Ｃの左側は、図１Ａの１セットの回路を幅方向に反復して配列した構成を示し、右側は、図１Ｂの１セットの回路を幅方向に反復して配列した構成を示す。
図１Ｃに示されたＤａｔａ部およびメモリセルアレイ部に加えて、ＳＲＡＭ全体の物理構成では、さらに、図１Ｄのように、ＳＲＡＭの各部に供給されるタイミングパルスを生成するＴｉｍｅｒ部と、ワードラインを駆動するデコード部（Ｆｄｅｃ部）を含んでいる。
なお、図１Ｄの全体構成では、Ｄａｔａ部の一方の側にセルアレイを配置した構成が示されているが、Ｄａｔａ部の領域を挟んで、上下に対称にセルアレイを配置することもできる。その場合には、Ｄａｔａ部には、上下のセルアレイのいずれを選択するかの選択回路が設けられる。
Ｄａｔａ部の１ビットの中には、図１Ｃのようにデータ入力ラッチ（ｌａｔｃｈ）、データ出力ラッチ、上下選択回路、冗長選択回路、カラム選択回路、その他で構成される。実際のレイアウトでは、縦長のレイアウトエリアに各回路を機能毎に実装する。
ＣＭＯＳ等のトランジスタ（Ｔｒ）レベルでは、図１Ｅ、図１Ｆのように多結晶シリコン等で構成されるゲートパターン（ＰＣ）の主線方向はＹ方向（１ビットのメモリセルの高さ方向）で、電源はＸ方向（１ビットのメモリセルの幅方向）を使用し、電源配線ＶＤＤはＰチャネル（Ｐｃｈ）、電源配線ＶＳＳはＮチャネル（Ｎｃｈ）と接続する。
実装の特徴に着目すると、図１Ｅのレイアウト領域Ｌ１〜Ｌ４のように、ゲートパターンの主軸方向を縦（Ｙ）方向に設定して形成された複数のトランジスタ（Ｔｒ）を細かくＹ方向に重ねた形の縦に長いレイアウトになっている。
上述の参考技術の半導体記憶装置の構成には、以下のような幾つかの技術的課題がある。
（１）．図２Ａのような縦長のレイアウトエリアにトランジスタ（Ｔｒ）を機能毎に実装するため、ＶＤＤやＶＳＳ等の電源配線の本数が多くなり、図２ＢのようにＸ（横）方向に引き回される信号配線領域が圧迫され、信号配線の引き回し経路の制約が大きくなる。
（１）．図２Ａのような縦長のレイアウトエリアにトランジスタ（Ｔｒ）を機能毎に実装するため、ＶＤＤやＶＳＳ等の電源配線の本数が多くなり、図２ＢのようにＸ（横）方向に引き回される信号配線領域が圧迫され、信号配線の引き回し経路の制約が大きくなる。
（２）．図２Ａのレイアウト領域Ｌ１１のように、Ｘ（横）方向に引き回される信号配線領域を確保するため電源配線を細くするような対策を採用した場合、許容される電源電流値が低下し、電源強度が低下する。
（３）．縦長のエリアを、Ｘ方向に配置された多数の電源配線で分断してトランジスタをレイアウトするため、図２Ａのレイアウト領域Ｌ１２のようにＸ方向に無駄な空き領域が発生する。
また、電源配線が存在する配線層における当該電源配線の占有率が大きいため、図２Ａのレイアウト領域Ｌ１３のように、個々の回路グループ（ｆｉｇ）の内部配線は、できるだけ電源配線が存在する配線層よりも下層配線で引き回す必要があり、図２Ｂに示されるように、この内部配線の引き回し領域Ｌ１４を確保することで、更にトランジスタ（Ｔｒ）の実装密度が低下する。
（４）．図２ＣのようにＤａｔａ部の中央に配置されるＴｉｍｅｒ部では、レイアウトの一貫性を優先し、電源配線の方向をＤａｔａ部に合わせる場合には、図２Ｃのレイアウト領域Ｌ２１のようなＤａｔａ部とは異なったレイアウト形式が採用されるため、レイアウト効率が低下する。
なお、特許文献１には、メモリコアと基本論理ゲートと、データの転送パターンを実時間で替えることが可能な転送回路とを組み合わせて半導体チップ上に形成する半導体集積回路において、メモリコア、基本論理ゲート、転送回路のレイアウトパターンを、他の製品群と共通化する技術が開示されている。
しかし、この特許文献１の技術の場合には、メモリコア、基本論理ゲート、転送回路を組み合わせた多様な回路製品の設計期間の短縮は可能になるが、本発明における上述の（１）〜（４）の技術的課題は認識されていない。
また、特許文献２には、回路セル内部を横断する電源配線を持たず、最小限の電源端子定義と、互いに異なった水平／垂直配線トラックの格子点を含む端子定義を有するセルを、目的の論理に応じて配列した後に、セル列の配線主軸に対応する配線層を用いて電源配線を行うようにしたレイアウト方法が開示されている。
しかし、この特許文献２の場合にも、上述の（１）〜（４）の技術的課題は認識されていない。
特開平１０−６５１２４号公報
特開平１０−５０８５１号公報
本発明の目的は、半導体記憶装置において、電源配線に圧迫されることなく、信号配線の引き回しの領域の確保および自由度を向上させることが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置において、十分な電源強度を確保することが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置において、実装面積を削減することが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置において、実装面積を削減することが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置において、より少ない設計工数にて強度の高い電源配線を実現することが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置においてメモリセルの周辺回路のレイアウト効率を向上させることが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置においてメモリセルの周辺回路のレイアウト効率を向上させることが可能な技術を提供することにある。
本発明の第１の観点は、データを記憶するメモリセルが配置されたメモリセル部と、前記メモリセルを制御する周辺回路部とを隣接して配置する工程と、
前記周辺回路部を構成し、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部内の電源配線を、前記メモリセル部と当該データ処理部との境界に対して直交するように配置する工程、
を含む半導体記憶装置の製造方法を提供する。
前記周辺回路部を構成し、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部内の電源配線を、前記メモリセル部と当該データ処理部との境界に対して直交するように配置する工程、
を含む半導体記憶装置の製造方法を提供する。
本発明の第２の観点は、第１の観点に記載の半導体記憶装置の製造方法において、
前記メモリセル部の１ビット幅の前記メモリセルの配置領域の各々の両端部に対応して、前記データ処理部内に一対の前記電源配線を配置する半導体記憶装置の製造方法を提供する。
前記メモリセル部の１ビット幅の前記メモリセルの配置領域の各々の両端部に対応して、前記データ処理部内に一対の前記電源配線を配置する半導体記憶装置の製造方法を提供する。
本発明の第３の観点は、第１の観点に記載の半導体記憶装置の製造方法において、
前記データ処理部は、ＭＯＳトランジスタを含み、前記電源配線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源配線の長手方向に反復して配列する半導体記憶装置の製造方法を提供する。
前記データ処理部は、ＭＯＳトランジスタを含み、前記電源配線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源配線の長手方向に反復して配列する半導体記憶装置の製造方法を提供する。
本発明の第４の観点は、第１の観点に記載の半導体記憶装置の製造方法において、
前記データ処理部は、１ビット幅の前記メモリセルの各々に対応して、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を備えた半導体記憶装置の製造方法を提供する。
前記データ処理部は、１ビット幅の前記メモリセルの各々に対応して、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を備えた半導体記憶装置の製造方法を提供する。
本発明の第５の観点は、第１の観点に記載の半導体記憶装置の製造方法において、
前記周辺回路部内において前記データ処理部に隣接し、当該周辺回路部を駆動するパルスを発生するタイマー部の電源配線においても、前記データ処理部の前記電源配線の配置と等価な配置を行う半導体記憶装置の製造方法を提供する。
前記周辺回路部内において前記データ処理部に隣接し、当該周辺回路部を駆動するパルスを発生するタイマー部の電源配線においても、前記データ処理部の前記電源配線の配置と等価な配置を行う半導体記憶装置の製造方法を提供する。
本発明の第６の観点は、第１の観点に記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）である半導体記憶装置の製造方法を提供する。
前記半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）である半導体記憶装置の製造方法を提供する。
本発明の第７の観点は、データを記憶するメモリセルが配置されたメモリセル部と、前記メモリセルを制御する周辺回路部とを含む半導体記憶装置であって、
前記周辺回路部を構成し、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部内の電源配線は、前記メモリセル部と当該データ処理部との境界に対して直交してなる半導体記憶装置を提供する。
前記周辺回路部を構成し、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部内の電源配線は、前記メモリセル部と当該データ処理部との境界に対して直交してなる半導体記憶装置を提供する。
本発明の第８の観点は、第７の観点に記載の半導体記憶装置において、
前記データ処理部内の前記電源配線は、前記メモリセル部の１ビット幅の前記メモリセルの配置領域の各々の両端部に対応して配置されている半導体記憶装置を提供する。
前記データ処理部内の前記電源配線は、前記メモリセル部の１ビット幅の前記メモリセルの配置領域の各々の両端部に対応して配置されている半導体記憶装置を提供する。
本発明の第９の観点は、第７の観点に記載の半導体記憶装置において、
前記データ処理部はＭＯＳトランジスタを含み、前記電源配線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源配線の長手方向に反復して配列してなる半導体記憶装置を提供する。
前記データ処理部はＭＯＳトランジスタを含み、前記電源配線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源配線の長手方向に反復して配列してなる半導体記憶装置を提供する。
本発明の第１０の観点は、第７の観点に記載の半導体記憶装置において、
前記データ処理部は、１ビット幅の前記メモリセルの各々に対応して、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を備えた半導体記憶装置を提供する。
前記データ処理部は、１ビット幅の前記メモリセルの各々に対応して、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を備えた半導体記憶装置を提供する。
本発明の第１１の観点は、第７の観点に記載の半導体記憶装置において、
前記周辺回路部は、前記データ処理部の配置領域に隣接し当該周辺回路部を駆動するパルスを発生するタイマー部を含み、
前記タイマー部の電源配線は、前記データ処理部の前記電源配線と等価な配置状態を備えた半導体記憶装置を提供する。
前記周辺回路部は、前記データ処理部の配置領域に隣接し当該周辺回路部を駆動するパルスを発生するタイマー部を含み、
前記タイマー部の電源配線は、前記データ処理部の前記電源配線と等価な配置状態を備えた半導体記憶装置を提供する。
本発明の第１２の観点は、第７の観点に記載の半導体記憶装置において、
前記半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）である半導体記憶装置を提供する。
前記半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）である半導体記憶装置を提供する。
本発明の第１３の観点は、１ビット幅のメモリセル領域および前記メモリセル領域に対応して配置される第１周辺回路の実装領域内において、前記第１周辺回路の電源配線が、前記メモリセル領域と前記第１周辺回路との境界に対して直交してなる半導体記憶装置を提供する。
本発明の第１４の観点は、第１３の観点に記載の半導体記憶装置において、
前記第１周辺回路では、当該第１周辺回路に対応する前記メモリセル領域の幅方向の両端に対応するように一対の前記電源配線が設けられている半導体記憶装置を提供する。
前記第１周辺回路では、当該第１周辺回路に対応する前記メモリセル領域の幅方向の両端に対応するように一対の前記電源配線が設けられている半導体記憶装置を提供する。
本発明の第１５の観点は、第１３の観点に記載の半導体記憶装置において、
前記第１周辺回路は、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を含む半導体記憶装置を提供する。
前記第１周辺回路は、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を含む半導体記憶装置を提供する。
本発明の第１６の観点は、第１３の観点に記載の半導体記憶装置において、
前記第１周辺回路を構成するトランジスタは、当該トランジスタのゲートパターンの長手方向が前記電源配線に直交する姿勢で、前記電源配線の長手方向に反復して形成されている半導体記憶装置を提供する。
前記第１周辺回路を構成するトランジスタは、当該トランジスタのゲートパターンの長手方向が前記電源配線に直交する姿勢で、前記電源配線の長手方向に反復して形成されている半導体記憶装置を提供する。
本発明の第１７の観点は、第１３の観点に記載の半導体記憶装置において、
前記第１周辺回路に隣接する第２周辺回路における電源配線およびトランジスタは、前記第１周辺回路と等価な配置状態を備えた半導体記憶装置を提供する。
前記第１周辺回路に隣接する第２周辺回路における電源配線およびトランジスタは、前記第１周辺回路と等価な配置状態を備えた半導体記憶装置を提供する。
本発明の第１８の観点は、第１３の観点に記載の半導体記憶装置において、
前記第１周辺回路は、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部である半導体記憶装置を提供する。
前記第１周辺回路は、前記メモリセルに対して読み書きされる前記データを処理するデータ処理部である半導体記憶装置を提供する。
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図３は、本発明の一実施の形態である半導体記憶装置の製造方法によって製造された半導体記憶装置の構成の一例を示す概念図である。
図３は、本発明の一実施の形態である半導体記憶装置の製造方法によって製造された半導体記憶装置の構成の一例を示す概念図である。
なお、以下の説明では、必要に応じて、図３の左右方向をＸ方向、上下方向をＹ方向と記して説明を行う。
本実施の形態の半導体記憶装置１００は、セルアレイ１１０、データ処理部１２０（第１周辺回路）、タイミング制御部１３０（第２周辺回路）、行デコード部１４０を含んでいる。
本実施の形態の半導体記憶装置１００は、セルアレイ１１０、データ処理部１２０（第１周辺回路）、タイミング制御部１３０（第２周辺回路）、行デコード部１４０を含んでいる。
矩形のセルアレイ１１０の１辺に隣接してデータ処理部１２０が配置され、この１辺に直交する他の１辺に隣接して、行デコード部１４０が配置されている。
また、データ処理部１２０および行デコード部１４０に隣接するように、タイミング制御部１３０が配置されている。
また、データ処理部１２０および行デコード部１４０に隣接するように、タイミング制御部１３０が配置されている。
この図３の場合、タイミング制御部１３０および行デコード部１４０を挟んで、左右に対称に、セルアレイ１１０とデータ処理部１２０の対が配置されている。
すなわち、タイミング制御部１３０および行デコード部１４０は、二つのセルアレイ１１０およびデータ処理部１２０に共通に設けられている。
すなわち、タイミング制御部１３０および行デコード部１４０は、二つのセルアレイ１１０およびデータ処理部１２０に共通に設けられている。
なお、必要に応じて、図３の破線に例示されるように、データ処理部１２０を挟んで、さらに上下に対称にセルアレイ１１０を配置することもできる。この場合には、上下に位置する一対のセルアレイ１１０に対して一つのデータ処理部１２０が共通に用いられる。
セルアレイ１１０は、データをビット単位で記憶する複数のメモリセルが格子状に規則的に配置されている。
行デコード部１４０は、外部から与えられるアドレス情報を応じて、セルアレイ１１０のＸ方向（行方向）の１行のメモリセルを選択するための図示しないワード線を駆動する。
行デコード部１４０は、外部から与えられるアドレス情報を応じて、セルアレイ１１０のＸ方向（行方向）の１行のメモリセルを選択するための図示しないワード線を駆動する。
データ処理部１２０は、後述のように、行デコード部１４０によって選択された１列（または複数列）のメモリセル群に対して、セルアレイ１１０のＹ方向（列方向）にデータの書き込み／読み出しを行う複数の１ビット処理回路１２１等の回路群を含む。
タイミング制御部１３０は、データ処理部１２０および行デコード部１４０を駆動するためのタイミングパルス等の制御信号を生成する。
図４に例示されるように、セルアレイ１１０では、１ビットメモリセル１１１をＹ方向に一列に配列する構成の場合、個々の列毎に、１ビット処理回路１２１が設けられる。
図４に例示されるように、セルアレイ１１０では、１ビットメモリセル１１１をＹ方向に一列に配列する構成の場合、個々の列毎に、１ビット処理回路１２１が設けられる。
そして、図５に例示されるように、この１ビットメモリセル１１１および１ビット処理回路１２１の組を、幅方向に反復して配置することにより、セルアレイ１１０およびデータ処理部１２０が構成される。
なお、図６に例示されるように、セルアレイ１１０においては、メモリセルの構成として、１ビットメモリセルを複数列に折り畳んだマルチカラム１ビットメモリセル１１２を用いることもできる。
この場合も、折り畳まれた個々のマルチカラム１ビットメモリセル１１２毎に１ビット処理回路１２１が設けられる。
そして、図７に例示されるように、マルチカラム１ビットメモリセル１１２と１ビット処理回路１２１の組を、幅方向（Ｘ方向）に反復して配置することで、セルアレイ１１０およびデータ処理部１２０が構成される。
そして、図７に例示されるように、マルチカラム１ビットメモリセル１１２と１ビット処理回路１２１の組を、幅方向（Ｘ方向）に反復して配置することで、セルアレイ１１０およびデータ処理部１２０が構成される。
本実施の形態の場合には、半導体記憶装置１００は、一例としてＳＲＡＭであり、メモリセルは、記憶保持動作を必要とすることなく、フリップフロップ等で１ビットデータを保持する。
データ処理部１２０を構成する個々の１ビット処理回路１２１は、１列の１ビットメモリセル１１１に対応して設けられる場合には、図５に例示されるように、冗長セル選択回路１２１ａ、データ出力ラッチ１２１ｂ、データ入力ラッチ１２１ｃ、および必要に応じて、上下セルアレイ選択回路１２１ｅを含む。
冗長セル選択回路１２１ａは、１ビットメモリセル１１１に設けられた欠陥ビット救済用の冗長セルを必要に応じてアクセスする機能を実現する。
データ出力ラッチ１２１ｂは、１ビットメモリセル１１１から読み出されたビットデータを一時的に保持する。
データ出力ラッチ１２１ｂは、１ビットメモリセル１１１から読み出されたビットデータを一時的に保持する。
データ入力ラッチ１２１ｃは、１ビットメモリセル１１１に書き込むビットデータを一時的に保持する。
上下セルアレイ選択回路１２１ｅは、上述の図３に破線で示したように、データ処理部１２０を挟んで上下に対称にセルアレイ１１０を配置する場合に、上下のいずれの側の１ビットメモリセル１１１にアクセスするかを選択する。
上下セルアレイ選択回路１２１ｅは、上述の図３に破線で示したように、データ処理部１２０を挟んで上下に対称にセルアレイ１１０を配置する場合に、上下のいずれの側の１ビットメモリセル１１１にアクセスするかを選択する。
また、１ビット処理回路１２１は、図６および図７に例示されるように、折り畳まれたマルチカラム１ビットメモリセル１１２に対応して設けられる場合、さらに、カラム選択回路１２１ｄを含む。
このカラム選択回路１２１ｄは、複数のカラムのいいずれか一つのカラムを選択する動作を行う。
図８に例示されるように、本実施の形態の場合、個々の１ビット処理回路１２１における上述の冗長セル選択回路１２１ａ〜上下セルアレイ選択回路１２１ｅ等の回路に動作電力を供給する一対の電源配線１２２および電源配線１２３を、データ処理部１２０とマルチカラム１ビットメモリセル１１２（セルアレイ１１０）との境界線Ｂに対して直交するように平行に規則的に配置する。
図８に例示されるように、本実施の形態の場合、個々の１ビット処理回路１２１における上述の冗長セル選択回路１２１ａ〜上下セルアレイ選択回路１２１ｅ等の回路に動作電力を供給する一対の電源配線１２２および電源配線１２３を、データ処理部１２０とマルチカラム１ビットメモリセル１１２（セルアレイ１１０）との境界線Ｂに対して直交するように平行に規則的に配置する。
これにより、電源配線１２２、電源配線１２３をランダムに配置する従来の場合に比較して、電源配線１２２および電源配線１２３の配置面積を低減でき、その分を、１ビット処理回路１２１の信号配線の配置に利用できる。
換言すれば、電源配線１２２、電源配線１２３に圧迫されることなく、信号配線の配置や引き回しの自由度が向上する。
また、１ビット処理回路１２１を構成するトランジスタ等の消費電力に合わせて、電源配線１２２および電源配線１２３の幅寸法を設定することにより、当該電源配線１２２および電源配線１２３から供給される電力容量（電源強度）を保証することができる。
また、１ビット処理回路１２１を構成するトランジスタ等の消費電力に合わせて、電源配線１２２および電源配線１２３の幅寸法を設定することにより、当該電源配線１２２および電源配線１２３から供給される電力容量（電源強度）を保証することができる。
また、データ処理部１２０（１ビット処理回路１２１）において、電源配線１２２および電源配線１２３を規則的に配置できるため、より少ない設計工数にて、供給電力容量の大きな電源配線を設計することが可能となる。
さらに、電源配線１２２、電源配線１２３およびトランジスタを規則的に配置することにより、半導体記憶装置１００の製造工程での歩留りの向上も期待できる。
図８では、マルチカラム１ビットメモリセル１１２の場合を例示しているが、一列の１ビットメモリセル１１１の場合も同様である。
図８では、マルチカラム１ビットメモリセル１１２の場合を例示しているが、一列の１ビットメモリセル１１１の場合も同様である。
１ビット処理回路１２１を構成する回路がＭＯＳトランジスタの場合、一方の電源配線１２２はＶＳＳとして使用され、他方の電源配線１２３は、ＶＤＤとして使用される。
また、１ビット処理回路１２１の幅は、対応するマルチカラム１ビットメモリセル１１２（１ビットメモリセル１１１）配置幅Ｗに整合するように配置される。
また、１ビット処理回路１２１の幅は、対応するマルチカラム１ビットメモリセル１１２（１ビットメモリセル１１１）配置幅Ｗに整合するように配置される。
上述の電源配線１２２および電源配線１２３は、この配置幅Ｗのほぼ両端部にそれぞれ位置するように配置される。
そして、図９に例示されるように、上述の冗長セル選択回路１２１ａ〜上下セルアレイ選択回路１２１ｅを構成するＭＯＳトランジスタは、そのゲートパターン１２８の長手方向が、電源配線１２２および電源配線１２３に直交するように配置され、さらに、電源配線１２２および電源配線１２３の長手方向（Ｙ方向）に反復して配置される。
そして、図９に例示されるように、上述の冗長セル選択回路１２１ａ〜上下セルアレイ選択回路１２１ｅを構成するＭＯＳトランジスタは、そのゲートパターン１２８の長手方向が、電源配線１２２および電源配線１２３に直交するように配置され、さらに、電源配線１２２および電源配線１２３の長手方向（Ｙ方向）に反復して配置される。
図１０は、１ビット処理回路１２１を構成する回路要素として、ＣＭＯＳトランジスタにて構成されるインバータの例を示す平面図である。図１１は、この図１０に例示されるインバータの回路図である。
また、図１２、図１３、図１４は、それぞれ、図１０における線XII-XII、線XIII-XIII、線XIV-XIV、で示される部分の略断面図である。
図１０に例示されるインバータは、ＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２７を、電源配線１２２と電源配線１２３の間に直列に接続し、入力信号線１２４を、両トランジスタに共通のゲートパターン１２８に接続し、出力信号線１２５を、両トランジスタの間から取り出す構成となっている。
図１０に例示されるインバータは、ＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２７を、電源配線１２２と電源配線１２３の間に直列に接続し、入力信号線１２４を、両トランジスタに共通のゲートパターン１２８に接続し、出力信号線１２５を、両トランジスタの間から取り出す構成となっている。
ＰチャネルＭＯＳトランジスタ１２６は、Ｐ型のシリコン基板１２９に形成されたＮ−ウェル１２９ａ内にＹ方向に配置された二つのＰチャネル拡散層１２６ａと、これらの間に露出したＮ−ウェル１２９ａの表面を覆うように、図示しない絶縁膜を介して配置されたゲートパターン１２８で構成されている。
ＮチャネルＭＯＳトランジスタ１２７は、シリコン基板１２９のＹ方向に形成された二つのＮチャネル拡散層１２７ａと、これらの間に露出したシリコン基板１２９の表面を覆うように、絶縁膜を介して配置されたゲートパターン１２８で構成されている。
ＰチャネルＭＯＳトランジスタ１２６のＹ方向の上側のＰチャネル拡散層１２６ａは、埋め込みコンタクトパターン１２３ｂ、電源端子パターン１２３ａを介して電源配線１２３に接続されている。
ＮチャネルＭＯＳトランジスタ１２７のＹ方向の上側のＮチャネル拡散層１２７ａは、埋め込みコンタクトパターン１２２ｂ、電源端子パターン１２２ａを介して電源配線１２２に接続されている。
ＰチャネルＭＯＳトランジスタ１２６の下側のＰチャネル拡散層１２６ａと、ＮチャネルＭＯＳトランジスタ１２７の下側のＮチャネル拡散層１２７ａは、埋め込みコンタクトパターン１２５ａ、出力信号線１２５を介して接続されている。
これにより、ＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２７によって、図１１の回路図のようなインバータが構成され、入力信号線１２４による電圧の印加のＯＮ（“１”）またはＯＦＦ（“０”）によって、ＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２７は互いに反転動作し、電源配線１２３の低電位（“０”）または電源配線１２２側の高電位（“１”）が、出力信号線１２５に出力される。
上述のように、本実施の形態の場合には、１ビット処理回路１２１の幅に合わせて、平行に配置された電源配線１２２および電源配線１２３に直交するように、トランジスタのゲートパターン１２８を配置することで、図１５の右側に例示されるように、Ｙ方向に、より高密度に１ビット処理回路１２１の回路を構成するトランジスタを配置できる。
このため、１ビット処理回路１２１（データ処理部１２０）のＹ方向の高さ寸法Ｈを削減することができ、半導体記憶装置１００の全体のＹ方向の実装寸法を縮小できる。
すなわち、図１５の左側の従来の参考技術の場合のように、電源配線ＶＤＤ、電源配線ＶＳＳを、セルアレイ１１０とデータ処理部１２０の境界Ｂに平行に配置する場合に比較して、図１５の右側の本実施の形態の場合には、電源配線１２２（ＶＳＳ）、電源配線１２３（ＶＤＤ）をＹ方向に配置し、これらの電源配線の間に、ゲートパターン１２８をＸ方向に設定したトランジスタを、Ｙ方向に積み重ねるように配列したことにより、データ処理部１２０のＹ方向の寸法Ｈを大幅に縮小できる。
すなわち、図１５の左側の従来の参考技術の場合のように、電源配線ＶＤＤ、電源配線ＶＳＳを、セルアレイ１１０とデータ処理部１２０の境界Ｂに平行に配置する場合に比較して、図１５の右側の本実施の形態の場合には、電源配線１２２（ＶＳＳ）、電源配線１２３（ＶＤＤ）をＹ方向に配置し、これらの電源配線の間に、ゲートパターン１２８をＸ方向に設定したトランジスタを、Ｙ方向に積み重ねるように配列したことにより、データ処理部１２０のＹ方向の寸法Ｈを大幅に縮小できる。
この結果、データ処理部１２０を含む半導体記憶装置１００の全体の実装面積を削減することができる。換言すれば、ＡＳＩＣ等に本実施の形態の半導体記憶装置１００を組み込む場合において、ＡＳＩＣのレイアウトの自由度の向上や、チップサイズの削減を実現できる。
なお、本実施の形態の変形例として、上述の図８に例示されるような、データ処理部１２０の電源配線１２２および電源配線１２３の規則的な配置を、図１６に例示されるように、当該データ処理部１２０に隣接するタイミング制御部１３０にも適用することができる。
この場合には、データ処理部１２０およびタイミング制御部１３０における回路レイアウトの共通化により、たとえば、データ処理部１２０とタイミング制御部１３０との間におけるレイアウトの転用等が可能となり、レイアウト効率の向上および回路設計の容易化、製造歩留りの向上を実現できる。
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明によれば、半導体記憶装置において、電源配線に圧迫されることなく、信号配線の引き回しの領域の確保および自由度を向上させることが可能となる。
本発明によれば、半導体記憶装置において、電源配線に圧迫されることなく、信号配線の引き回しの領域の確保および自由度を向上させることが可能となる。
また、半導体記憶装置において、十分な電源強度を確保することが可能となる。
また、半導体記憶装置において、実装面積を削減することが可能となる。
また、半導体記憶装置において、より少ない設計工数にて強度の高い電源配線を実現することが可能となる。
また、半導体記憶装置において、実装面積を削減することが可能となる。
また、半導体記憶装置において、より少ない設計工数にて強度の高い電源配線を実現することが可能となる。
また、半導体記憶装置においてメモリセルの周辺回路のレイアウト効率を向上させることが可能となる。
Claims (7)
- データを記憶する複数の１ビット幅のメモリセルが配置されたメモリセル部と、該複数のメモリセルのうちの対応付けられているものに対してデータの読み書きを行う複数の１ビットデータ処理回路を含む周辺回路部とを隣接して配置して、対応しているメモリセルと１ビットデータ処理回路とを隣接して配列させる工程と、
一対の電源線の各々が前記メモリセルと該メモリセルに対応付けられている１ビットデータ処理回路との境界に対して直交するように、該一対の電源線を前記周辺回路部における前記複数の１ビットデータ処理回路の各々の両端部に１本ずつ配置する工程、
を含むことを特徴とする半導体記憶装置の製造方法。 - 請求項１記載の半導体記憶装置の製造方法において、
前記１ビットデータ処理回路は、ＭＯＳトランジスタを含み、前記電源線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源線の長手方向に反復して配列することを特徴とする半導体記憶装置の製造方法。 - 請求項１記載の半導体記憶装置の製造方法において、
前記周辺回路部内において前記１ビットデータ処理回路に隣接し、当該周辺回路部を駆動するパルスを発生するタイマー部の電源配線においても、前記１ビットデータ処理回路に対する前記電源線の配置と等価な配置を行うことを特徴とする半導体記憶装置の製造方法。 - データを記憶する複数の１ビット幅のメモリセルが配置されたメモリセル部と、該複数のメモリセルのうちの対応付けられているものに対してデータの読み書きを行う複数の１ビットデータ処理回路を含む周辺回路部とを含む半導体記憶装置であって、
前記メモリセル部と前記周辺回路部とは隣接して配置されていて、対応しているメモリセルと１ビットデータ処理回路とが隣接して配列されており、
一対の電源線の各々が前記メモリセルと該メモリセルに対応付けられている１ビットデータ処理回路との境界に対して直交するように、該一対の電源線が前記複数の１ビットデータ処理回路の各々の両端部に１本ずつ配置されていることを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置において、
前記１ビットデータ処理回路はＭＯＳトランジスタを含み、前記電源線に直交する方向に前記ＭＯＳトランジスタのゲートパターンを配置した回路構成を、前記電源線の長手方向に反復して配列してなることを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置において、
前記１ビットデータ処理回路は、１ビット幅の前記メモリセルの各々に対応して、冗長セル選択回路、データ出力ラッチ、データ入力ラッチ、を備えたことを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置において、
前記周辺回路部は、前記データ処理部の配置領域に隣接し当該周辺回路部を駆動するパルスを発生するタイマー部を含み、
前記タイマー部の電源配線は、前記１ビットデータ処理回路に対する前記電源線と等価な配置状態を備えたことを特徴とする半導体記憶装置。
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