JP2006303108A - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP2006303108A
JP2006303108A JP2005121388A JP2005121388A JP2006303108A JP 2006303108 A JP2006303108 A JP 2006303108A JP 2005121388 A JP2005121388 A JP 2005121388A JP 2005121388 A JP2005121388 A JP 2005121388A JP 2006303108 A JP2006303108 A JP 2006303108A
Authority
JP
Japan
Prior art keywords
row
memory
standard cell
height
standard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005121388A
Other languages
English (en)
Inventor
Yukihiro Fujimoto
幸宏 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005121388A priority Critical patent/JP2006303108A/ja
Priority to US11/406,987 priority patent/US7478358B2/en
Publication of JP2006303108A publication Critical patent/JP2006303108A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 スタンダードセル方式によって設計される半導体集積回路において、メモリブロックの配置によるチップ面積増加を抑制可能な半導体集積回路を提供する。
【解決手段】 同一の高さＨsを有する複数のスタンダードセル２０が列方向に配列されたスタンダードセル領域１０と、行方向においてスタンダードセル領域１０と接し、高さＨsの整数倍の高さＨmの複数のメモリセル２１が列方向に配列されたメモリブロック１１とを備え、互いに隣接するスタンダードセル２０の境界の位置と、互いに隣接するメモリセル２１の境界の位置が一致する。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、特にスタンダードセル方式で設計される半導体集積回路に関する。
半導体集積回路（ＬＳＩ）を設計する際には、設計精度の向上と開発期間の短縮のために、一定の高さのスタンダードセルを配列する「スタンダードセル方式」による自動設計が行われる。スタンダードセル方式では、スタンダードセル同士が接して配置できるように、ウェル境界の位置、電源配線の位置、ウェル境界から内部パターンまでの距離などの、境界部のパターンがルール化されている。また、スタンダードセルが隣接して配置されることで、スタンダードセル同士の電源配線やウェルが接続される（例えば、特許文献１参照。）。
近年、グラフィックスプロセッサ等の大規模な論理ＬＳＩでは、複数のスタンダードセルが配列されたスタンダードセル領域に加えて、小規模なＳＲＡＭ等のメモリブロックが多数埋め込まれている。メモリブロックは、面積縮小と高性能の要求によりカスタム設計によって設計される。メモリブロックでは、メモリブロック内に多数配置されるメモリセルのピッチを基準にしてレイアウト設計がなされる。隣接するメモリセルの境界ピッチは、スタンダードセルのピッチとは異なる。即ち、メモリブロックとスタンダードセルはデザインルールが異なるので、メモリブロックとスタンダードセル領域間には、互いのデザインルールに違反しないようにスペース領域が設けられている。このため、特に小規模なメモリブロックが多数用いられる場合に、メモリブロックとスタンダードセル領域との間にそれぞれスペース領域を設けることになり、チップ面積が増大する。または、メモリブロックにスタンダードセルが接しても問題がないように、メモリブロック内のスタンダードセル領域との境界側に全くパターンが存在しない領域を設けたとしても、結果的にチップ面積が増大する。
米国特許第2004/0078769A1号明細書
本発明の目的は、スタンダードセル方式によって設計される半導体集積回路において、メモリブロックの配置によるチップ面積増加を抑制可能な半導体集積回路を提供することである。
本発明の特徴は、（イ）同一の高さを有する複数のスタンダードセルが列方向に配列されたスタンダードセル領域と、（ロ）行方向においてスタンダードセル領域と接し、高さの整数倍の高さの複数のメモリセルが列方向に配列されたメモリブロックとを備え、（ハ）互いに隣接するスタンダードセルの境界の位置と、互いに隣接するメモリセルの境界の位置が一致する半導体集積回路であることを要旨とする。
本発明によれば、スタンダードセル方式によって設計される半導体集積回路において、メモリブロックの配置によるチップ面積増加を抑制可能な半導体集積回路を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の種類、数、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係るＬＳＩは、図１に示すように、同一の高さＨsを有する複数のスタンダードセル２０が列方向に配列されたスタンダードセル領域１０と、行方向においてスタンダードセル領域１０と接し、高さＨsの整数倍の高さＨmの複数のメモリセル２１が列方向に配列されたメモリブロック１１とを備える。ここで、互いに隣接するスタンダードセル２０の境界の位置と、互いに隣接するメモリセル２１の境界の位置が一致する。
図１に示したＬＳＩは、例えば図２に示すように、スタンダードセル方式を用いて設計された複数の自動設計部１〜７、及び複数の自動設計部１〜７の周辺に配置され、スタンダードセル方式以外の手法で設計された自動設計部８を備える。自動設計部１は、図３に示すように、スタンダードセル領域１０と、スタンダードセル領域１０にそれぞれ隣接して配置される複数のメモリブロック１１〜１８を備える。図３の自動設計部１は模式的に示しており、現実にはグラフィックスプロセッサ等の大規模論理ＬＳＩでは種々のサイズの多数（例えば数百個）のメモリブロックが配置される場合がある。図２に示した自動設計部１の他の自動設計部２〜７は、自動設計部１と同様にメモリブロックが埋め込まれていても良く、スタンダードセル領域のみから構成されても良い。図３に示したメモリブロック１１とスタンダードセル領域１０の点線で囲んだ境界部分を拡大した平面図が図１に相当する。
図１に示したスタンダードセル２０のそれぞれは、ＮＡＮＤゲート、ＮＯＲゲート、ＮＯＴゲート（インバータ）、及びフリップフロップ等の素子を構成するセルである。スタンダードセル２０は、互いに隣接するｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5、及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6にまたがってそれぞれ設けられる。ｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6は、図４に示すように列方向に互いに周期的且つ交互に配置されている。ｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5の列方向の高さＨpと、ｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6の列方向の高さＨnは等しい。また、スタンダードセル２０の境界上には、電源配線５１〜５７が行方向に延伸している。
図１に示したスタンダードセル２０では、隣接するｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5とｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6との境界位置、電源配線５１〜５７の位置、ｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5とｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6の境界から内部パターンまでの距離等の、境界部分のパターンがルール化されている。スタンダードセル２０が互いに接して配置されることで、スタンダードセル２０同士の電源配線５１〜５７やｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6が接続される。
一方、メモリブロック１１ではメモリセル２１のピッチを基準としてレイアウト設計がなされる。メモリブロック１１は、図１及び図５に示すように、複数のメモリセル２１と、メモリセル２１の周囲に配置された読み出し及び書き込み回路３１〜３４と、スタンダードセル２０との境界側に配置されたインターフェース（Ｉ／Ｆ）回路４１,４２を備える。メモリセル２１は、ＳＲＡＭセル等の記憶素子である。ここで、メモリセル２１は、スタンダードセル２０の高さＨsの整数倍の高さＨmを有する。本発明の実施の形態においては、図１に示したメモリセル２１の高さＨmはスタンダードセル２０の高さＨsと一致し、列方向のメモリセル２１のピッチとスタンダードセル２０のピッチが一致する。
読み出し及び書き込み回路３１〜３４は、必要に応じてメモリセル２１からデータの読み出し、メモリセル２１へデータを書き込む。読み出し及び書き込み回路３１〜３４の高さＨrwは、メモリセル２１の高さＨmの整数倍である。本発明の実施の形態においては、読み出し及び書き込み回路３１〜３４の高さＨrwは、メモリセル２１の高さＨmと一致する。
Ｉ／Ｆ回路４１,４２は、必要に応じてメモリセル２１から読み出されたデータをスタンダードセル２０へ伝達し、スタンダードセル２０から伝達されたメモリセル２１に書き込むデータをメモリセル２１に伝達する。Ｉ／Ｆ回路４１,４２の高さＨiは、メモリセル２１の高さＨmの整数倍である。本発明の実施の形態においては、Ｉ／Ｆ回路４１,４２の高さＨiは、メモリセル２１の高さＨm及び読み出し及び書き込み回路３１〜３４の高さＨrwの２倍である。即ち、Ｉ／Ｆ回路４１,４２の高さはスタンダードセル２０の高さＨsの２倍となる。また、列方向の端部のメモリセル２１に隣接して周辺回路４３が配置されている。周辺回路４３の高さＨpは、メモリセル２１の高さＨmと一致する。
ここで、列方向に互いに隣接するスタンダードセル２０の境界の位置と、列方向に互いに隣接するメモリセル２１の境界の位置が一致する。このため、電源配線５１〜５４を、列方向に互いに隣接するスタンダードセル２０の境界、及び列方向に互いに隣接するメモリセル２１の境界上に、メモリブロック１１からスタンダードセル領域１０まで行方向に直線的に延伸するように配置することができる。電源配線５１〜５４は、スタンダードセル２０及びメモリセル２１のそれぞれに電源電圧ＶＤＤや接地電位ＧＮＤを与えることが可能である。
更に、ｐウェルＲＯＷj+1，ＲＯＷj+3及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4を、図１及び図４に示すように、メモリブロック１１からスタンダードセル領域１０まで行方向にそれぞれ延伸するように配置される。スタンダードセル２０及びメモリセル２１に含まれる素子のそれぞれは、ｐウェルＲＯＷj+1，ＲＯＷj+3，及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4にそれぞれ設けることができる。
このように、メモリブロック１１内のスタンダードセル領域１０との行方向の境界の位置において、メモリブロック１１とスタンダードセル領域１０で共通の電源配線５１〜５４及びｐウェルＲＯＷj+1，ＲＯＷj+3，ＲＯＷj+5及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4，ＲＯＷj+6を用いることができる。即ち、図１及び図１の点線で囲んだ部分を拡大した図６に示すように、メモリブロック１１とスタンダードセル領域１０との行方向における境界部分において、メモリブロック１１とスタンダードセル領域１０メモリブロック１１のデザインルールが、スタンダードセル２０のデザインルールを満たす。したがって、メモリブロック１１及びスタンダードセル領域１０のそれぞれのパターンは、メモリブロック１１とスタンダードセル領域１０との境界の位置まで配置することができ、メモリブロック１１とスタンダードセル領域１０とを互いに接して配置可能となる。
図１に示したＬＳＩの比較例を図８に示す。メモリブロック３１１ではメモリセル３２１のピッチを基準にしてレイアウト設計がなされる。このため、列方向に隣接するメモリセル３２１の境界のパターンピッチは、スタンダードセル３２０のピッチとは異なる。そこで、メモリブロック３１１とスタンダードセル領域３１０の間には互いにデザインルールが違反しないように、行方向に幅Ｓ１、列方向に幅Ｓ２のスペース領域３００が設けられている。この結果、チップ面積が増大する。
これに対して、図１に示したＬＳＩでは、メモリブロック１１とスタンダードセル２０が互いに接して配置されているので、図８に示すような余分なスペース領域をなくすことができる。特にメモリブロック１１として小規模なものが多数用いられる場合には顕著にチップ面積を削減可能となる。
また、図８に示した比較例のメモリブロック３１１は、スタンダードセル領域３１０には延伸しないブロック側電源配線３５１〜３５３が接続され、ブロック側電源配線３５１〜３５３が上層の上層電源配線３７１,３７２に接続される。上層電源配線３７１,３７２からブロック側電源配線３５１〜３５３を介してメモリブロック３１１に十分な電源を供給するために、上層電源配線３７１,３７２には一定線幅Ｗ１,Ｗ２が必要である。上層電源配線３７１,３７２の線幅Ｗ１,Ｗ２を大きくとると、メモリブロック３１１上に配線可能な信号線の本数が少なくなる。よって、上層電源配線３７１,３７２を避けて信号線を配線しなければならず、チップ面積が増大する。
これに対して、図１に示したＬＳＩでは、電源配線５１〜５４を、列方向のメモリセル２１の境界及びスタンダードセル２０の境界上に直線的に連続して配線することができる。電源配線５１〜５４でメモリブロック１１に電源が供給可能となるので、図８に示すような上層電源配線の線幅を比較的狭くすることができる。或いは電源配線５１〜５４でメモリブロック１１に十分な電源が供給されれば、上層電源配線数を削減したり、配線しなくても良い場合もある。
また、図８に示した比較例のＬＳＩでは、メモリブロック３１１のウェルと、スタンダードセル領域３１０のウェルを互いに接続することができず、個別に配置しなければならない。これに対して、図１に示したＬＳＩでは、ｐウェルＲＯＷj+1，ＲＯＷj+3及びｎウェルＲＯＷj，ＲＯＷj+2，ＲＯＷj+4をメモリブロック１１からスタンダードセル領域１０まで連続して配置可能なので、チップ面積を削減可能となる。
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、図１１に示したメモリセル２１の高さＨmは、スタンダードセル２０の高さＨsの１／２倍、１／３倍、・・・・・１／ｎ倍（ｎは整数）であっても良い。例えば図７に示すように、スタンダードセル２０の高さＨsの１／２倍の高さＨm1を有するメモリセル２１ｘを備えていても良い。この場合、例えば読み出し及び書き込み回路３１〜３８の高さＨrw1はメモリセル２１ｘの高さＨm1と一致し、Ｉ／Ｆ回路４１〜４４の高さＨi1はメモリセル２１ｘの高さＨm1及び読み出し及び書き込み回路３１〜３８の高さＨrw1の２倍の高さＨi1を有する。図７に示したＬＳＩにおいても、メモリセル２１の高さＨmがスタンダードセル２０の高さＨsの整数倍であれば、列方向に互いに隣接するスタンダードセル２０の境界の境界と、列方向に互いに隣接するメモリセル２１ｘの境界の位置が一致するので、メモリブロック１１とスタンダードセル領域１０を互いに接して配置することができる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体集積回路の一部の一例を示す平面図（図３の点線で囲んだ部分の拡大図）である。 本発明の実施の形態に係る半導体集積回路の一例を示すブロック図である。 本発明の実施の形態に係る自動設計部の一例を示すブロック図である。 本発明の実施の形態に係るｐウェル及びｎウェルの一例を示す平面図である。 本発明の実施の形態に係る半導体集積回路の一例を示すブロック図である。 本発明の実施の形態に係るメモリブロックとスタンダードセル領域の境界部分を示す平面図（図１の点線で囲んだ部分の拡大図）である。 本発明のその他の実施の形態に係る半導体集積回路の一例を示す平面図である。 比較例のメモリブロックとスタンダードセル領域の境界部分を示す平面図である。
符号の説明
１〜８…自動設計部
１０…スタンダードセル領域
１１〜１８…メモリブロック
２０…スタンダードセル
２１，２１ｘ…メモリセル
３１〜３４…読み出し及び書き込み回路
４１,４２…インターフェース回路（I／Ｆ回路）
５１〜５７…電源配線
１００…半導体集積回路（ＬＳＩ）

Claims (5)

  1. 同一の高さを有する複数のスタンダードセルが列方向に配列されたスタンダードセル領域と、
    行方向において前記スタンダードセル領域と接し、前記高さの整数倍の高さの複数のメモリセルが列方向に配列されたメモリブロック
    とを備え、互いに隣接する前記スタンダードセルの境界の位置と、互いに隣接する前記メモリセルの境界の位置が一致することを特徴とする半導体集積回路。
  2. 前記メモリブロックから前記スタンダードセル領域まで、互いに隣接する前記スタンダードセルの境界及び互いに隣接する前記メモリセルの境界上に行方向に延伸する電源配線を更に備えることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記メモリブロック及び前記スタンダードセル領域は、それぞれ列方向に交互に配列され、前記メモリブロックから前記スタンダードセル領域まで行方向に延伸する複数のｐウェル及び複数のｎウェルを備えることを特徴とする請求項１又は２に記載の半導体集積回路。
  4. 前記メモリブロックは、前記メモリセルと前記スタンダードセル領域の間に配置された、前記メモリセルの整数倍の高さのインターフェース回路を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
  5. 複数の前記メモリブロックはＳＲＡＭであり、サイズが互いに異なることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
JP2005121388A 2005-04-19 2005-04-19 半導体集積回路 Pending JP2006303108A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005121388A JP2006303108A (ja) 2005-04-19 2005-04-19 半導体集積回路
US11/406,987 US7478358B2 (en) 2005-04-19 2006-04-19 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005121388A JP2006303108A (ja) 2005-04-19 2005-04-19 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2006303108A true JP2006303108A (ja) 2006-11-02

Family

ID=37233573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005121388A Pending JP2006303108A (ja) 2005-04-19 2005-04-19 半導体集積回路

Country Status (2)

Country Link
US (1) US7478358B2 (ja)
JP (1) JP2006303108A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060171200A1 (en) * 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US8631383B2 (en) * 2008-06-30 2014-01-14 Qimonda Ag Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit
US8645893B1 (en) * 2012-10-23 2014-02-04 Arm Limited Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance
JP6029434B2 (ja) * 2012-11-27 2016-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9070551B2 (en) * 2013-06-18 2015-06-30 Qualcomm Incorporated Method and apparatus for a diffusion bridged cell library
US9704846B1 (en) 2013-10-04 2017-07-11 Pdf Solutions, Inc. IC chips containing a mixture of standard cells obtained from an original set of design rules and enhanced standard cells that are a substantially uniform variant of the original set of design rules and methods for making the same
GB2520275B (en) * 2013-11-13 2020-03-18 Advanced Risc Mach Ltd A method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261781A (ja) * 1997-03-17 1998-09-29 Hitachi Ltd 半導体装置及びシステム
JP2003264231A (ja) * 2002-03-11 2003-09-19 Mitsubishi Electric Corp レイアウト設計方法および半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0387812A3 (en) * 1989-03-14 1992-08-05 Fujitsu Limited Bipolar integrated circuit having a unit block structure
US6675361B1 (en) 1993-12-27 2004-01-06 Hyundai Electronics America Method of constructing an integrated circuit comprising an embedded macro
US5737236A (en) * 1996-02-08 1998-04-07 Motorola, Inc. Apparatus and method for the automatic determination of a standard library height within an integrated circuit design
US6477687B1 (en) * 1998-06-01 2002-11-05 Nvidia U.S. Investment Company Method of embedding RAMS and other macrocells in the core of an integrated circuit chip
US6536028B1 (en) * 2000-03-14 2003-03-18 Ammocore Technologies, Inc. Standard block architecture for integrated circuit design
US6470475B2 (en) * 2000-11-23 2002-10-22 Stmicroelectronics Ltd. Synthesizable synchronous static RAM
US6931606B1 (en) * 2001-10-15 2005-08-16 Lsi Logic Corporation Automatic method and system for instantiating built-in-test (BIST) modules in ASIC memory designs
US20030208738A1 (en) * 2002-04-24 2003-11-06 Yu-Ming Hsu Design method for full chip element on memory
US6938226B2 (en) * 2003-01-17 2005-08-30 Infineon Technologies Ag 7-tracks standard cell library

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261781A (ja) * 1997-03-17 1998-09-29 Hitachi Ltd 半導体装置及びシステム
JP2003264231A (ja) * 2002-03-11 2003-09-19 Mitsubishi Electric Corp レイアウト設計方法および半導体装置

Also Published As

Publication number Publication date
US20060243955A1 (en) 2006-11-02
US7478358B2 (en) 2009-01-13

Similar Documents

Publication Publication Date Title
JP4357409B2 (ja) 半導体集積回路装置及びその設計方法
JP2006303108A (ja) 半導体集積回路
JP5230251B2 (ja) 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
US8132142B2 (en) Various methods and apparatuses to route multiple power rails to a cell
US7956421B2 (en) Cross-coupled transistor layouts in restricted gate level layout architecture
US7872283B2 (en) Semiconductor integrated circuit and multi-chip module
JP2005203447A (ja) 半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法
KR100732923B1 (ko) 기본 셀, 반도체 집적 회로 장치, 배선 방법 및 배선 장치
US20090113370A1 (en) Layout designing method for semiconductor device and layout design supporting apparatus for the same
JP2008166495A (ja) 半導体集積回路装置
JP4204444B2 (ja) 半導体集積回路の設計方法
JP5216287B2 (ja) 半導体装置
US11675949B2 (en) Space optimization between SRAM cells and standard cells
JP5356904B2 (ja) 半導体集積回路チップ
JP2010067657A (ja) 半導体集積回路装置とテスト端子配置方法
CN110392922B (zh) 半导体集成电路装置
US7864555B2 (en) Production method for semiconductor storage device and semiconductor storage device
JP3996735B2 (ja) 半導体装置
JP2008258424A (ja) 半導体集積回路装置
JP2010123895A (ja) 半導体集積回路装置およびレイアウト方法
JP2006041480A (ja) 半導体装置におけるパッド部の配線構造
WO2012160736A1 (ja) 半導体装置
JP4574784B2 (ja) 半導体装置および半導体装置のレイアウト方法
US10417368B2 (en) Semiconductor device and layout design method thereof
JP2011114014A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110823