JP3161338B2 - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP3161338B2 JP3161338B2 JP22040096A JP22040096A JP3161338B2 JP 3161338 B2 JP3161338 B2 JP 3161338B2 JP 22040096 A JP22040096 A JP 22040096A JP 22040096 A JP22040096 A JP 22040096A JP 3161338 B2 JP3161338 B2 JP 3161338B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方式に関し、特にスタンダードセルのセルレ
イアウト方式及び電源配線、信号配線のレイアウト生成
方式に関する。
レイアウト方式に関し、特にスタンダードセルのセルレ
イアウト方式及び電源配線、信号配線のレイアウト生成
方式に関する。
【０００２】
【従来の技術】スタンダードセル集積回路のレイアウト
方式の従来技術としては、例えば特開昭６４−５３４３
０号公報、あるいは特開昭６２−２９１１３６号公報な
どの記載が参照される。上記特開昭６４−５３４３０号
公報には配線チャネルの面積を減少してセルの集積度を
向上するよにした半導体集積回路の構成が提案され、ま
た、上記特開昭６２−２９１１３６号公報には、論理機
能ブロック間の配線の複雑さを低減可能とし論理機能ブ
ロック上を第２層及び第３層配線がある程度自由に通過
させて配線できるようにした、３層金属配線構造を有す
る半導体集積回路の配線方法が提案されている。
方式の従来技術としては、例えば特開昭６４−５３４３
０号公報、あるいは特開昭６２−２９１１３６号公報な
どの記載が参照される。上記特開昭６４−５３４３０号
公報には配線チャネルの面積を減少してセルの集積度を
向上するよにした半導体集積回路の構成が提案され、ま
た、上記特開昭６２−２９１１３６号公報には、論理機
能ブロック間の配線の複雑さを低減可能とし論理機能ブ
ロック上を第２層及び第３層配線がある程度自由に通過
させて配線できるようにした、３層金属配線構造を有す
る半導体集積回路の配線方法が提案されている。
【０００３】これらの従来技術においては、スタンダー
ドセルは、通常、セル内部に横方向に横断する電源配線
を有しており、多くの場合、この電源配線は、第１配線
層上に設けられている。
ドセルは、通常、セル内部に横方向に横断する電源配線
を有しており、多くの場合、この電源配線は、第１配線
層上に設けられている。
【０００４】図６（Ａ）は、この種のスタンダードセル
の例として、ＣＭＯＳの２入力ＮＡＮＤセルを示してい
る。図中、５１はセル外形、５２はＶＤＤ電源配線、５
３はＶＳＳ電源配線のセル内部部分である。５４、５
４″は入力信号端子、５４′は出力信号端子である。５
７、５８はそれぞれ並列ＰＭＯＳトランジスタ、直列Ｎ
ＭＯＳトランジスタを示す。
の例として、ＣＭＯＳの２入力ＮＡＮＤセルを示してい
る。図中、５１はセル外形、５２はＶＤＤ電源配線、５
３はＶＳＳ電源配線のセル内部部分である。５４、５
４″は入力信号端子、５４′は出力信号端子である。５
７、５８はそれぞれ並列ＰＭＯＳトランジスタ、直列Ｎ
ＭＯＳトランジスタを示す。
【０００５】図６（Ｂ）は、図６（Ａ）のようなセルを
並べてセル列を構成した例を示している。図６（Ｂ）に
おいて、６１、６１′はセル列を６２、６２′及び６
３、６３′はそれぞれＶＤＤ、ＶＳＳの電源配線を示
す。
並べてセル列を構成した例を示している。図６（Ｂ）に
おいて、６１、６１′はセル列を６２、６２′及び６
３、６３′はそれぞれＶＤＤ、ＶＳＳの電源配線を示
す。
【０００６】従来のスタンダードセルでは、大域的な配
線主軸を一定にしている領域では、セル列を並べる方向
は、一方向に限定される。図６に示した例では、第１、
第３層など奇数層が水平方向に、第２層など偶数層が垂
直方向に配線主軸が選ばれ、セル列は水平方向のみであ
る。そして、従来技術の場合、チップ内全域でこれらの
方向は一定とすることが多い。
線主軸を一定にしている領域では、セル列を並べる方向
は、一方向に限定される。図６に示した例では、第１、
第３層など奇数層が水平方向に、第２層など偶数層が垂
直方向に配線主軸が選ばれ、セル列は水平方向のみであ
る。そして、従来技術の場合、チップ内全域でこれらの
方向は一定とすることが多い。
【０００７】図６（Ｂ）を参照して、電源等の配線は、
セル列中の隣接セルをすき間を空けずに配置することに
より形成される。また、実際の論理機能セルが配置され
ないところにはトランジスタを含まず、図６（Ａ）の５
２、５３の配線を有するダミーセルが配置される。
セル列中の隣接セルをすき間を空けずに配置することに
より形成される。また、実際の論理機能セルが配置され
ないところにはトランジスタを含まず、図６（Ａ）の５
２、５３の配線を有するダミーセルが配置される。
【０００８】
【発明が解決しようとする課題】上記した従来のセルレ
イアウト方式においては、チップ内部の配線主軸を一定
にとる局所領域で、セル列の配置の水平・垂直向きを混
在させることが困難とされ、このため配置の自由度が小
さいという問題点を有している。その理由は以下の通り
である。
イアウト方式においては、チップ内部の配線主軸を一定
にとる局所領域で、セル列の配置の水平・垂直向きを混
在させることが困難とされ、このため配置の自由度が小
さいという問題点を有している。その理由は以下の通り
である。
【０００９】すなわち、従来のセルのレイアウト方式
は、セルを列状に並べる際に、セル列に電源を供給する
ための下位配線層の電源配線が、セル列に沿った方向に
形成される。ＣＭＯＳのスタンダードセルでは、前述し
たように、第１配線層を用いる場合がほとんどであり、
大域的に設定されている主軸に沿った信号配線の配線性
を損なわないためには、セル列を一方向に並べざるを得
ない、ためである。
は、セルを列状に並べる際に、セル列に電源を供給する
ための下位配線層の電源配線が、セル列に沿った方向に
形成される。ＣＭＯＳのスタンダードセルでは、前述し
たように、第１配線層を用いる場合がほとんどであり、
大域的に設定されている主軸に沿った信号配線の配線性
を損なわないためには、セル列を一方向に並べざるを得
ない、ためである。
【００１０】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、スタンダードセル
チップ内部の局所的な各配線層の主軸方向が一定である
領域においてセルを縦にして並べる部分と、横にして並
べる部分を混在させることを可能とし、レイアウトの自
由度を向上させるレイアウト方式を提供することにあ
る。
なされたものであって、その目的は、スタンダードセル
チップ内部の局所的な各配線層の主軸方向が一定である
領域においてセルを縦にして並べる部分と、横にして並
べる部分を混在させることを可能とし、レイアウトの自
由度を向上させるレイアウト方式を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のスタンダードセルのレイアウト方式は、複
数個のトランジスタをもち、ある一定の高さを有する論
理機能セルを並べ、水平及び垂直方向に想定した配線ト
ラックに合わせてセル間信号を多層配線で接続して論理
を実現するスタンダードセル方式の集積回路のセル設計
及び配置・配線方式において、論理機能セル内には該セ
ルを横方向に貫く電源配線を配設せずに、所定の限定さ
れた寸法の電源端子定義をセル内部に有し、水平及び垂
直のいずれについても隣接する配線トラック上に位置す
る端子は、互いに水平配線トラック及び垂直配線トラッ
クともに異なる格子点を含むよう配置定義され、前記セ
ルを配線主軸方向が一定である領域に、水平方向及び垂
直方向のセル列を混在できるよう配置する手段と、配置
したセル列に沿った方向の主軸配線層で電源配線を行な
う手段と、により配置・配線を行なうことを特徴とす
る。
め、本発明のスタンダードセルのレイアウト方式は、複
数個のトランジスタをもち、ある一定の高さを有する論
理機能セルを並べ、水平及び垂直方向に想定した配線ト
ラックに合わせてセル間信号を多層配線で接続して論理
を実現するスタンダードセル方式の集積回路のセル設計
及び配置・配線方式において、論理機能セル内には該セ
ルを横方向に貫く電源配線を配設せずに、所定の限定さ
れた寸法の電源端子定義をセル内部に有し、水平及び垂
直のいずれについても隣接する配線トラック上に位置す
る端子は、互いに水平配線トラック及び垂直配線トラッ
クともに異なる格子点を含むよう配置定義され、前記セ
ルを配線主軸方向が一定である領域に、水平方向及び垂
直方向のセル列を混在できるよう配置する手段と、配置
したセル列に沿った方向の主軸配線層で電源配線を行な
う手段と、により配置・配線を行なうことを特徴とす
る。
【００１２】本発明の概要を以下に説明する。本発明に
おいては、セルの内部に電源を供給するための固有の電
源配線を持たず、第１配線層に定義された電源端子を有
する（図１（Ａ）の２参照）。また、電源以外の入力・
出力信号端子（図１（Ａ）の４、４′、４″参照）は、
セル内部または外周上の配線トラックの交点を含むよう
に定義され、かつ水平方向あるいは垂直方向に相隣り合
う配線トラック上に位置する端子は、その配線軸と交わ
る方向の軸では、異なる配線トラック上に位置するよう
定義されている。
おいては、セルの内部に電源を供給するための固有の電
源配線を持たず、第１配線層に定義された電源端子を有
する（図１（Ａ）の２参照）。また、電源以外の入力・
出力信号端子（図１（Ａ）の４、４′、４″参照）は、
セル内部または外周上の配線トラックの交点を含むよう
に定義され、かつ水平方向あるいは垂直方向に相隣り合
う配線トラック上に位置する端子は、その配線軸と交わ
る方向の軸では、異なる配線トラック上に位置するよう
定義されている。
【００１３】このようなレイアウト方式のセルで、セル
列を水平方向及び垂直方向に混在させて配置する配置手
段およびそのセル列の方向に応じて水平方向のセル列に
は、第１配線層で、また垂直方向のセル列には第２配線
層で電源配線を行なう電源配線手段が用いられる（図２
参照）。
列を水平方向及び垂直方向に混在させて配置する配置手
段およびそのセル列の方向に応じて水平方向のセル列に
は、第１配線層で、また垂直方向のセル列には第２配線
層で電源配線を行なう電源配線手段が用いられる（図２
参照）。
【００１４】図１（Ａ）に示したセルを、垂直方向及び
水平方向のセル列を混在するように並べる。その際、従
来技術と異なり、セル内部を横断する電源構造がないた
め、電源配線は形成されない。また、電源配線手段でセ
ル列に沿った配線主軸の配線層上に電源配線（図１
（Ｂ）の１４、１４′、１５、１５′、１６、１７参
照）を形成する。これにより、配線主軸が一定の領域内
に、垂直方向及び水平方向のセル列を同時に配置するこ
とができる。
水平方向のセル列を混在するように並べる。その際、従
来技術と異なり、セル内部を横断する電源構造がないた
め、電源配線は形成されない。また、電源配線手段でセ
ル列に沿った配線主軸の配線層上に電源配線（図１
（Ｂ）の１４、１４′、１５、１５′、１６、１７参
照）を形成する。これにより、配線主軸が一定の領域内
に、垂直方向及び水平方向のセル列を同時に配置するこ
とができる。
【００１５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１６】図１（Ａ）は、本発明の実施の形態に係る
セルを模式的に示した図であり、図１（Ｂ）は、このセ
ルを主軸が一定方向の領域に配置した結果の一例を模式
的に示した図である。
セルを模式的に示した図であり、図１（Ｂ）は、このセ
ルを主軸が一定方向の領域に配置した結果の一例を模式
的に示した図である。
【００１７】図１（Ａ）の１はセルの外形、２、３は電
源端子、４は入出力信号端子、５は水平方向の配線トラ
ック、６は垂直方向の配線トラックを示している。図１
においては、セルとしてＭＯＳ回路を想定しており、２
はＶＤＤ電源、３はＶＳＳ電源（グランド）である。
源端子、４は入出力信号端子、５は水平方向の配線トラ
ック、６は垂直方向の配線トラックを示している。図１
においては、セルとしてＭＯＳ回路を想定しており、２
はＶＤＤ電源、３はＶＳＳ電源（グランド）である。
【００１８】また、図１に示すセルにおいて、３個存在
する入力及び出力信号端子４、４′、４″は、水平方向
の配線トラック５について互いに隣り合うトラック上に
存在し、直交する方向（垂直方向）では異なる配線トラ
ック上に乗るように定義されている。例えば端子４、
４′は、互いに隣接する水平トラック５、５′上に各々
乗っているが、これらは互いに異なる垂直トラック６、
６′に位置している。
する入力及び出力信号端子４、４′、４″は、水平方向
の配線トラック５について互いに隣り合うトラック上に
存在し、直交する方向（垂直方向）では異なる配線トラ
ック上に乗るように定義されている。例えば端子４、
４′は、互いに隣接する水平トラック５、５′上に各々
乗っているが、これらは互いに異なる垂直トラック６、
６′に位置している。
【００１９】図１（Ｂ）は、このセルを配置したもので
ある。１１、１２は水平方向に並べたセル列、１３は垂
直方向に並べたセル列である。これらのセル列を含む領
域は、配線主軸が一定の方向としている。
ある。１１、１２は水平方向に並べたセル列、１３は垂
直方向に並べたセル列である。これらのセル列を含む領
域は、配線主軸が一定の方向としている。
【００２０】ここでは、第１、第３など奇数番目の配線
層の主軸が水平方向であり、第２、第４など偶数番目の
配線層の主軸が垂直方向にとっている。
層の主軸が水平方向であり、第２、第４など偶数番目の
配線層の主軸が垂直方向にとっている。
【００２１】図１（Ｂ）において、１４、１４′、１
５、１５′は第１配線層により形成された電源配線であ
り、１６、１７は第２配線層に形成された垂直方向の電
源配線層である。１８、１９はセルの第１配線層に定義
された電源端子で、第２配線層の電源配線１６、１７に
接続される。また、２０、２１はセルの電源端子上に電
源配線手段が配置した第１配線層、第２配線層間のスル
ーホールである。
５、１５′は第１配線層により形成された電源配線であ
り、１６、１７は第２配線層に形成された垂直方向の電
源配線層である。１８、１９はセルの第１配線層に定義
された電源端子で、第２配線層の電源配線１６、１７に
接続される。また、２０、２１はセルの電源端子上に電
源配線手段が配置した第１配線層、第２配線層間のスル
ーホールである。
【００２２】以上までの工程が、図２のフローチャート
のステップＳ１、Ｓ２である。すなわち、フロアプラン
に応じて主軸一定の領域にセル列を水平・垂直混在で配
置し（ステップＳ１）、セル列の方向に応じて同方向を
主軸とする配線層で電源配線を行う（ステップＳ２）。
のステップＳ１、Ｓ２である。すなわち、フロアプラン
に応じて主軸一定の領域にセル列を水平・垂直混在で配
置し（ステップＳ１）、セル列の方向に応じて同方向を
主軸とする配線層で電源配線を行う（ステップＳ２）。
【００２３】図１（Ｂ）中には、１本の信号配線を行な
った状態を示している。２３、２７の位置にある信号端
子間を２４、２４′の第２層配線、２６の第３層配線、
２５、２５′は２−３層間スルーホール、２３、２７は
１−２層間スルーホールである。
った状態を示している。２３、２７の位置にある信号端
子間を２４、２４′の第２層配線、２６の第３層配線、
２５、２５′は２−３層間スルーホール、２３、２７は
１−２層間スルーホールである。
【００２４】配線工程を示したのが、図２のフローチャ
ートの最後のステップＳ３である。ここで、２４、２
４′の第２層信号配線は、それぞれセルの信号端子に向
って各々セルの横方向、縦方向から接続されている。
ートの最後のステップＳ３である。ここで、２４、２
４′の第２層信号配線は、それぞれセルの信号端子に向
って各々セルの横方向、縦方向から接続されている。
【００２５】一定の配線主軸の領域中に、水平方向のセ
ル列と垂直方向のセル列を混在させた場合、セルから見
ると自身の信号端子に主に接続される第２層信号配線
が、どの方向のセル列に含まれるかによって、縦および
横のいずれの向きからも入ってくることになる。
ル列と垂直方向のセル列を混在させた場合、セルから見
ると自身の信号端子に主に接続される第２層信号配線
が、どの方向のセル列に含まれるかによって、縦および
横のいずれの向きからも入ってくることになる。
【００２６】このような場合の配線接続性を高めるため
に、隣接する配線トラック上の端子は直交する向きでは
互いに異なるトラック上に定義される。
に、隣接する配線トラック上の端子は直交する向きでは
互いに異なるトラック上に定義される。
【００２７】図３は、上述した第２層信号配線がセルの
信号端子に入ってくる形態を示している。図３におい
て、３１は、図１（Ｂ）の水平方向列３１、３２に属す
るセルで、３４は垂直方向列３３に属するセルである。
後者については、向きを９０°回転させて示している。
図３において、３２、３２′、３５、３５′は信号端子
であり、各々３３、３３′、３６、３６′の第２層信号
配線が端続されており、端子上には１−２層間スルーホ
ールが置かれる。
信号端子に入ってくる形態を示している。図３におい
て、３１は、図１（Ｂ）の水平方向列３１、３２に属す
るセルで、３４は垂直方向列３３に属するセルである。
後者については、向きを９０°回転させて示している。
図３において、３２、３２′、３５、３５′は信号端子
であり、各々３３、３３′、３６、３６′の第２層信号
配線が端続されており、端子上には１−２層間スルーホ
ールが置かれる。
【００２８】図３に示すように、隣接する端子は互いに
異なる配線トラック上に定義されており、同一方向から
入ってくる３３、３３′及び３６、３６′の配線を接続
することができる。
異なる配線トラック上に定義されており、同一方向から
入ってくる３３、３３′及び３６、３６′の配線を接続
することができる。
【００２９】
【実施例】次に、本発明の実施例として具体的なレイア
ウトを示す。
ウトを示す。
【００３０】図４は、ＣＭＯＳの２入力ＮＡＮＤセル１
０１、インバータセル１１１が各々水平、垂直列の一部
として配置された状態を図示したものである。なお、図
４の等価回路を図５に示す。
０１、インバータセル１１１が各々水平、垂直列の一部
として配置された状態を図示したものである。なお、図
４の等価回路を図５に示す。
【００３１】図４を参照して、水平列には、ＶＤＤ配線
１０９、ＶＳＳ配線１１０が第１配線層で形成され、端
子１０２、１０２′および１０３でセル１０１に接続さ
れる。１０７は並列接続されたＰＭＯＳトランジスタで
あり、１０８は直列接続されたＮＭＯＳトランジスタで
ある。
１０９、ＶＳＳ配線１１０が第１配線層で形成され、端
子１０２、１０２′および１０３でセル１０１に接続さ
れる。１０７は並列接続されたＰＭＯＳトランジスタで
あり、１０８は直列接続されたＮＭＯＳトランジスタで
ある。
【００３２】一方、垂直列には、ＶＤＤ配線１１９、Ｖ
ＳＳ配線１２０が第２配線層で形成され、端子１１２お
よび１１３に１−２層間スルーホールが置かれて、セル
１１に接続される。信号配線は、セル１の出力端子１０
４′から第２層配線１２２、第３層配線１２４、第２層
配線１２５によりインバータセル１１１の入力端子１１
４へ接続されている。途中の１２１、１２１′および１
２３、１２３′はそれぞれ１−２層間スルーホール及び
２−３層間スルーホールを示す。
ＳＳ配線１２０が第２配線層で形成され、端子１１２お
よび１１３に１−２層間スルーホールが置かれて、セル
１１に接続される。信号配線は、セル１の出力端子１０
４′から第２層配線１２２、第３層配線１２４、第２層
配線１２５によりインバータセル１１１の入力端子１１
４へ接続されている。途中の１２１、１２１′および１
２３、１２３′はそれぞれ１−２層間スルーホール及び
２−３層間スルーホールを示す。
【００３３】
【発明の効果】以上説明したように、本発明による構造
のセルを用いることにより、配線主軸が一定の領域に水
平方向のセル列と垂直方向のセル列を混在させることが
できるようになり、回路の特性に応じてレイアウトの自
由度を増すことができる効果がある。
のセルを用いることにより、配線主軸が一定の領域に水
平方向のセル列と垂直方向のセル列を混在させることが
できるようになり、回路の特性に応じてレイアウトの自
由度を増すことができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を模式的に示す図で
ある。
ある。
【図２】本発明の実施の形態におけるセル列の配置、電
源配線の処理フローを示す流れ図である。
源配線の処理フローを示す流れ図である。
【図３】本発明の実施の形態における信号端子への第２
層配線の接続を示す図である。
層配線の接続を示す図である。
【図４】セルレイアウト及び配線の具体的実施例を示す
図である。
図である。
【図５】図４の等価回路を示す図である。
【図６】従来の技術を示す図である。
１ セル外形 ２、２′、３ 電源端子 ４ 入力・出力信号端子 ５、５′、５″ 水平配線トラック ６、６′、６″ 垂直配線トラック １１、１２ 水平方向セル列 １３ 垂直方向セル列 １４、１４′、１５、１５′ 第１層電源配線 １６、１７ 第２層電源配線 １８、１８′、１９、１９′ セル列１１、１２に含ま
れるセルの電源端子 ２０、２１ セル列１３に含まれるセルの電源端子 ２２、２３、２７ 信号端子 ２４、２４′ 端子２３、２７を接続する信号配線の第
２層配線 ２５、２５′ 端子２３、２７を接続する信号配線の２
−３層間スルーホール ２６ 端子２３、２７を接続する信号配線の第３層配線 ３１ 水平セル列中のセル ３２、３２′ 信号端子 ３３、３３′ 第２層配線 ３４ 垂直セル列中のセル（図１（Ｂ）に対して９０°
回転） ３５、３５′ 信号端子 ３６、３６′ 第２層信号配線 ５１ ＣＭＯＳ２入力ＮＡＮＤセル外形 ５２ 第１層ＶＤＤ配線 ５３ 第１層ＶＳＳ配線 ５４、５４″ 入力端子 ５４′ 出力端子 ５７ 並列ＰＭＯＳトランジスタ ５８ ＮＭＯＳトランジスタ ６１、６１′ 水平方向セル列 ６２、６２′ ＶＤＤ配線 ６３、６３′ ＶＳＳ配線 １０１ ＣＭＯＳ２入力ＮＡＮＤセル １０２、１０２′ ＶＤＤ端子 １０３ ＶＳＳ端子 １０４ 入力・出力信号端子 １０５、１０５′、１０５″ 水平配線トラック １０６、１０６′、１０６″ 垂直配線トラック １０７ ＰＭＯＳトランジスタ １０８ ＮＭＯＳトランジスタ １０９ 第１層ＶＤＤ配線 １１０ 第１層ＶＳＳ配線 １１１ ＣＭＯＳインバータセル １１２ ＶＤＤ端子 １１３ ＶＳＳ端子 １１４、１１４′ 入出力端子 １１５ 水平配線トラック １１６、１１６′ 垂直配線トラック １１７ ＰＭＯＳトランジスタ １１８ ＰＭＯＳトランジスタ １１９ 第２層ＶＤＤ配線 １２０ 第２層ＶＳＳ配線 １２１、１２１′ 端子４、１４間の信号配線の１−２
層間スルーホール １２２、１２２′ 端子４、１４間の信号配線の第２層
配線 １２３、１２３′ 端子４、１４間の信号配線の２−３
層間スルーホール １２４ 端子４、１４間の信号配線の第３層信号配線
れるセルの電源端子 ２０、２１ セル列１３に含まれるセルの電源端子 ２２、２３、２７ 信号端子 ２４、２４′ 端子２３、２７を接続する信号配線の第
２層配線 ２５、２５′ 端子２３、２７を接続する信号配線の２
−３層間スルーホール ２６ 端子２３、２７を接続する信号配線の第３層配線 ３１ 水平セル列中のセル ３２、３２′ 信号端子 ３３、３３′ 第２層配線 ３４ 垂直セル列中のセル（図１（Ｂ）に対して９０°
回転） ３５、３５′ 信号端子 ３６、３６′ 第２層信号配線 ５１ ＣＭＯＳ２入力ＮＡＮＤセル外形 ５２ 第１層ＶＤＤ配線 ５３ 第１層ＶＳＳ配線 ５４、５４″ 入力端子 ５４′ 出力端子 ５７ 並列ＰＭＯＳトランジスタ ５８ ＮＭＯＳトランジスタ ６１、６１′ 水平方向セル列 ６２、６２′ ＶＤＤ配線 ６３、６３′ ＶＳＳ配線 １０１ ＣＭＯＳ２入力ＮＡＮＤセル １０２、１０２′ ＶＤＤ端子 １０３ ＶＳＳ端子 １０４ 入力・出力信号端子 １０５、１０５′、１０５″ 水平配線トラック １０６、１０６′、１０６″ 垂直配線トラック １０７ ＰＭＯＳトランジスタ １０８ ＮＭＯＳトランジスタ １０９ 第１層ＶＤＤ配線 １１０ 第１層ＶＳＳ配線 １１１ ＣＭＯＳインバータセル １１２ ＶＤＤ端子 １１３ ＶＳＳ端子 １１４、１１４′ 入出力端子 １１５ 水平配線トラック １１６、１１６′ 垂直配線トラック １１７ ＰＭＯＳトランジスタ １１８ ＰＭＯＳトランジスタ １１９ 第２層ＶＤＤ配線 １２０ 第２層ＶＳＳ配線 １２１、１２１′ 端子４、１４間の信号配線の１−２
層間スルーホール １２２、１２２′ 端子４、１４間の信号配線の第２層
配線 １２３、１２３′ 端子４、１４間の信号配線の２−３
層間スルーホール １２４ 端子４、１４間の信号配線の第３層信号配線
Claims (1)
- 【請求項１】複数個のトランジスタをもち、ある一定の
高さを有する論理機能セルを並べ、水平及び垂直方向に
想定した配線トラックに合わせてセル間信号を多層配線
で接続して論理を実現するスタンダードセル方式の集積
回路のセル設計及び配置・配線方式において、 論理機能セル内には該セルを横方向に貫く電源配線を配
設せずに、限定された大きさの電源端子定義をセル内部
に有し、 水平及び垂直のいずれについても隣接する配線トラック
上に位置する端子は、互いに水平配線トラック及び垂直
配線トラックともに異なる格子点を含むよう配置定義さ
れ、 前記セルを配線主軸方向が一定である領域に、水平方向
及び垂直方向のセル列を混在できるよう配置する手段
と、 配置したセル列に沿った方向の主軸配線層で電源配線を
行なう手段と、 により配置・配線を行なうことを特徴とするレイアウト
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22040096A JP3161338B2 (ja) | 1996-08-02 | 1996-08-02 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22040096A JP3161338B2 (ja) | 1996-08-02 | 1996-08-02 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050851A JPH1050851A (ja) | 1998-02-20 |
| JP3161338B2 true JP3161338B2 (ja) | 2001-04-25 |
Family
ID=16750529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22040096A Expired - Fee Related JP3161338B2 (ja) | 1996-08-02 | 1996-08-02 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161338B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7036105B1 (en) * | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
| WO2007099581A1 (ja) | 2006-02-28 | 2007-09-07 | Fujitsu Limited | 半導体記憶装置の製造方法、半導体記憶装置 |
-
1996
- 1996-08-02 JP JP22040096A patent/JP3161338B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050851A (ja) | 1998-02-20 |
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