JPH08293551A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08293551A JPH08293551A JP7123183A JP12318395A JPH08293551A JP H08293551 A JPH08293551 A JP H08293551A JP 7123183 A JP7123183 A JP 7123183A JP 12318395 A JP12318395 A JP 12318395A JP H08293551 A JPH08293551 A JP H08293551A
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Abstract
(57)【要約】
【目的】 配線幅を増大することなく、しかも同電位の
配線を上層に設けることなくクリティカルパスの配線を
形成し、配線パターンのレイアウトの自由度を向上して
集積度を向上する。 【構成】 クリティカルパスに相当する配線層９ａとそ
の他の配線層９ｂを含む第１の配線層を形成し、その上
に層間絶縁膜１１ａを形成し、この層間絶縁膜に第１の
ビアホール１５とクリティカルパス９ａ上の溝１４をそ
れぞれ形成する。ビアホール１５と溝１４の内部のみを
導電材料８ｃで埋設し、その上に層間絶縁膜１１ｂを形
成し、これに第２のビアホール１６を形成した上で第２
の配線層８ｄを形成する。クリティカルパス９ａの膜厚
がその他の配線層９ｂの膜厚よりも厚く形成されるた
め、クリティカルパスの配線抵抗が低くなり、クリティ
カルパスの配線遅延時間を短縮し、回路全体の動作速度
を速くする。
配線を上層に設けることなくクリティカルパスの配線を
形成し、配線パターンのレイアウトの自由度を向上して
集積度を向上する。 【構成】 クリティカルパスに相当する配線層９ａとそ
の他の配線層９ｂを含む第１の配線層を形成し、その上
に層間絶縁膜１１ａを形成し、この層間絶縁膜に第１の
ビアホール１５とクリティカルパス９ａ上の溝１４をそ
れぞれ形成する。ビアホール１５と溝１４の内部のみを
導電材料８ｃで埋設し、その上に層間絶縁膜１１ｂを形
成し、これに第２のビアホール１６を形成した上で第２
の配線層８ｄを形成する。クリティカルパス９ａの膜厚
がその他の配線層９ｂの膜厚よりも厚く形成されるた
め、クリティカルパスの配線抵抗が低くなり、クリティ
カルパスの配線遅延時間を短縮し、回路全体の動作速度
を速くする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
回路動作上の配線遅延が全体の遅延を律速するクリティ
カルパスを改善した半導体装置とその製造方法に関す
る。
回路動作上の配線遅延が全体の遅延を律速するクリティ
カルパスを改善した半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】従来の多層配線構造を有する半導体装置
では、回路動作の高速化を図るためにクリティカルパス
の抵抗を低減する工夫がなされている。図８はその一例
の半導体装置の断面図である。すなわち素子分離領域２
が選択的に形成されている半導体基板１上に第１の層間
絶縁膜４が形成され、この層間絶縁膜４には素子領域に
対して選択的に開口されたコンタクトホール３が開設さ
れる。
では、回路動作の高速化を図るためにクリティカルパス
の抵抗を低減する工夫がなされている。図８はその一例
の半導体装置の断面図である。すなわち素子分離領域２
が選択的に形成されている半導体基板１上に第１の層間
絶縁膜４が形成され、この層間絶縁膜４には素子領域に
対して選択的に開口されたコンタクトホール３が開設さ
れる。
【０００３】これら第１の層間絶縁膜４上、及びコンタ
クトホール３内には、下から順に、膜厚６００Åのチタ
ン５ａ、膜厚１０００Åの窒化チタン６ａから成るバリ
ア層が配線パターンとして形成され、さらに、コンタク
トホール３内にはタングステン７ａが埋設されている。
前記窒化チタン６ａ上、及びコンタクトホール３を埋設
しているタングステン７ａ上にはアルミニウム８ｂが形
成され、さらにその上には、アルミニウムをフォトリソ
グラフィ工程でパターニングする際にハレーション等に
よるパターンの変形を防ぐための反射防止策としての窒
化チタン６ｂが形成されており、これにより前記チタン
５ａ、窒化チタン６ａ、アルミニウム８ｂ、窒化チタン
６ｂにより第１の配線層９が構成される。
クトホール３内には、下から順に、膜厚６００Åのチタ
ン５ａ、膜厚１０００Åの窒化チタン６ａから成るバリ
ア層が配線パターンとして形成され、さらに、コンタク
トホール３内にはタングステン７ａが埋設されている。
前記窒化チタン６ａ上、及びコンタクトホール３を埋設
しているタングステン７ａ上にはアルミニウム８ｂが形
成され、さらにその上には、アルミニウムをフォトリソ
グラフィ工程でパターニングする際にハレーション等に
よるパターンの変形を防ぐための反射防止策としての窒
化チタン６ｂが形成されており、これにより前記チタン
５ａ、窒化チタン６ａ、アルミニウム８ｂ、窒化チタン
６ｂにより第１の配線層９が構成される。
【０００４】この第１の配線層９上には第２の層間絶縁
膜１１が形成され、この層間絶縁膜１１には前記第１の
配線層９に電気導通を行うためのビアホール１０が選択
的に開設される。前記第２の層間絶縁膜１１上、及びビ
アホール１０内には、下から順にチタン５ｂ、窒化チタ
ン６ｄから成るバリア膜が配線パターンとして形成さ
れ、さらに、ビアホール１０内には、タングステン７ｃ
が埋設されている。前記窒化チタン６ｄ及びタングステ
ン７ｃ上には、アルミニウム８ｄ及びフォトリソグラフ
ィ工程における反射防止膜としての窒化チタン６ｃが形
成されており、これにより前記チタン５ｂ、窒化チタン
６ｄ、アルミニウム８ｄ、窒化チタン６ｃにより第２の
配線層１２が構成される。第２の配線層１２の上には、
ポリイミド等から成るカバー膜１３が形成される。
膜１１が形成され、この層間絶縁膜１１には前記第１の
配線層９に電気導通を行うためのビアホール１０が選択
的に開設される。前記第２の層間絶縁膜１１上、及びビ
アホール１０内には、下から順にチタン５ｂ、窒化チタ
ン６ｄから成るバリア膜が配線パターンとして形成さ
れ、さらに、ビアホール１０内には、タングステン７ｃ
が埋設されている。前記窒化チタン６ｄ及びタングステ
ン７ｃ上には、アルミニウム８ｄ及びフォトリソグラフ
ィ工程における反射防止膜としての窒化チタン６ｃが形
成されており、これにより前記チタン５ｂ、窒化チタン
６ｄ、アルミニウム８ｄ、窒化チタン６ｃにより第２の
配線層１２が構成される。第２の配線層１２の上には、
ポリイミド等から成るカバー膜１３が形成される。
【０００５】次に、図８に示した従来の構造の半導体装
置の製造方法を、図９及び図１０に順を追って示す。ま
ず、図９（ａ）のように、半導体基板１に、公知のシリ
コン窒化膜を酸化時のマスクとして用いる選択酸化によ
り、素子分離領域２を形成し、例えば８０００Åの厚さ
の第１の層間絶縁膜４を形成し、コンタクトホール３を
開口する。
置の製造方法を、図９及び図１０に順を追って示す。ま
ず、図９（ａ）のように、半導体基板１に、公知のシリ
コン窒化膜を酸化時のマスクとして用いる選択酸化によ
り、素子分離領域２を形成し、例えば８０００Åの厚さ
の第１の層間絶縁膜４を形成し、コンタクトホール３を
開口する。
【０００６】次に、図９（ｂ）のように、チタン５ａ、
窒化チタン６ａをスパッタ法によりコンタクトホール３
を含む全面に形成し、続いてコンタクトホール３の内部
をタングステンの全面気相成長及びエッチングバックに
より埋設し、その後アルミニウム８ｂ及び窒化チタン６
ｂをスパッタ法により全面形成し、フォトリソグラフィ
工程及び反応性イオンエッチングにより、窒化チタン６
ｂ、アルミニウム８ｂ、窒化チタン６ａ、チタン５ａを
パターニングし、第１の配線層９を形成する。さらに、
第２の層間絶縁膜１１を形成し、フォトリソグラフィ工
程及び反応性イオンエッチングにより、ビアホール１０
を開口する。このとき、ビアホール内の窒化チタン６ｂ
は、エッチングされてなくなる。
窒化チタン６ａをスパッタ法によりコンタクトホール３
を含む全面に形成し、続いてコンタクトホール３の内部
をタングステンの全面気相成長及びエッチングバックに
より埋設し、その後アルミニウム８ｂ及び窒化チタン６
ｂをスパッタ法により全面形成し、フォトリソグラフィ
工程及び反応性イオンエッチングにより、窒化チタン６
ｂ、アルミニウム８ｂ、窒化チタン６ａ、チタン５ａを
パターニングし、第１の配線層９を形成する。さらに、
第２の層間絶縁膜１１を形成し、フォトリソグラフィ工
程及び反応性イオンエッチングにより、ビアホール１０
を開口する。このとき、ビアホール内の窒化チタン６ｂ
は、エッチングされてなくなる。
【０００７】次に、図１０に示すように、チタン５ｂ、
窒化チタン６ｄをスパッタ法により全面に形成し、タン
グステンを化学的気相成長法により全面に形成し、エッ
チングバックすることにより、ビアホール１０の内部の
みにタングステン７ｃを残し、アルミニウム８ｄ、窒化
チタン６ｃをスパッタ法により全面形成し、フォトリソ
グラフィ工程及び反応性イオンエッチングにより窒化チ
タン６ｃ、アルミニウム８ｄ、窒化チタン６ｄ、チタン
５ｂをパターニングし、第２の配線層１２を形成する。
その後、図８に示したようにカバー膜１３を形成する。
窒化チタン６ｄをスパッタ法により全面に形成し、タン
グステンを化学的気相成長法により全面に形成し、エッ
チングバックすることにより、ビアホール１０の内部の
みにタングステン７ｃを残し、アルミニウム８ｄ、窒化
チタン６ｃをスパッタ法により全面形成し、フォトリソ
グラフィ工程及び反応性イオンエッチングにより窒化チ
タン６ｃ、アルミニウム８ｄ、窒化チタン６ｄ、チタン
５ｂをパターニングし、第２の配線層１２を形成する。
その後、図８に示したようにカバー膜１３を形成する。
【０００８】ここで、第１の配線層９を構成している各
膜厚は、例えば、チタン５ａが６００Å、窒化チタン６
ａが１０００Å、アルミニウム８ｂが５０００Å、窒化
チタン６ｂが５００Åである。アルミニウム８ｂには、
エレクトロマイグレーション耐性を上げるために、０．
５％程度の銅が含有されているものが通常用いられる。
また、第１層配線のアルミニウムと半導体基板のシリコ
ンとの反応を防ぐため、１％程度のシリコンが含有され
ているアルミニウムが用いられることもある。
膜厚は、例えば、チタン５ａが６００Å、窒化チタン６
ａが１０００Å、アルミニウム８ｂが５０００Å、窒化
チタン６ｂが５００Åである。アルミニウム８ｂには、
エレクトロマイグレーション耐性を上げるために、０．
５％程度の銅が含有されているものが通常用いられる。
また、第１層配線のアルミニウムと半導体基板のシリコ
ンとの反応を防ぐため、１％程度のシリコンが含有され
ているアルミニウムが用いられることもある。
【０００９】第１の層間絶縁膜４としては、例えば、下
から順に、常圧での化学的気相成長法で形成された約１
０００Åの膜厚のシリコン酸化膜と、ＴＥＯＳ（テトラ
エトキシオキシシラン）と酸素を原料ガスとする常圧で
の化学的気相成長法で形成された約１００００Åの膜厚
のＢＰＳＧ（ボロン・フォスフォ・シリケート・グラ
ス）を形成し、公知のＳＯＧ（スピンオン・グラス）エ
ッチングバック法等により、平坦化を行い、全体の膜厚
を例えば８０００Åに調整する。
から順に、常圧での化学的気相成長法で形成された約１
０００Åの膜厚のシリコン酸化膜と、ＴＥＯＳ（テトラ
エトキシオキシシラン）と酸素を原料ガスとする常圧で
の化学的気相成長法で形成された約１００００Åの膜厚
のＢＰＳＧ（ボロン・フォスフォ・シリケート・グラ
ス）を形成し、公知のＳＯＧ（スピンオン・グラス）エ
ッチングバック法等により、平坦化を行い、全体の膜厚
を例えば８０００Åに調整する。
【００１０】第２の配線層１２を構成している各層の膜
厚は、例えば、チタン５ｂが３００Å、窒化チタン６ｄ
が１０００Å、アルミニウム８ｄが６０００Å、窒化チ
タン６ｃが５００Åである。
厚は、例えば、チタン５ｂが３００Å、窒化チタン６ｄ
が１０００Å、アルミニウム８ｄが６０００Å、窒化チ
タン６ｃが５００Åである。
【００１１】また、第２の層間絶縁膜１１の形成方法と
しては、例えば、プラズマＣＶＤ法により厚さ７０００
Åのシリコン酸化膜を形成し、有機シリカ又は無機シリ
カを用いたＳＯＧエッチングバック法により平坦化し、
さらにプラズマＣＶＤ法によりシリコン酸化膜を形成し
て、所望の膜厚、例えば８０００Åに調整する。さら
に、カバー膜１３には、例えば、プラズマＣＶＤ法によ
り厚さ２０００Åのシリコン酸化膜及びプラズマＳｉＯ
Ｎ膜を形成する。
しては、例えば、プラズマＣＶＤ法により厚さ７０００
Åのシリコン酸化膜を形成し、有機シリカ又は無機シリ
カを用いたＳＯＧエッチングバック法により平坦化し、
さらにプラズマＣＶＤ法によりシリコン酸化膜を形成し
て、所望の膜厚、例えば８０００Åに調整する。さら
に、カバー膜１３には、例えば、プラズマＣＶＤ法によ
り厚さ２０００Åのシリコン酸化膜及びプラズマＳｉＯ
Ｎ膜を形成する。
【００１２】
【発明が解決しようとする課題】この従来の配線構造の
半導体装置では、クリティカルパスの配線と他の配線と
は全て同じ膜厚、線幅に形成されている。したがって、
クリティカルパスにおける配線の抵抗を下げて配線遅延
を低減するためには、例えば図１１（ａ）に平面図を示
すように、第１の配線層或いは第２の配線層においてク
リティカルパスに相当する配線９Ａの幅を大きくする必
要がある。あるいは、図１１（ｂ）に平面図を示すよう
に、例えば第１の配線層９Ｂと第２の配線層１２Ｂを上
下に重なる配線パターンとして形成し、これらの配線層
を複数箇所においてビアホール１０Ａで接続して同電位
とすることにより、実効的な配線断面積を大きく必要が
ある。
半導体装置では、クリティカルパスの配線と他の配線と
は全て同じ膜厚、線幅に形成されている。したがって、
クリティカルパスにおける配線の抵抗を下げて配線遅延
を低減するためには、例えば図１１（ａ）に平面図を示
すように、第１の配線層或いは第２の配線層においてク
リティカルパスに相当する配線９Ａの幅を大きくする必
要がある。あるいは、図１１（ｂ）に平面図を示すよう
に、例えば第１の配線層９Ｂと第２の配線層１２Ｂを上
下に重なる配線パターンとして形成し、これらの配線層
を複数箇所においてビアホール１０Ａで接続して同電位
とすることにより、実効的な配線断面積を大きく必要が
ある。
【００１３】このため、前者の配線幅を大きくする場合
には、配線を微細化する際の障害となり、集積度が悪く
なるという問題があった。この場合、クリティカルパス
の配線を配線パターンの配置に比較的余裕のある最上層
に形成することも考えられるが、この最上層のクリティ
カルパスにまで電気導通を行うためのビアホールの抵抗
分が逆に抵抗を増加させる原因となったり、配線のルー
トが制限されることがあり、クリティカルパスの配線本
数が多い場合には、更に多数の層構造にする必要が生じ
て製造工程が長くなる等の問題が生じる。
には、配線を微細化する際の障害となり、集積度が悪く
なるという問題があった。この場合、クリティカルパス
の配線を配線パターンの配置に比較的余裕のある最上層
に形成することも考えられるが、この最上層のクリティ
カルパスにまで電気導通を行うためのビアホールの抵抗
分が逆に抵抗を増加させる原因となったり、配線のルー
トが制限されることがあり、クリティカルパスの配線本
数が多い場合には、更に多数の層構造にする必要が生じ
て製造工程が長くなる等の問題が生じる。
【００１４】また、後者の複数層の配線を同電位の配線
として構成する構造では、同電位の配線を上層に設けな
ければならないため、それだけ上層における配線パター
ンの配列スペースに制約を受け、全体としての集積度が
悪くなるという問題が生じる。また、同電位の上層の配
線を下層のクリティカルパスの配線と全く同じマスクパ
ターンを用いてフォトリソグラフィ工程により製造する
必要があり、かつ各配線を相互に電気導通させるための
ビアホールの形成工程を含めると、その製造工程数が極
めて多くなるという問題も生じる。
として構成する構造では、同電位の配線を上層に設けな
ければならないため、それだけ上層における配線パター
ンの配列スペースに制約を受け、全体としての集積度が
悪くなるという問題が生じる。また、同電位の上層の配
線を下層のクリティカルパスの配線と全く同じマスクパ
ターンを用いてフォトリソグラフィ工程により製造する
必要があり、かつ各配線を相互に電気導通させるための
ビアホールの形成工程を含めると、その製造工程数が極
めて多くなるという問題も生じる。
【００１５】
【発明の目的】本発明の目的は、配線幅を増大すること
なく、しかも同電位の配線を上層に設けることなくクリ
ティカルパスの形成を可能とし、これにより配線パター
ンのレイアウトの自由度を向上して集積度を向上し、か
つ製造工程を複雑化することがない半導体装置とその製
造方法を提供することにある。
なく、しかも同電位の配線を上層に設けることなくクリ
ティカルパスの形成を可能とし、これにより配線パター
ンのレイアウトの自由度を向上して集積度を向上し、か
つ製造工程を複雑化することがない半導体装置とその製
造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
クリティカルパスに相当する配線と、その他の配線とが
同一配線層として構成されており、かつクリティカルパ
スに相当する配線の少なくとも一部の膜厚がその他の配
線の膜厚より厚いことを特徴とする。
クリティカルパスに相当する配線と、その他の配線とが
同一配線層として構成されており、かつクリティカルパ
スに相当する配線の少なくとも一部の膜厚がその他の配
線の膜厚より厚いことを特徴とする。
【００１７】例えば、クリティカルパスに相当する配線
は、第１の層部の上に第２の層部を形成した構成とさ
れ、その他の配線は第１の層部で構成されることで、ク
リティカルパスに相当する配線の膜厚がその他の配線よ
りも厚い構成とされる。
は、第１の層部の上に第２の層部を形成した構成とさ
れ、その他の配線は第１の層部で構成されることで、ク
リティカルパスに相当する配線の膜厚がその他の配線よ
りも厚い構成とされる。
【００１８】また、本発明の半導体装置の製造方法は、
クリティカルパスに相当する配線層とその他の配線層を
含む第１の配線層を形成する工程と、第１の配線層を覆
うように第１の層間絶縁膜を形成する工程と、第１の層
間絶縁膜の所望位置に第１のビアホールとクリティカル
パス上の所要領域にわたって開口溝をそれぞれ形成する
工程と、ビアホールと開口溝の内部のみを導電材料で埋
設する工程と、少なくともこの導電材料を覆うように第
２の層間絶縁膜を形成する工程と、第２の層間絶縁膜の
所望位置に選択的に第２のビアホールを形成する工程
と、第２のビアホールを含む第２の層間絶縁膜上に第２
の配線層を形成する工程を含むことを特徴とする。
クリティカルパスに相当する配線層とその他の配線層を
含む第１の配線層を形成する工程と、第１の配線層を覆
うように第１の層間絶縁膜を形成する工程と、第１の層
間絶縁膜の所望位置に第１のビアホールとクリティカル
パス上の所要領域にわたって開口溝をそれぞれ形成する
工程と、ビアホールと開口溝の内部のみを導電材料で埋
設する工程と、少なくともこの導電材料を覆うように第
２の層間絶縁膜を形成する工程と、第２の層間絶縁膜の
所望位置に選択的に第２のビアホールを形成する工程
と、第２のビアホールを含む第２の層間絶縁膜上に第２
の配線層を形成する工程を含むことを特徴とする。
【００１９】ここで、第１のビアホールと開口溝及び第
２のビアホールに導電材料を埋設する工程は、全面に導
電材料を形成した後に化学機械研磨法により表面研磨を
行って表面を平坦化する方法、あるいは選択成長法によ
り導電材料を成長させる方法が採用される。
２のビアホールに導電材料を埋設する工程は、全面に導
電材料を形成した後に化学機械研磨法により表面研磨を
行って表面を平坦化する方法、あるいは選択成長法によ
り導電材料を成長させる方法が採用される。
【００２０】
【作用】本発明の半導体装置によれば、クリティカルパ
スの膜厚がその他の配線層の膜厚よりも厚く形成されて
いるため、クリティカルパスの配線抵抗が低くなり、ク
リティカルパスの配線遅延時間が短くなり、回路全体の
動作速度を速くすることが可能となる。したがって、ク
リティカルパスに相当する配線の配線幅を大きくする必
要がなく、また同電位の配線を上層に延設する必要もな
いため、配線パターンのレイアウトに制約を与えること
はなく、しかも集積度を向上することが可能となる。
スの膜厚がその他の配線層の膜厚よりも厚く形成されて
いるため、クリティカルパスの配線抵抗が低くなり、ク
リティカルパスの配線遅延時間が短くなり、回路全体の
動作速度を速くすることが可能となる。したがって、ク
リティカルパスに相当する配線の配線幅を大きくする必
要がなく、また同電位の配線を上層に延設する必要もな
いため、配線パターンのレイアウトに制約を与えること
はなく、しかも集積度を向上することが可能となる。
【００２１】また、本発明の製造方法では、膜厚が異な
るクリティカルパスとその他の配線層とを同時に形成で
き、従来のクリティカルパスを製造するための方法に比
較して製造工程を簡略化することができる。
るクリティカルパスとその他の配線層とを同時に形成で
き、従来のクリティカルパスを製造するための方法に比
較して製造工程を簡略化することができる。
【００２２】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例の半導体装置の一部を破
断した斜視図である。同図において、選択的に素子分離
領域２を有する半導体基板１上に、約８０００Åの膜厚
を有する第１の層間絶縁膜４が形成され、この層間絶縁
膜４には素子領域に対応してコンタクトホール３が選択
的に開口されている。そして、第１の層間絶縁膜４上及
びコンタクトホール３内には、下から順に膜厚６００Å
のチタン５ａ、膜厚１０００Åの窒化チタン６ａより成
るバリア層が形成され、さらにコンタクトホール３内に
はタングステン７ａが埋設されている。そして、前記バ
リア層及びコンタクトホール３を含む領域には、選択的
に第１の配線層９ａ，９ｂが形成されている。
する。図１は本発明の一実施例の半導体装置の一部を破
断した斜視図である。同図において、選択的に素子分離
領域２を有する半導体基板１上に、約８０００Åの膜厚
を有する第１の層間絶縁膜４が形成され、この層間絶縁
膜４には素子領域に対応してコンタクトホール３が選択
的に開口されている。そして、第１の層間絶縁膜４上及
びコンタクトホール３内には、下から順に膜厚６００Å
のチタン５ａ、膜厚１０００Åの窒化チタン６ａより成
るバリア層が形成され、さらにコンタクトホール３内に
はタングステン７ａが埋設されている。そして、前記バ
リア層及びコンタクトホール３を含む領域には、選択的
に第１の配線層９ａ，９ｂが形成されている。
【００２３】ここで、第１の配線層９ａは、回路動作
上、配線遅延時間が回路全体の動作速度を律速する配線
（クリティカルパス）に相当し、その構成は、下から順
にチタン５ａ、窒化チタン６ａ、約８０００Åの膜厚を
もつアルミニウム８ａより成る。また、第１の配線層９
ｂは、クリティカルパス以外の配線に相当し、その構成
は、下から順にチタン５ａ、窒化チタン６ａ、約４００
０Åの膜厚をもつアルミニウム８ｂ、約５００Åの膜厚
をもつ窒化チタン６ｂより成る。このように、クリティ
カルパスに相当する第１の配線層９ａの膜厚は、それ以
外の配線に相当する第１の配線層９ｂよりも厚く形成さ
れている。
上、配線遅延時間が回路全体の動作速度を律速する配線
（クリティカルパス）に相当し、その構成は、下から順
にチタン５ａ、窒化チタン６ａ、約８０００Åの膜厚を
もつアルミニウム８ａより成る。また、第１の配線層９
ｂは、クリティカルパス以外の配線に相当し、その構成
は、下から順にチタン５ａ、窒化チタン６ａ、約４００
０Åの膜厚をもつアルミニウム８ｂ、約５００Åの膜厚
をもつ窒化チタン６ｂより成る。このように、クリティ
カルパスに相当する第１の配線層９ａの膜厚は、それ以
外の配線に相当する第１の配線層９ｂよりも厚く形成さ
れている。
【００２４】また、前記第１の配線層９ａ，９ｂを覆う
ように第２の層間絶縁膜１１が形成され、この層間絶縁
膜１１には前記第１の配線層に選択的に電気導通される
ビアホール１０が開口されている。このビアホール１０
内には、アルミニウム８ｃが埋設されている。そして、
このビアホール１０を含む前記第２の層間絶縁膜１１の
上には、第２の配線層１２が形成されている。なお、第
２の層間絶縁膜１１の膜厚は、クリティカルパスの第１
の配線層９ａ上で約８０００Åとなるようにする。
ように第２の層間絶縁膜１１が形成され、この層間絶縁
膜１１には前記第１の配線層に選択的に電気導通される
ビアホール１０が開口されている。このビアホール１０
内には、アルミニウム８ｃが埋設されている。そして、
このビアホール１０を含む前記第２の層間絶縁膜１１の
上には、第２の配線層１２が形成されている。なお、第
２の層間絶縁膜１１の膜厚は、クリティカルパスの第１
の配線層９ａ上で約８０００Åとなるようにする。
【００２５】第２の配線層１２は、下から順に６０００
Åの厚さのアルミニウム８ｄ、５００Åの厚さの窒化チ
タン６ｃにより構成されている。そして、第２の配線層
１２上を含む全面を覆うようにカバー膜１３が形成され
ている。
Åの厚さのアルミニウム８ｄ、５００Åの厚さの窒化チ
タン６ｃにより構成されている。そして、第２の配線層
１２上を含む全面を覆うようにカバー膜１３が形成され
ている。
【００２６】したがって、この構成によれば、クリティ
カルパスに相当する第１の配線層９ａの膜厚が他の配線
層９ｂの膜厚よりも厚く形成されているため、クリティ
カルパスの配線抵抗が低くなり、クリティカルパスの配
線遅延時間が短くなり、回路全体の動作速度を速くする
ことが可能となる。これにより、クリティカルパスに相
当する配線の配線幅を大きくする必要がなく、また同電
位の配線を上層に延設する必要もないため、配線パター
ンのレイアウトに制約を与えることはなく、しかも集積
度を向上することが可能となる。
カルパスに相当する第１の配線層９ａの膜厚が他の配線
層９ｂの膜厚よりも厚く形成されているため、クリティ
カルパスの配線抵抗が低くなり、クリティカルパスの配
線遅延時間が短くなり、回路全体の動作速度を速くする
ことが可能となる。これにより、クリティカルパスに相
当する配線の配線幅を大きくする必要がなく、また同電
位の配線を上層に延設する必要もないため、配線パター
ンのレイアウトに制約を与えることはなく、しかも集積
度を向上することが可能となる。
【００２７】また、第１の層間絶縁膜は上面が平坦に形
成されているため、クリティカルパスに相当する配線層
が他の配線層よりも厚く形成されていても、層間絶縁膜
の表面に段差が発生することはなく、上層配線における
段線等の不具合が生じることもない。
成されているため、クリティカルパスに相当する配線層
が他の配線層よりも厚く形成されていても、層間絶縁膜
の表面に段差が発生することはなく、上層配線における
段線等の不具合が生じることもない。
【００２８】次に、この第１の実施例の半導体装置の製
造方法を、図２及び図３を参照して説明する。まず、図
２（ａ）のように、通常のシリコン窒化膜を酸化時のマ
スクとして用いた選択酸化法により、半導体基板１に素
子分離領域２を形成し、区画された素子領域に所要の素
子を形成する。そして、半導体基板１の上に第１の層間
絶縁膜４を平坦に形成し、フォトリソグラフィ工程及び
反応性イオンエッチングにより、所要箇所にコンタクト
ホール３を開口する。
造方法を、図２及び図３を参照して説明する。まず、図
２（ａ）のように、通常のシリコン窒化膜を酸化時のマ
スクとして用いた選択酸化法により、半導体基板１に素
子分離領域２を形成し、区画された素子領域に所要の素
子を形成する。そして、半導体基板１の上に第１の層間
絶縁膜４を平坦に形成し、フォトリソグラフィ工程及び
反応性イオンエッチングにより、所要箇所にコンタクト
ホール３を開口する。
【００２９】この第１の層間絶縁膜４は、例えば、常圧
ＣＶＤ法でシリコン酸化膜を１５００Å形成した後、Ｔ
ＥＯＳとオゾン（Ｏ3 ）を原料ガスとした常圧ＣＶＤ法
によりＢＰＳＧを約１００００Åの厚さだけ形成した
後、ＣＭＰにより、ＢＰＳＧ表面が平坦になるように研
磨し、第１の層間絶縁膜４の全体の膜厚が約８０００Å
となるようにして形成する。
ＣＶＤ法でシリコン酸化膜を１５００Å形成した後、Ｔ
ＥＯＳとオゾン（Ｏ3 ）を原料ガスとした常圧ＣＶＤ法
によりＢＰＳＧを約１００００Åの厚さだけ形成した
後、ＣＭＰにより、ＢＰＳＧ表面が平坦になるように研
磨し、第１の層間絶縁膜４の全体の膜厚が約８０００Å
となるようにして形成する。
【００３０】続いて、チタン５ａ、窒化チタン６ａをス
パッタ法により形成し、タングステンを全面気相成長法
により成長し、かつエッチングバックを行うことでコン
タクトホール３内にタングステン７ａを残して充填させ
る。ついで、アルミニウム８ｂ、窒化チタン６ｂを各々
４０００Å，５０００Åの膜厚だけスパッタ法により形
成し、フォトリソグラフィ工程及び反応性イオンエッチ
ングによりパターニングし、第１の配線層９ａ，９ｂを
形成する。ただし、第１の配線層９ａはクリティカルパ
スに相当する配線であり、この段階ではその一部のみが
形成されることになる。また、第１の配線層９ｂはその
他のパスに相当する配線である。
パッタ法により形成し、タングステンを全面気相成長法
により成長し、かつエッチングバックを行うことでコン
タクトホール３内にタングステン７ａを残して充填させ
る。ついで、アルミニウム８ｂ、窒化チタン６ｂを各々
４０００Å，５０００Åの膜厚だけスパッタ法により形
成し、フォトリソグラフィ工程及び反応性イオンエッチ
ングによりパターニングし、第１の配線層９ａ，９ｂを
形成する。ただし、第１の配線層９ａはクリティカルパ
スに相当する配線であり、この段階ではその一部のみが
形成されることになる。また、第１の配線層９ｂはその
他のパスに相当する配線である。
【００３１】次に、図２（ｂ）のように、前記第１の層
間絶縁膜４及び第１の配線層９ａ，９ｂの上に、これら
を覆う第２の層間絶縁膜１１ａを平坦に形成し、フォト
リソグラフィ工程及びＣＦ4 を原料ガスとする反応性イ
オンエッチングにより、第１の配線層のうち、クリティ
カルパスに相当する第１の配線層９ａ上の第２の層間絶
縁膜１１ｂを除去して溝１４を形成する。なお、これと
同時にクリティカルパス以外の第１の配線層９ｂ上の必
要箇所にはビアホールの下半分１５ａを開口する。この
とき、溝１４及びビアホールの下半部１５ａは、第１の
配線層９ａ，９ｂ上の窒化チタン６ｂを貫通するまで深
く形成される。
間絶縁膜４及び第１の配線層９ａ，９ｂの上に、これら
を覆う第２の層間絶縁膜１１ａを平坦に形成し、フォト
リソグラフィ工程及びＣＦ4 を原料ガスとする反応性イ
オンエッチングにより、第１の配線層のうち、クリティ
カルパスに相当する第１の配線層９ａ上の第２の層間絶
縁膜１１ｂを除去して溝１４を形成する。なお、これと
同時にクリティカルパス以外の第１の配線層９ｂ上の必
要箇所にはビアホールの下半分１５ａを開口する。この
とき、溝１４及びビアホールの下半部１５ａは、第１の
配線層９ａ，９ｂ上の窒化チタン６ｂを貫通するまで深
く形成される。
【００３２】次に、図３（ａ）のように、アルミニウム
８ｃをテトラメチルアルミニウム（ＴＭＡ）等を原料ガ
スとして用いた化学的気相成長法により、溝１４及びビ
ア・ホールの下半部１５ａが埋め込まれるまで全面成長
し、かつ化学的機械的研磨（ＣＭＰ）を行うことにより
溝１４及びビアホールの下半部１５ａの内部のみにアル
ミニウム８ｃを残して充填する。さらに、その上に第２
の層間絶縁膜１１ｂを全面形成した後、クリティカルパ
スに接続されるビアホール１６と、前記ビアホールの下
半分につながるビアホールの上半部１５ｂをフォトリソ
グラフィ工程と反応性イオンエッチングにより開口す
る。
８ｃをテトラメチルアルミニウム（ＴＭＡ）等を原料ガ
スとして用いた化学的気相成長法により、溝１４及びビ
ア・ホールの下半部１５ａが埋め込まれるまで全面成長
し、かつ化学的機械的研磨（ＣＭＰ）を行うことにより
溝１４及びビアホールの下半部１５ａの内部のみにアル
ミニウム８ｃを残して充填する。さらに、その上に第２
の層間絶縁膜１１ｂを全面形成した後、クリティカルパ
スに接続されるビアホール１６と、前記ビアホールの下
半分につながるビアホールの上半部１５ｂをフォトリソ
グラフィ工程と反応性イオンエッチングにより開口す
る。
【００３３】しかる上で、図３（ｂ）のように、アルミ
ニウム８ｄをＣＶＤ法により約１００００Å形成し、か
つこれをＣＭＰすることによりビアホール１６と１５ｂ
の内部のみに残して充填する。次いで、窒化チタン７ｃ
をスパッタ法により形成し、フォトリソグラフィ工程及
び反応性イオンエッチングによりパターニングを行うこ
とで第２の配線層１２が形成される。最後にカバー膜１
３を形成して、図１に示した構造が完成する。
ニウム８ｄをＣＶＤ法により約１００００Å形成し、か
つこれをＣＭＰすることによりビアホール１６と１５ｂ
の内部のみに残して充填する。次いで、窒化チタン７ｃ
をスパッタ法により形成し、フォトリソグラフィ工程及
び反応性イオンエッチングによりパターニングを行うこ
とで第２の配線層１２が形成される。最後にカバー膜１
３を形成して、図１に示した構造が完成する。
【００３４】ここで、第２の層間絶縁膜１１は、例えば
ＴＥＯＳを原料としたプラズマＣＶＤ法により膜厚１０
０００Åのシリコン酸化膜を形成した後、ＣＭＰによ
り、第１の配線層９ｂ上での膜厚が４０００Åとなるま
で、研磨を行うことにより下半分の第２の層間絶縁膜１
１ａを形成する。上半分の第２の層間絶縁膜１１ｂは、
ＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ク
リティカルパスに相当する第１の配線層９ａ上の膜厚が
約８０００Åとなるように形成する。このとき、第２の
層間絶縁膜１１ｂの下面は、充分に平坦化されているた
め、第２の層間絶縁膜１１ｂを形成した後の平坦化は不
要である。
ＴＥＯＳを原料としたプラズマＣＶＤ法により膜厚１０
０００Åのシリコン酸化膜を形成した後、ＣＭＰによ
り、第１の配線層９ｂ上での膜厚が４０００Åとなるま
で、研磨を行うことにより下半分の第２の層間絶縁膜１
１ａを形成する。上半分の第２の層間絶縁膜１１ｂは、
ＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ク
リティカルパスに相当する第１の配線層９ａ上の膜厚が
約８０００Åとなるように形成する。このとき、第２の
層間絶縁膜１１ｂの下面は、充分に平坦化されているた
め、第２の層間絶縁膜１１ｂを形成した後の平坦化は不
要である。
【００３５】この製造方法を用いることにより、図１に
示したように、クリティカルパスとしての第１層配線９
ａと、その他のパスとしての第１層配線９ｂとを同時に
形成するとともに、クリティカルパスの配線の膜厚を他
の配線よりも厚く形成することができる。そして、この
製造方法では、図８に示した従来の半導体装置の製造方
法に比較すれば、フォトリソグラフィ回数が１回増える
だけで済む。したがって、図１１（ｂ）に示したような
上層に同電位の配線を延設する構造を製造する場合に比
較すれば、製造工程が複雑化されることはない。
示したように、クリティカルパスとしての第１層配線９
ａと、その他のパスとしての第１層配線９ｂとを同時に
形成するとともに、クリティカルパスの配線の膜厚を他
の配線よりも厚く形成することができる。そして、この
製造方法では、図８に示した従来の半導体装置の製造方
法に比較すれば、フォトリソグラフィ回数が１回増える
だけで済む。したがって、図１１（ｂ）に示したような
上層に同電位の配線を延設する構造を製造する場合に比
較すれば、製造工程が複雑化されることはない。
【００３６】次に、本発明の第２の実施例を図４を参照
して説明する。同図は、本発明の第２の実施例の半導体
装置の断面図である。この第２実施例の構造は、図１に
示した第１の実施例の構造に比較すると、ビアホール１
０の中に埋設されている物質がタングステン７ｂである
点と、第１の配線層９ｂの構成が、下から順に、チタン
５ａ、窒化チタン６ａ、アルミニウム８ｂ、チタン５
ｂ、窒化チタン６ｂの５層構造になっている点と、クリ
ティカルパスに相当する第１の配線層９ａの構成が、下
から順に、チタン５ａ、窒化チタン６ａ、アルミニウム
８ｂ、チタン５ｂ、窒化チタン６ｂ、タングステン７ｂ
の６層より成っている点と、クリティカルパス以外の配
線上のビアホール１０の底に、窒化チタン６ｄ及びチタ
ン５ｂが残されている点が異なっている。
して説明する。同図は、本発明の第２の実施例の半導体
装置の断面図である。この第２実施例の構造は、図１に
示した第１の実施例の構造に比較すると、ビアホール１
０の中に埋設されている物質がタングステン７ｂである
点と、第１の配線層９ｂの構成が、下から順に、チタン
５ａ、窒化チタン６ａ、アルミニウム８ｂ、チタン５
ｂ、窒化チタン６ｂの５層構造になっている点と、クリ
ティカルパスに相当する第１の配線層９ａの構成が、下
から順に、チタン５ａ、窒化チタン６ａ、アルミニウム
８ｂ、チタン５ｂ、窒化チタン６ｂ、タングステン７ｂ
の６層より成っている点と、クリティカルパス以外の配
線上のビアホール１０の底に、窒化チタン６ｄ及びチタ
ン５ｂが残されている点が異なっている。
【００３７】この第２実施例においても、クリティカル
パスに相当する第１の配線層９ａの膜厚が他の配線層９
ｂの膜厚よりも厚く形成されているため、クリティカル
パスの配線抵抗が低くなり、クリティカルパスの配線遅
延時間が短くなり、回路全体の動作速度を速くすること
が可能となる。これにより、クリティカルパスに相当す
る配線の配線幅を大きくする必要がなく、また同電位の
配線を上層に延設する必要もないため、配線パターンの
レイアウトに制約を与えることはなく、しかも集積度を
向上することが可能となる。
パスに相当する第１の配線層９ａの膜厚が他の配線層９
ｂの膜厚よりも厚く形成されているため、クリティカル
パスの配線抵抗が低くなり、クリティカルパスの配線遅
延時間が短くなり、回路全体の動作速度を速くすること
が可能となる。これにより、クリティカルパスに相当す
る配線の配線幅を大きくする必要がなく、また同電位の
配線を上層に延設する必要もないため、配線パターンの
レイアウトに制約を与えることはなく、しかも集積度を
向上することが可能となる。
【００３８】ただし、この第２実施例では、クリティカ
ルパスの配線が、アルミニウム８ｂとタングステン７ｃ
を含むため、配線抵抗の減少効果は、第１の実施例より
も少ないが、製造工程でのＣＭＰの回数を減らすことが
できるという利点を有する。
ルパスの配線が、アルミニウム８ｂとタングステン７ｃ
を含むため、配線抵抗の減少効果は、第１の実施例より
も少ないが、製造工程でのＣＭＰの回数を減らすことが
できるという利点を有する。
【００３９】図４に示した第２実施例の半導体装置の製
造工程を、図５及び図６の斜視断面図を参照して説明す
る。まず、図５（ａ）のように、通常のシリコン窒化膜
を用いた選択酸化法により半導体基板１上に素子分離領
域２を形成し、その上に第１の層間絶縁膜４を形成し、
フォトリソグラフィ工程及び反応性イオンエッチングに
より素子領域に対応してコンタクトホール３を開口す
る。次いで、チタン５ａ、窒化チタン６ａをスパッタ法
により形成し、タングステンを全面にＣＶＤ法で形成
し、エッチングバックを施すことによりコンタクトホー
ル３の内部のみにタングステン７ａを残す。
造工程を、図５及び図６の斜視断面図を参照して説明す
る。まず、図５（ａ）のように、通常のシリコン窒化膜
を用いた選択酸化法により半導体基板１上に素子分離領
域２を形成し、その上に第１の層間絶縁膜４を形成し、
フォトリソグラフィ工程及び反応性イオンエッチングに
より素子領域に対応してコンタクトホール３を開口す
る。次いで、チタン５ａ、窒化チタン６ａをスパッタ法
により形成し、タングステンを全面にＣＶＤ法で形成
し、エッチングバックを施すことによりコンタクトホー
ル３の内部のみにタングステン７ａを残す。
【００４０】さらに、アルミニウム８ｂ、チタン５ｂ、
窒化チタン６ｂをスパッタ法により形成し、フォトリソ
グラフィ工程及び反応性イオンエッチングにより、所望
のパターンの第１の配線層９ａ，９ｂを形成する。ここ
で、第１の配線層９ａはクリティカル・パスに相当し、
第１の配線層９ｂはそれ以外の配線に相当する。なお、
第１の配線層の各々の層の膜厚は下からチタン５ａが６
００Å、窒化チタン６ａが１０００Å、アルミニウム８
ｂが４５００Å、チタン５ｂが２００Å、窒化チタン６
ｂが５００Åである。
窒化チタン６ｂをスパッタ法により形成し、フォトリソ
グラフィ工程及び反応性イオンエッチングにより、所望
のパターンの第１の配線層９ａ，９ｂを形成する。ここ
で、第１の配線層９ａはクリティカル・パスに相当し、
第１の配線層９ｂはそれ以外の配線に相当する。なお、
第１の配線層の各々の層の膜厚は下からチタン５ａが６
００Å、窒化チタン６ａが１０００Å、アルミニウム８
ｂが４５００Å、チタン５ｂが２００Å、窒化チタン６
ｂが５００Åである。
【００４１】次に、図５（ｂ）のように、第２の層間絶
縁膜１１ａを全面に平坦に形成し、フォトリソグラフィ
工程及びＣＦ4 ，ＣＨＦ3 を原料ガスとする反応性イオ
ンエッチングにより、クリティカルパスに相当する第１
の配線層９ａ上の第２の層間絶縁膜１１ａを除去して溝
１４を形成し、同時にクリティカルパス以外の第１の配
線層９ｂ上には、ビアホールの下半部１５ａを開口す
る。このとき、溝１４及びビアホールの下半部１５ａ
は、第１の配線層９ａ，９ｂ上のチタン５ｂまではエッ
チングせず、窒化チタン６ｂの層で止まるようにする。
縁膜１１ａを全面に平坦に形成し、フォトリソグラフィ
工程及びＣＦ4 ，ＣＨＦ3 を原料ガスとする反応性イオ
ンエッチングにより、クリティカルパスに相当する第１
の配線層９ａ上の第２の層間絶縁膜１１ａを除去して溝
１４を形成し、同時にクリティカルパス以外の第１の配
線層９ｂ上には、ビアホールの下半部１５ａを開口す
る。このとき、溝１４及びビアホールの下半部１５ａ
は、第１の配線層９ａ，９ｂ上のチタン５ｂまではエッ
チングせず、窒化チタン６ｂの層で止まるようにする。
【００４２】次に、図６（ａ）のように、ＷＦ6 ガスを
用いた選択ＣＶＤ法により、溝１４内及びビアホールの
下半部１５ａの内部のみにタングステン７ｂを形成し、
さらに、第２の層間絶縁膜１１ｂを全面に形成し、ビア
ホールの上半部１５ｂをフォトリソグラフィ工程と反応
性イオンエッチングにより開口する。
用いた選択ＣＶＤ法により、溝１４内及びビアホールの
下半部１５ａの内部のみにタングステン７ｂを形成し、
さらに、第２の層間絶縁膜１１ｂを全面に形成し、ビア
ホールの上半部１５ｂをフォトリソグラフィ工程と反応
性イオンエッチングにより開口する。
【００４３】次に、図６（ｂ）のように、再度ＷＦ6 ガ
スを用いた選択ＣＶＤ法によりタングステン７ｃをビア
ホールの上半部１５ｂ内のみに形成し、その上にアルミ
ニウム８ｄ、窒化チタン６ｃをスパッタ法によって形成
し、フォトリソグラフィ工程及び反応性イオンエッチン
グによりパターニングして、下からアルミニウム８ｄ、
窒化チタン６ｃより成る第２の配線層１２を形成する。
最後にカバー膜１３を全面に形成して、図４に示した半
導体装置が完成する。
スを用いた選択ＣＶＤ法によりタングステン７ｃをビア
ホールの上半部１５ｂ内のみに形成し、その上にアルミ
ニウム８ｄ、窒化チタン６ｃをスパッタ法によって形成
し、フォトリソグラフィ工程及び反応性イオンエッチン
グによりパターニングして、下からアルミニウム８ｄ、
窒化チタン６ｃより成る第２の配線層１２を形成する。
最後にカバー膜１３を全面に形成して、図４に示した半
導体装置が完成する。
【００４４】ここで、第２の層間絶縁膜１１は、ＴＥＯ
Ｓを原料としたプラズマＣＶＤ法により膜厚１００００
Åのシリコン酸化膜を形成した後、ＣＭＰ法により第１
の配線層９ｂ上での膜厚が４０００Åとなるまで研磨を
行うことにより下半部の第２の層間絶縁膜１１ａを形成
する。上半部の第２の層間絶縁膜１１ｂは、ＴＥＯＳを
原料ガスとするプラズマＣＶＤ法により、クリティカル
パスに相当する第１の配線層９ａ上の膜厚が約８０００
Åとなるように形成する。
Ｓを原料としたプラズマＣＶＤ法により膜厚１００００
Åのシリコン酸化膜を形成した後、ＣＭＰ法により第１
の配線層９ｂ上での膜厚が４０００Åとなるまで研磨を
行うことにより下半部の第２の層間絶縁膜１１ａを形成
する。上半部の第２の層間絶縁膜１１ｂは、ＴＥＯＳを
原料ガスとするプラズマＣＶＤ法により、クリティカル
パスに相当する第１の配線層９ａ上の膜厚が約８０００
Åとなるように形成する。
【００４５】この製造方法によると、溝１４及びビアホ
ールの下半部１５ａの内部、及びビアホールの上半部１
５ｂの内部をタングステンで選択的に埋め込むため、Ｃ
ＭＰ法の回数を第１の実施例より２回少ない１回に減ら
すことができ、高スループット化が可能となる。また、
ビアホールの下半部１５ａ及び溝１４の開口時に窒化チ
タン６ｂが抜け切らないようにする理由は、タングステ
ンを選択成長するときにアルミニウム８ｂが腐食しない
ようにするためである。さらに、アルミニウム８ｂと窒
化チタン６ｂの間にチタン５ｂを挿入する理由は、窒化
チタン６ｂのスパッタ時にアルミニウム８ｂの表面が窒
化されることによる高抵抗化を防ぐためである。
ールの下半部１５ａの内部、及びビアホールの上半部１
５ｂの内部をタングステンで選択的に埋め込むため、Ｃ
ＭＰ法の回数を第１の実施例より２回少ない１回に減ら
すことができ、高スループット化が可能となる。また、
ビアホールの下半部１５ａ及び溝１４の開口時に窒化チ
タン６ｂが抜け切らないようにする理由は、タングステ
ンを選択成長するときにアルミニウム８ｂが腐食しない
ようにするためである。さらに、アルミニウム８ｂと窒
化チタン６ｂの間にチタン５ｂを挿入する理由は、窒化
チタン６ｂのスパッタ時にアルミニウム８ｂの表面が窒
化されることによる高抵抗化を防ぐためである。
【００４６】この第２実施例の製造方法においても、ク
リティカルパスとしての第１層配線９ａと、その他のパ
スとしての第１層配線９ｂとを同時に形成するととも
に、クリティカルパスの配線の膜厚を他の配線よりも厚
く形成することができる。そして、この製造方法では、
図８に示した従来の半導体装置の製造方法に比較すれ
ば、フォトリソグラフィ回数が１回増えるだけで済む。
したがって、図１１（ｂ）に示したような上層に同電位
の配線を延設する構造を製造する場合に比較すれば、製
造工程が複雑化されることはない。また、第１実施例に
比較してＣＭＰ工程数が低減できることは前記した通り
である。
リティカルパスとしての第１層配線９ａと、その他のパ
スとしての第１層配線９ｂとを同時に形成するととも
に、クリティカルパスの配線の膜厚を他の配線よりも厚
く形成することができる。そして、この製造方法では、
図８に示した従来の半導体装置の製造方法に比較すれ
ば、フォトリソグラフィ回数が１回増えるだけで済む。
したがって、図１１（ｂ）に示したような上層に同電位
の配線を延設する構造を製造する場合に比較すれば、製
造工程が複雑化されることはない。また、第１実施例に
比較してＣＭＰ工程数が低減できることは前記した通り
である。
【００４７】因みに、本発明を適用した半導体装置上で
の配線遅延時間の度数分布を従来法の場合と比較した結
果を図７に示す。図中に示した斜線部は、配線遅延時間
の長い配線に相当し、この部分の配線の膜厚を２倍にす
ることで、配線遅延時間が大幅に低減できていることが
分かる。
の配線遅延時間の度数分布を従来法の場合と比較した結
果を図７に示す。図中に示した斜線部は、配線遅延時間
の長い配線に相当し、この部分の配線の膜厚を２倍にす
ることで、配線遅延時間が大幅に低減できていることが
分かる。
【００４８】ここで、前記各実施例においては配線層数
が２層で、しかも、配線膜厚に違いをもたせる配線層が
１層目のみの場合であるが、本発明は繰り返しの構造と
することにより、所望の層数の多層配線とすることがで
きる。また、各実施例では、第２の配線層を形成する前
にビアホールにタングステンやアルミニウムを充填して
いるが、この第２配線層が最上層として構成される場合
のようにその上面の平坦化が特に要求されない場合に
は、第２の配線層の一部をビアホール内に進入させて第
１の配線層との電気導通を行うように構成してもよい。
が２層で、しかも、配線膜厚に違いをもたせる配線層が
１層目のみの場合であるが、本発明は繰り返しの構造と
することにより、所望の層数の多層配線とすることがで
きる。また、各実施例では、第２の配線層を形成する前
にビアホールにタングステンやアルミニウムを充填して
いるが、この第２配線層が最上層として構成される場合
のようにその上面の平坦化が特に要求されない場合に
は、第２の配線層の一部をビアホール内に進入させて第
１の配線層との電気導通を行うように構成してもよい。
【００４９】
【発明の効果】以上説明したように、本発明は、クリテ
ィカルパスとなる配線の膜厚がそれ以外の配線の膜厚よ
り厚く形成していることにより、配線幅を変えることな
く、即ち、集積度が低下することなく、クリティカルパ
スの配線の抵抗低減が可能となるという効果を有する。
また、クリティカルパスを下層の配線において形成でき
るため、クリティカルパスを配線ピッチの大きな上層に
配設する必要がなく、レイアウト上の自由度を犠牲にす
ることなく、しかも製造を複雑にすることなく回路全体
の動作速度を向上することができる。
ィカルパスとなる配線の膜厚がそれ以外の配線の膜厚よ
り厚く形成していることにより、配線幅を変えることな
く、即ち、集積度が低下することなく、クリティカルパ
スの配線の抵抗低減が可能となるという効果を有する。
また、クリティカルパスを下層の配線において形成でき
るため、クリティカルパスを配線ピッチの大きな上層に
配設する必要がなく、レイアウト上の自由度を犠牲にす
ることなく、しかも製造を複雑にすることなく回路全体
の動作速度を向上することができる。
【００５０】また、本発明の製造方法によれば、ビアホ
ールの形成工程の一部を利用してクリティカルパス上に
開口溝を形成し、この開口溝にビアホールと同時に導電
材料を埋設することで製造工程を複雑化することなく、
クリティカルパスの膜厚をその他の配線よりも厚く形成
することができる。この場合、開口溝に導電材料を埋設
する方法としてＣＭＰ法を採用すれば、その表面を平坦
化でき、多層配線構造への採用が可能となる。また、選
択成長法を採用すれば、ＣＭＰ工程が削減でき、より少
ない工程数での製造が可能となる。
ールの形成工程の一部を利用してクリティカルパス上に
開口溝を形成し、この開口溝にビアホールと同時に導電
材料を埋設することで製造工程を複雑化することなく、
クリティカルパスの膜厚をその他の配線よりも厚く形成
することができる。この場合、開口溝に導電材料を埋設
する方法としてＣＭＰ法を採用すれば、その表面を平坦
化でき、多層配線構造への採用が可能となる。また、選
択成長法を採用すれば、ＣＭＰ工程が削減でき、より少
ない工程数での製造が可能となる。
【図１】本発明の半導体装置の一実施例の破断斜視図で
ある。
ある。
【図２】図１の半導体装置の製造方法を工程順に示す破
断斜視図のその１である。
断斜視図のその１である。
【図３】図１の半導体装置の製造方法を工程順に示す破
断斜視図のその２である。
断斜視図のその２である。
【図４】本発明の半導体装置の第２実施例の破断斜視図
である。
である。
【図５】図４の半導体装置の製造方法を工程順に示す破
断斜視図のその１である。
断斜視図のその１である。
【図６】図４の半導体装置の製造方法を工程順に示す破
断斜視図のその２である。
断斜視図のその２である。
【図７】本発明と従来の半導体装置における配線遅延時
間の度数分布を示す図である。
間の度数分布を示す図である。
【図８】従来の半導体装置の一例を示す断面図である。
【図９】図８の半導体装置の製造方法を工程順に示す破
断斜視図のその１である。
断斜視図のその１である。
【図１０】図８の半導体装置の製造方法を工程順に示す
破断斜視図のその２である。
破断斜視図のその２である。
【図１１】従来装置におけるクリティカルパスの構成例
を示す平面図である。
を示す平面図である。
１ 半導体基板 ３ コンタクトホール ４ 第１の層間絶縁膜 ５ チタン ６ 窒化チタン ７ タングステン ８ アルミニウム ９ａ，９ｂ 第１の配線層 １０ ビアホール １１ 第２の層間絶縁膜 １２ 第２の配線層 １３ カバー膜 １４ 溝 １５，１６ ビアホール
Claims (7)
- 【請求項１】 回路動作上の配線遅延時間が回路全体の
遅延時間を律速するクリティカルパスに相当する配線
と、その他の配線とが同一配線層として構成されてなる
半導体装置において、前記クリティカルパスに相当する
配線の少なくとも一部の膜厚が、前記その他の配線の膜
厚より厚いことを特徴とする半導体装置。 - 【請求項２】 クリティカルパスに相当する配線は、第
１の層部の上に第２の層部を形成した構成とされ、その
他の配線は前記第１の層部で構成される請求項１の半導
体装置。 - 【請求項３】 第１の層部と第２の層部とは同一の導電
材料で構成される請求項２の半導体装置。 - 【請求項４】 第１の層部と第２の層部とは異なる導電
材料で構成される請求項２の半導体装置。 - 【請求項５】 半導体基板上に回路動作上の配線遅延時
間が回路全体の遅延時間を律速するクリティカルパスに
相当する配線層とその他の配線層を含む第１の配線層を
形成する工程と、前記第１の配線層を覆うように第１の
層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の
所望位置に第１のビアホールと前記クリティカルパス上
の所要領域にわたって開口溝をそれぞれ形成する工程
と、前記ビアホールと開口溝の内部のみを導電材料で埋
設する工程と、少なくともこの導電材料を覆うように第
２の層間絶縁膜を形成する工程と、前記第２の層間絶縁
膜の所望位置に選択的に第２のビアホールを形成する工
程と、前記第２のビアホールを含む前記第２の層間絶縁
膜上に第２の配線層を形成する工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 第１のビアホールと開口溝及び第２のビ
アホールに導電材料を埋設する工程は、全面に導電材料
を形成した後に化学機械研磨法により表面研磨を行って
表面を平坦化する方法である請求項５の半導体装置の製
造方法。 - 【請求項７】 第１のビアホールと開口溝及び第２のビ
アホールに導電材料を埋設する工程は、選択成長法によ
り導電材料を成長させる方法である請求項５の半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123183A JP2679680B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体装置の製造方法 |
| US08/636,962 US5883433A (en) | 1995-04-24 | 1996-04-24 | Semiconductor device having a critical path wiring |
| KR1019960012693A KR100200020B1 (ko) | 1995-04-24 | 1996-04-24 | 반도체 장치 |
| US08/977,659 US5990001A (en) | 1995-04-24 | 1997-11-24 | Method of forming a semiconductor device having a critical path wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123183A JP2679680B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293551A true JPH08293551A (ja) | 1996-11-05 |
| JP2679680B2 JP2679680B2 (ja) | 1997-11-19 |
Family
ID=14854250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123183A Expired - Fee Related JP2679680B2 (ja) | 1995-04-24 | 1995-04-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5883433A (ja) |
| JP (1) | JP2679680B2 (ja) |
| KR (1) | KR100200020B1 (ja) |
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| JP2001015512A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 半導体装置及びその製造方法 |
| KR100338477B1 (ko) * | 1998-09-29 | 2002-05-30 | 마찌다 가쯔히꼬 | 반도체 장치 제조방법 |
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| KR100249047B1 (ko) | 1997-12-12 | 2000-03-15 | 윤종용 | 반도체 소자 및 그 제조 방법 |
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1996
- 1996-04-24 US US08/636,962 patent/US5883433A/en not_active Expired - Fee Related
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1997
- 1997-11-24 US US08/977,659 patent/US5990001A/en not_active Expired - Lifetime
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| KR960039290A (ko) | 1996-11-25 |
| US5883433A (en) | 1999-03-16 |
| JP2679680B2 (ja) | 1997-11-19 |
| KR100200020B1 (ko) | 1999-06-15 |
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