KR100338477B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 전기도전층을 갖는 하부층상에 제1 절연막을 형성하는 단계; 상기 전기도전층의 적어도 일부를 노출하도록 상기 제1 절연막내에 제1 개구를 형성하는 단계; 상기 제1 절연막상에 그보다 에칭되기 쉬운 제2 절연막을 상기 제1 개구를 제2 절연막으로 채우는 동안에 형성하는 단계; 상기 제2 절연막상에 상기 제1 개구에 대응하는 영역내에 상기 제1 개구와 적어도 동일한 크기를 갖는 개구를 구비한 마스크를 형성하는 단계; 상기 마스크를 사용하여 상기 제1 개구를 채우는 적어도 제2 절연막을 제거하여, 제2 개구를 형성하는 단계; 표면상에 전체적으로 배선층을 형성하기 위한 재료를 증착하여 상기 제1 개구와 상기 제2 개구를 상기 재료로 채우며, 그로 인해 상기 제1 개구와 상기 제2 개구내에 전기도전층에 전기접속된 배선층을 형성하는 단계; 및, 상기 제2 개구의 상부표면과 상기 제2 절연막상에 배선층을 형성하기 위한 재료를 연마(polishing)에 의해 제거하는 단계;를 포함하는 반도체장치 제조방법을 제공한다.

Description

반도체 장치 제조방법{PROCESS FOR PRODUCING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 복수의 배선층을 갖는 반도체 장치에 관한 것이다.
다층 상호접속구조(multiple-layered interconnect)를 형성하는 제1 종래 방법이 도 2a 내지 도 2c에 도시되어 있다. 상기 도 2a 및 2b에 도시된 바와 같이, 절연막(29)은 층간 유전체막(24:interlayer dielectric film)상에 알루미늄 합금막으로 형성된 패터닝된 배선층(28)상에 형성된다. 그 후에, 절연막(29)은 화학 기계적 연마방법(이하, 'CMP'라 함)과 같은 기법에 의해 평탄화되고 이어서 관통홀이 형성된다. 상부 배선층을 형성하는 배리어 금속층(30)과 전기도전막(31)은 도 2c에 도시된 바와 같이 절연막(29)상에 형성되고 패턴화된다. 상술한 방법을 반복함으로써, 다층 상호접속 구조가 형성된다.
상기 관통홀의 애스펙트비(aspect ratio)가 높으면, 텅스텐은 CVD 법에 의해 상기 관통홀의 개구에 성막된 후 텅스텐 플러그를 형성하도록 에칭된다. 이후, 상부 배선층이 형성된다.
배선층(28)이 형성된 후에 절연막(29)을 형성하는 방법에서, 배선피치가 작으면, 배선층(28)간에 절연층(29)을 매립형성하기가(bury) 어렵다. 또한, 절연막(29) 형성후의 결과적인 표면이 매우 거칠게 형성되기 때문에 상기 배선층을 형성하기가 어렵다.
이러한 이유로, 일본 특허공개 평성 제7(1995)-153757호는 관통홀과 절연막내의 배선용 트렌치를 형성하고 이어서 상기 관통홀과 트렌치를 후술하는 제2 종래 기술과 같이 배선용 재료로 채우는 방법을 제안한다.
다층 상호접속을 형성하기 위한 종래의 제2 방법은 도 3a 내지 3c에 도시되어 있다. 도 3a에 도시된 바와 같이, 배선용 트렌치는 하부 배선층(28)상에 두껍게 형성된 절연막(32)내에 형성된다. 다음, 관통홀은 도 3b에 도시된 절연막(32)상에 형성된 관통홀 패턴 마스크(33)를 사용하여 형성된다. 이후, 배리어 금속층(30)과 전기도전막(31)은 배선 트렌치와 관통홀내에서 배선하기 위한 재료로서 형성되며 배선용 재료가 불필요한 부분은 평탄화를 위한 CMP 방법에 의해 제거된다. 따라서, 매립된 배선층이 도 3c에 도시된 바와 같이 형성된다.
도 3a 내지 3c에서, 상기 관통홀은 배선 트렌치가 형성된 후에 형성된다. 그러나, 관통홀은 상기 배선층과 배선용 재료의 계속되는 매립형성이전에 우선적으로 형성될 수 있다.
그러나, 절연막에서 배선 트렌치와 관통홀을 형성하고 배선 재료를 그 안에 매립형성하는 방법에서, 웨이퍼내의 에칭으로 인한 변화 및 배선 트렌치의 다양한 너비로 인한 에칭 깊이의 변화 때문에 배선 트렌치의 깊이를 제어하기가 어렵다. 그 결과, 배선 트렌치의 깊이는 크게 변화한다. 이러한 변화는 배선층의 두께에서 직접적인 변화를 유도한다. 결과적으로, 배선층사이에 저항이 크게 변화하는 문제가 있다.
이러한 문제를 해결하기 위해, 일본 특허공개 평성 제8(1996)-17918호는 후술되는 제3 종래 기술과 같이 절연막의 중간에 에칭 스톱층을 제공하는 방법을 제안한다.
다층 상호접속구조를 형성하기 위한 종래의 제3 기술은 도 4a 내지 4c에 도시되어 있다. 도 4a에 도시된 바와 같이, Si02막으로된 절연막(29)과 SiN막으로 된 에칭 스톱층(34)은 하부 배선층(28)상에 형성된다.
이어서, 에칭 스톱층(34)은 관통홀이 형성된 영역으로부터 마스크로서 레지스트막을 사용한 에칭에 의해 제거된다. 레지스트막이 제거된 후에, 절연막(35)과 배선 패턴을 갖는 레지스트층(36)이 도 4b에 도시된 바와 같이 형성된다.절연막(35, 29)은 이러한 레지스트층(36)을 마스크로 사용하여 에칭되고, 배선 트렌치 영역의 에칭 스톱층(34)에서 에칭을 멈추고 관통홀 영역에서 하부 배선층(28)으로 진행된다. 이어서, 레지스트층(36)이 제거되고 배리어 금속층(30)과 전기도전막(31)이 배선 트렌치와 관통홀에서 배선용 재료로서 형성된다. 배선용 재료의 불필요한 부분은 평탄화를 위해 CMP 방법에 의해 제거된다. 따라서, 매립된 배선층은 도 4c에 도시된 바와 같이 형성된다. 이 방법에 따르면, 배선 트렌치의 깊이는 균일하고, 균일한 저항을 갖는 매립된 배선층이 얻어질 수 있다.
또한, 도 2a 내지 2c, 도 3a 내지 3c 및 도 4a 내지 4c에서, 반도체 기판(21), 장치 분리영역(22), 확산층(23), 층간 유전막(24), 배리어 금속층(25), 콘택트 플러그(26), 배리어 금속층(27), 배선층(28), 절연막(29), 배리어 금속층(30), 전기도전층(31), 절연막(32), 관통홀 패턴마스크(33), 에칭 스톱층(34), 절연막(35) 및 레지스트층(36)이 도시되어 있다.
절연막의 중간에 에칭 스톱층을 제공하는 상술한 방법은 배선층의 저항에서의 변화를 제거할 수 있다. 그러나, 관통홀이 형성될 때 상부 절연층(35)이 이미 형성되어 있다. 따라서, 관통홀의 애스펙트비가 높으면, 패턴닝이 어려워 진다. 또한, 하부 절연막(29)이 에칭되는 동안 발생된 산소가 에칭 스톱층에 대한 절연층의 선택비를 감소시킨다.
또한, 반도체 장치가 점점 집적됨에 따라, 배선 밀도는 증가하고 배선간에 발생된 용량도 증가하여 빠른 동작을 저해하게 된다. 이러한 이유로, 낮은 유전상수를 갖는 절연막으로 종래의 산소로 된 절연막을 대체하는 연구가 이루어지고 있다. SiOF 막은 절연막으로 공지되어 있으나, 상기 막의 유전상수는 충분히 낮지 않다. 따라서, 탄소계 합성 수지막은 실리콘계 막을 대신하여 최근에 개발되었다. 그러나, 이러한 막은 도 4a 내지 4c에 도시된 방법에서 사용되면 레지스트 마스크가 제거됨과 동시에 에칭된다. 결과적으로, 관통홀 영역에서 절연막이 에칭된 후의 애싱(ashing)에서, 배선 트렌치 영역의 합성수지막은 측방향으로 크게 에칭된다. 이러한 이유로, 도 4a 내지 4c의 방법과 합성수지막의 결합은 고집적화에 그다지 적합하지 않다.
본 발명은 전기도전층을 갖는 하부층상에 제1 절연막을 형성하는 단계; 상기 제1 절연막에서 상기 전기도전층의 적어도 일부를 노출하기 위해 제1 개구를 형성하는 단계; 상기 제1 절연막보다 에칭되기 쉬운 제2 절연막을 상기 제1 개구를 상기 제2 절연막으로 채우는 동안 상기 제1 절연막상에 형성하는 단계; 제1 개구와 적어도 같은 크기를 갖는 개구를 갖는 마스크를 상기 제1 개구에 대응하는 영역인 제2 절연막상의 영역에 형성하는 단계; 상기 마스크를 사용하여 상기 제1 개구를 채우는 적어도 상기 제2 절연막을 제거하여 제2 개구를 형성하는 단계; 표면 전체에 배선층을 형성하기 위한 재료를 증착하여 상기 제1 개구와 상기 제2 개구를 상기 재료로서 채워서 상기 제1 개구와 상기 제2 개구에 전기도전층과 접속되는 배선층을 형성하는 단계; 및, 상기 제2 개구의 상부 표면과 상기 제2 절연막 상에 증착된 배선층을 형성하기 위한 재료를 연마에 의해 제거하는 단계;를 포함하는 반도체 장치 제조방법을 제공한다.
본 발명의 다른 목적은 후술하는 상세한 설명으로부터 더욱 명확할 것이다. 그러나, 상세한 설명과 특정예는 설명을 위한 것이며, 다양한 변화 및 변경이 본 발명의 범위내에서 가능하다는 것은 당업자에게 명확할 것이다.
도 1a 내지 1f는 본 발명의 한 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 개략적인 단면도.
도 2a 내지 2c는 다층 상호접속구조를 갖는 반도체 장치를 제조하기 위한 제1 종래 방법을 나타내는 개략적인 단면도.
도 3a 내지 3c는 다층 상호접속구조를 갖는 반도체 장치를 제조하기 위한 제2 종래 방법을 나타내는 개략적인 단면도.
도 4a 내지 4c는 다층 상호접속구조를 갖는 반도체 장치를 제조하기 위한 제3 종래 방법을 나타내는 개략적인 단면도.
본 발명은 단계마다 설명된다.
우선, 제1 절연막이 전기도전층을 포함하는 하부층상에 형성된다. 도전층은 상부 배선층과 전기접속을 가질 수 있다면 특히 제한되지 않는다. 예를 들면, 도전층은 층간 유전막, 게이트 전극, 소스/드레인 영역 등으로 형성되는 배선층일 수 있다. 하부층의 예는 반도체 기판, 층간 유전막 등일 수 있다.
제1 절연막의 재료는 후술되는 제2 절연막보다 에칭되기 어려운 재료로 만들어지면 된다. 예를 들면, 제1 절연막의 재료는 산화실리콘막, 질화실리콘막, 또는 상기 두가지의 적층을 모두 사용할 수 있다. 상기 제1 절연막의 두께는 막을 구성하는 재료의 종류에 따라 변화하며, 일반적으로 100 내지 1500nm가 바람직하다. 두께는 하부층 표면상에 존재하는 레벨에서의 차이를 부분적으로 감소시키도록 변화할 수 있다.
제1 절연막은 실리콘계 재료가 막으로 사용된다면, CVD 법, 플라즈마 CVD 법, 스퍼터링법 등에 의해 형성될 수 있다.
다음, 제1 개구가 상기 도전층의 적어도 일부를 노출시키도록 형성된다. 제1 개구의 평면 형상은 특히 제한되지 않고 사각형, 정사각형, 원형, 타원형 등일 수 있다. 제1 개구는 후술되는 바와 같이 배선층의 길이 방향에 수직한 부분에서 바람직하게는 50 내지 500nm의 너비를 갖는다.
제1 개구를 형성하는 방법은 특히 제한되지 않고 공지된 방법을 사용할 수 있다. 예를 들면, 레지스트층은 제1 절연막상에 형성되고 제1 개구와 동일한 형상을 갖는 개구가 이 레지스트층상에 형성된다. 제1 절연막은 레지스트층을 마스크로서 사용하여 에칭되어, 소정 형상을 갖는 제1 개구를 형성한다. 이 때의 에칭은 등방성 혹은 이방성 일 수 있으나, 에칭이 정밀한 너비로 가능한 고밀도 플라즈마 소스를 사용한 드라이 에칭과 같은 이방성 에칭이 보다 바람직하다.
다음, 제1 절연막보다 에칭되기 쉬운 제2 절연막이 제1 절연막상에 형성되어, 제1 개구를 채운다.
제2 절연막 재료는 제1 절연막보다 에칭되기 쉬운 재료로만 되면 무방하다. 또한, 제2 절연막은 바람직하게는 1.5 내지 3.0의 유전상수를 갖는 재료로 형성된다. 예를 들면, 불화 비정질 수소막, 폴리테트라플루오로옥시-p-크실렌, 폴리아릴렌 에테르 등과 같은 막이 언급될 수 있다. 제2 유전막용의 이러한 막은 실리콘 산화막보다 낮은 유전상수를 갖는다. 따라서, 배선층사이의 유전막의 너비는 감소될 수 있고, 결과적으로, 본 발명은 고밀도 배선을 실현하는 효과를 갖는다. 제2 절연막은 바람직하게는 적어도 제1 개구를 채울수 있는 충분한 두께를 가질 수 있다. 특히, 제2 절연막은 상기 제1 절연막의 상부 표면으로부터 100 내지 1500 nm의 두께로 형성됨으로써 제1 개구를 채울 수 있다.
제2 절연막은 사용될 재료에 적합한 임의의 공지된 방법을 사용하여 형성될 수 있다. 예를 들면, 불화 비정질 탄소막은 불소를 포함하는 탄화수소 가스를 사용하는 플라즈마 CVD 법에 의해 형성될 수 있다. 폴리테트라플루오로옥시-p-크실렌막 또는 폴리아릴렌 에테르막과 같은 고분자막의 경우에 고분자를 제조하기 위해 단위체를 기상화시키고 상기 단위체를 상기 제1 절연막상에 증착시키고 동시에 상기 단위체를 고분자화함으로써 상기 제2 절연막을 형성할 수 있고, 또는 단위체 용액을 제1 절연막상에 예를 들면, 스핀 코팅법으로 도포하고 열로 단위체를 고분자화(즉, 스핀-온 고분자화)함으로써 제2 절연막을 형성할 수 있다.
계속하여, 상기 제1 개구와 적어도 같은 크기를 갖는 마스크가 형성되며, 상기 개구는 상기 제1 개구에 대응하는 제2 절연막상의 영역내에 위치한다. 여기에서, 마스크는 바람직하게는 제2 절연막보다 에칭되기 어려운 재료로 형성된다. 예를 들면, 레지스트막과 같은 유기막과 실리콘 산화막, 실리콘 질화막, 실리콘 질화산화막 및 상기 막의 적층을 사용한 것과 같은 무기막이 언급될 수 있다. 이러한 막중에서, 무기막이 보다 바람직한데 이러한 무기막은 제2 절연막이 후의 연마단계에서 연마되는 것을 방지하는 스토퍼로서 사용될 수 있기 때문이다.
마스크에 형성된 개구의 형상은 개구가 제1 개구와 동일한 크기를 갖는다면 특히 제한되지 않는다. 그러나, 바람직하게는 제1 개구보다 큰 것이 좋다. 또한, 마스크의 개구는 소망 배선층의 형상에 대응하는 형상을 갖는 것이 바람직하다.
다음, 상술한 마스크를 사용하여, 상기 제1 개구를 채우는 적어도 제2 절연막이 제거되어, 제2 개구가 형성된다. 제1 절연막은 제2 절연막보다 에칭되기 어려운 재료로 만들어지기 때문에, 제2 절연막만이 스토퍼층이 종래의 방법에서와 같이 제공되지 않을지라도 선택적으로 제거될 수 있다. 이러한 제거는 등방성 및 이방성 에칭법에 의해 달성될 수 있는데, 정밀한 에칭이 가능하도록 하는 고밀도 플라즈마 소스를 사용한 드라이 에칭과 같은 이방성 에칭이 더 바람직하다.
이어서, 배선층을 형성하는 재료는 전체 표면상에 증착되어 상기 제1 및 제2 개구를 매립하도록 하여, 전기적으로 도전층을 제1 및 제2 개구에서 접속하는 배선층을 형성한다.
배선층에 대한 재료로서, 금속(예를 들면, Al, Au, Ag, Cu) 또는 그러한 금속의 합금과 같이 공지된 재료가 사용될 수 있다. 또한, 배리어 금속층도 배선층을 구성하는 금속이 인접한 소자로 확산되지 않도록 하기 위해 상기 제1 및 제2 개구의 측벽상에 형성될 수 있다. 배리어 금속층은 TiN, TaN, WNx와 같은 질화금속 또는 TiN/Ti 또는 Ta/TaN과 같은 적층으로 형성될 수 있다.
배선층은 스퍼터링법, 기상증착법 등에 의해 형성될 수 있다.
또한, 배선층을 형성하기 위한 재료는 배선층의 상술한 형성시에 상기 제2 개구와 상기 제2 절연막의 상부 표면상에 증착된다. 배선층을 형성하기 위한 이러한 과도한 재료를 연마법에 의해 제거함으로써, 편평한 상부표면을 갖는 반도체 장치가 제조될 수 있다.
연마법으로서, 화학 기계적 연마법(CMP)이 대개 사용된다. 무기막이 상기 제2 절연막상의 마스크로서 사용되는 경우에, 무기막은 스토퍼로서 기능하며, 제2 절연막은 상술한 연마공정 동안 연마되지 않을 수 있다.
본 발명을 실시예를 통해 상세히 설명한다.
실시예 1
이 실시예에서, 설명은 도 1a 내지 1f에 도시된 바와 같이 하부배선층(5-8)이 이미 형성된 상태로부터 시작된다. 상기 도면에서, 반도체 기판(1), 장치분리영역(2), 확산층(3), 층간 유전체막(4), 배리어 금속층(5), 콘택트 플러그(6), 배리어 금속층(7), 전기도전막(8), 플라즈마 산화막(9), 레지스트층(10), 관통홀(11), 낮은 유전상수를 갖는 막(12), P-SiN 막(13), 레지스트층(14), 배선용 트렌치(15), 배리어 금속층(16) 및 전기도전층(17)이 도시되어 있다.
콘택트 플러그(6)는 그안에 확산층(3)을 갖는 반도체 기판(1)상의 층간 유전체막(4)내에 형성되어 있다. 상기 콘택트 플러그(6) 상에는, 배선층이 배리어 금속층(7)과 도전막(8)으로 형성된다(도 1a 참조). 이 배선층상에, 예를 들면, 플라즈마 산화막(9)과 같은 제1 절연막이 두께 600nm로 형성되어 있다. 플라즈마 산화막(9)은 플라즈마 CVD법에 의해 형성된 실리콘 산화막이며, 8 토르의 압력, 400℃의 증착온도, 700W의 RF 전력 및 TEOS/O2=800/600 sccm의 조건하에서 증착시간을 제어함으로써 소정 두께로 형성된다.
이어서, 관통홀 패턴은 플라즈마 산화막(9)상의 레지스트층(10)으로 형성되고, 이후에 관통홀(11)은 레지스트층(10)을 마스크로서 사용하는 드라이 에칭에 의해 플라즈마 산화막(9)내에 형성된다. 드라이 에칭은 유도결합형인 고밀도 플라즈마 소스를 포함하는 드라이 에칭장치를 사용하여 수행되며, 800W 소스전력, C4F8/Ar =15/100sccm의 가스유입율, 10 mTorr의 압력하에서 하부배선층이 노출된 후에 20% 과도에칭된다(도 1b 참조).
계속하여, 레지스트층(10)이 산소 플라즈마 애싱에 의해 제거되고나서, 제2 절연막으로서 불화 비정질 탄소(a-C:F)가 평행판 플라즈마 CVD 법에 의해 500nm의 두께로 형성된다. 이러한 막은 1.2 토르, 인가 전압 0.59W/cm2, 증착온도 400℃ 및 가스 유입율 C2H2/C4F8=10/70sccm의 조건하에서 증착 시간을 제어하여 소정 두께로 형성된다(도 1c 참조).
다음, 실리콘 질화막인 P-SiN 막(13)은 플라즈마 CVD법에 의해 저유전 상수를 갖는 막(12)상에 두께 30nm로 형성된다. 증착 조건은 압력 5.5 Torr, 증착온도 360℃, RF 전력 410W, 가스 유입율 SiN4/NH3/N2=135/50/1400sccm의 조건하에서 설정된다. 이러한 막상에서, 레지스트층(14)은 코팅에 의해 형성되고 트렌치 패턴이 그 안에 형성된다. 트렌치 패턴은 P-SiN막(13)으로 마스크로서 레지스트층(14)를 사용한 드라이 에칭에 의해 전달된다. 드라이 에칭은 압력 50 mTorr, RF 전력 400W 및 가스 유입율 CF4/CHF3/Ar/O2=15/5/100/5sccm의 조건하에서 마그네트론 RIE법에 의해 저유전상수막(12)의 10% 과도에칭을 수행한다(도 1d 참조).
저유전상수막(12)은 압력 5 mTorr, RF 전력 1000W, 가스 유입율 O2=15sccm의 조건하에서 마스크로서 P-SiN막(13)을 사용하여 패터닝되고, 그로 인해 배선용 트렌치(15)를 형성한다. 이러한 패터닝은 관통홀내의 저유전상수막(12)이 제거되는 조건하에서 수행된다. 저유전상수막(12)으로서 불화 비정질 탄소 절연막은 제1 절연막으로서 플라즈마 산화막(9)에 대한 100 이상의 충분한 선택비를 제공할 수 있으므로, 제1 절연막은 그 초기 형상을 거의 손실없이 유지할 수 있다. 이때에, P-SiN 막(13)을 패터닝하기 위해 사용되는 레지스트층(14)은 동시에 에칭되고 제거된다. 따라서, 배선용 트렌치(15)는 불화 비정질 탄소로 된 저유전상수막(12)내에서 형성된다(도 1e 참조).
스퍼터링법에 의해, TiN/Ti=50/30nm로 이루어진 배리어 금속층(16)은 관통홀(11)과 배선용 트렌치(15)에 증착되고, 높은 전기전도도를 갖는 Cu=500nm로 된 도전막(17)은 배리어 금속층(16)상에 증착된다. 이후에, P-SiN 막(13)상에 증착되는 배리어 금속층(16)과 도전막(17)의 과도분은 CMP법에 의해 제거된다. 연마는 각각 연마용 천과 웨이퍼에 대해 회전수 30rmp와 40rmp에서 7psi의 연마압력으로 알루미늄 산화물 입자를 포함하는 산계 슬러리(acid-base slurry)를 사용하여 P-SiN 막이 노출될 때까지 수행된다.
따라서, 관통홀과 배선용 트렌치내에 매립된 도전막으로 구성된 매립 배선층이 제1 절연막(9)과 제2 절연막(12)에서 각각 형성된다(도 1f 참조).
여러개의 배선층은 도시되어 있지 않지만, 상술한 공정을 반복하여 형성된다. 저유전상수막(12)로서 불화 비정질 탄소는 산화막(약 4의 유전상수)보다 낮은 유전상수(약 2.3의 유전상수)를 갖기 때문에, 배선층간의 용량을 감소시킨다. 따라서, 제조된 반도체 장치는 저전력, 높은 속도로 동작가능하다. 또한, 저유전상수를 갖는 수지막을 에칭할 때 마스크로서 사용되고 제2 절연막으로서 기능하는 P-SiN막은 배선재료의 CMP 중 스토퍼로서 사용될 수 있다.
실시예 2
매립된 배선층은 불화 비정질 탄소대신에 테트라플루오로-p-크실렌의 이합체를 100℃에서 승화시키고 650℃에서 분해하여 가스 단위체를 얻고 상기 얻어진 단위체를 차가운 기판으로 도입하여 형성된 PALYLEN AF4(폴리테트라플루오르-p-크실렌: 약 2.5의 유전상수)이 사용된다는 것을 제외하고는 실시예 1과 실질적으로 동일한 방식으로 수행된다.
실시예 3
매립배선층이 불화 비정질 탄소대신에 용매내의 고분자용액이 기판상에 인가되고 상기 기판이 베이크되는 스핀-온 방법에 의해 형성되는 PAE(폴리아릴렌 에테르: 약 2.5의 유전상수)가 사용된다는 것을 제외하고는 실시예 1과 실질적으로 동일한 방식으로 형성된다.
상술한 바와 같이, 본 발명의 사용은 관통홀을 오픈하기 위한 에칭이 애스펙트비가 낮은 상태에서 수행될 수 있기 때문에 용이한 패터닝을 실현할 수 있다. 또한, 관통홀의 깊이와 배선층의 두께는 관련막이 종래의 방법으로 얼마나 두껍게 형성되는 지를 조정함으로써 제어된다.
따라서, 배선층 두께의 변화는 감소될 수 있고 배선층은 균일한 두께를 갖도록 형성될 수 있다.
마스크가 패터닝되기 어려운 레지스트막으로 된 저유전상수막을 패터닝하기 위해 사용된 에칭 마스크는 매립 배선층에 대한 재료의 CMP에서의 스토퍼로서 사용될 수 있다. 따라서, 부가공정에 의해 스토퍼를 형성할 필요가 없다.
따라서, 제2 절연막이 높은 선택비와 낮은 유전상수를 갖는 막으로 형성되기 때문에 고품위의 반도체 장치를 얻을 수 있다.

Claims (14)

  1. 반도체장치 제조방법에 있어서,
    전기도전층을 갖는 하부층상에 제1 절연막을 형성하는 단계;
    상기 전기도전층의 적어도 일부를 노출하도록 상기 제1 절연막에 제1 개구를 형성하는 단계;
    상기 제1 개구를 제2 절연막으로 매립하면서 상기 제1 절연막보다 에칭되기 쉬운 제2 절연막을 상기 제1 절연막상에 형성하는 단계;
    상기 제1 개구에 대응하는 제2 절연막상의 한 영역에 상기 제1 개구와 적어도 동일한 크기를 갖는 개구를 구비한 마스크를 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 개구를 매립하는 적어도 제2 절연막을 제거하여, 제2 개구를 형성하는 단계;
    표면상에 전체적으로 배선층을 형성하기 위한 재료를 증착하여 상기 제1 개구와 상기 제2 개구를 상기 재료로 매립하며, 이에 따라 전기도전층에 전기접속된 배선층을 상기 제1 개구와 상기 제2 개구에 형성하는 단계; 및,
    상기 제2 개구의 상부표면과 상기 제2 절연막상에 배선층을 형성하기 위한 재료를 연마(polishing)에 의해 제거하는 단계;
    를 포함하는 제조방법.
  2. 제1항에 있어서, 상기 제2 절연막은 상기 제1 절연막보다 작은 유전상수를갖는 제조방법.
  3. 제1항에 있어서, 상기 제1 절연막은 실리콘 산화물로 형성된 제조방법.
  4. 제1항에 있어서, 상기 제2 절연막은 불화 비정질 탄소, 폴리테트라플루오로옥시-p-크실렌 또는 폴리아릴렌 에테르로 형성되는 제조방법.
  5. 제1항에 있어서, 상기 마스크는 실리콘 질화물, 실리콘 질화 산화물 또는 실리콘 산화물로 형성되는 제조방법.
  6. 제1항에 있어서, 상기 제1 절연막은 실리콘 산화물로 형성되고 상기 제2 절연막은 불화 비정질 탄소, 폴리테트라플루오로옥시-p-크실렌 또는 폴리아릴렌 에테르로 형성되며, 상기 마스크는 실리콘 질화물, 실리콘 질화 산화물 또는 실리콘 산화물로 형성되는 제조방법.
  7. 제1항에 있어서, 상기 전기도전층은 배선층, 게이트 전극 또는 층간 유전막내에 형성된 소스/드레인 영역인 제조방법.
  8. 제1항에 있어서, 상기 제1 개구는 상기 배선층의 길이방향에 수직인 섹션에서 약 50 내지 500 nm의 폭을 갖는 제조방법.
  9. 제1항에 있어서, 상기 제2 개구는 상기 배선층의 길이방향에 수직인 섹션에서 약 50 내지 1000 nm의 폭을 갖는 제조방법.
  10. 제1항에 있어서, 상기 제1 개구는 100 내지 1500 nm의 높이를 갖는 제조방법.
  11. 제1항에 있어서, 상기 제2 개구는 100 내지 1500 nm의 높이를 갖는 제조방법.
  12. 제1항에 있어서, 상기 연마는 화학 기계적 연마인 제조방법.
  13. 제1항에 있어서, 상기 제1 개구와 상기 제2 개구는 이방성 에칭에 의해 형성되는 제조방법.
  14. 제1항에 있어서, 상기 제2 절연막은 두께 100 내지 1000 nm를 갖는 제조방법.
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