CN112534568A - 半导体集成电路和电子仪器 - Google Patents

Abstract

本公开涉及可以进一步提高性能的半导体集成电路和电子仪器。根据距驱动器的距离来设定形成传输网络的布线的形状，在该传输网络中传输相同的信号。布线宽度形成为随着距驱动器的距离增加而减小。传输网络由以下形成：具有较大布线宽度的干线；连接到干线的驱动器；以及从干线分支的分支线，分支线具有较小的布线宽度。干线的布线形状设定为使得第二布线分支的每个部分的布线宽度随着距与驱动器连接的部分的距离增加而减小。本特征例如可以应用于半导体集成电路的时钟布线。

Description

半导体集成电路和电子仪器

技术领域

本公开涉及一种半导体集成电路和电子设备，并且更具体地，涉及一种能够进一步提高性能的半导体集成电路和电子设备。

背景技术

通常，在半导体集成电路中，构成布线网络(以下称为相同网)的布线具有设计为具有相同布线宽度的布线形状，通过该布线网络传输相同信号。此外，常规上，已经提出了试图进行各种优化的布线。

例如，专利文献1提出布线布局，该布线布局通过考虑布线间隔来进行优化以最小化布线延迟。此外，专利文献2提出时钟布线方法，该时钟布线方法用于通过调整相邻布线的长度和由于层间布线的交叉而引起的布线容量的不均匀来减少时钟偏斜。

引文列表

专利文件

专利文献1：日本特开2002-313921号公报

专利文献2：日本特开2001-228931号公报

发明内容

本发明要解决的问题

顺便提及，即使在同一网中，一个布线上也会发生电流密度的变化，从而在具有相同布线宽度的布线形状中性能可能会劣化。例如，在将相同的布线宽度设计得较大的情况下，由于不必要的布线容量，因此在功耗、速度等方面性能下降。

注意，由于上述专利文献1中提出的布线布局不是与同一网有关的技术，并且专利文献2中提出的时钟布线方法不是与布线形状有关的技术，所以不能解决这样的问题。

因此，需要避免在传统布线形状中出现的性能下降，在同一网中优化布线形状，并改善半导体集成电路的性能。

鉴于这种情况做出了本公开，并且本公开的目的是能够进一步改善性能。

问题的解决方案

根据本公开的一个方面的半导体集成电路包括：形成传输网络的布线，通过该传输网络传输相同的信号；以及将信号提供给布线的驱动器，其中，布线具有根据距驱动器的距离或信号的频率而设定的布线形状。

根据本公开的一个方面的电子设备包括：半导体集成电路，该半导体集成电路包括：形成传输网络的布线，通过该传输网络传输相同的信号；以及将信号提供给布线的驱动器，其中，布线具有根据距驱动器的距离或信号的频率而设定的布线形状。

在本公开的一个方面，形成传输网络的布线具有根据距将信号提供给布线的驱动器的距离或信号的频率而设定的布线形状，通过该传输网络传输相同的信号。

发明的效果

根据本公开的一方面，可以进一步改善性能。

注意，这里描述的效果不必被限制，并且可以是本公开中描述的任何效果。

附图说明

[图1]是示出应用本技术的时钟布线的电路图的图。

[[图2]是示出传统布线形状的布局图。

[图3]是示出根据第一实施例的布线形状的布局图。

[图4]是图3的一部分的放大图。

[图5]是示出根据第一实施例的另一布线形状的布局图。

[图6]是图5的一部分的放大图。

[图7]是示出图3的布线形状的具体配置示例的图。

[图8]是示出图7所示的布线形状的变形例的图。

[图9]是用于说明将第一实施例应用于长距离布线的布线形状的图。

[图10]是示出图9的布线形状的具体配置示例的图。

[图11]是示出根据第二实施例的布线形状的布局图。

[图12]是图11的一部分的放大图。

[图13]是示出根据第二实施例的另一布线形状的布局图。

[图14]是图13的一部分的放大图。

[图15]是示出图13的布线形状的具体配置示例的图。

[图16]是用于说明将第二实施例应用于长距离布线的布线形状的图。

[图17]是示出图16的布线形状的具体配置示例的图。

[图18]是电源布线的布局图。

[图19]是用于描述阻抗匹配的图。

[图20]是用于描述电流集中的发生的图。

[图21]是示出包括半导体集成电路的电子设备的配置示例的框图。

具体实施方式

在下文中，将参考附图详细描述应用本技术的特定实施例。

<布线形状的第一实施例>

将参照图1至图10描述在应用本技术的半导体集成电路中使用的布线形状的第一实施例。

图1示出应用本技术的时钟布线的电路图。

在图1所示的时钟布线11中，设计相同网络的信号线，使得从时钟发生电路(未示出)输出的时钟信号经由缓冲器12-1和12-2提供给驱动器13，并且从驱动器13提供给多个接收器14。在图1所示的示例中，设计时钟布线11的布线形状，使得信号线从驱动器13的输出端子分支并连接到9个接收器14-1至14-9的输入端子。然后，根据时钟信号驱动的驱动元件15-1至15-9分别连接到接收器14-1至14-9。

在这样的时钟布线11中，通常使用特殊的布线形状，例如使用图2和图3所示的所谓鱼骨形布线形状。

图2是基于图1所示的电路图示出传统布线形状的布局图。

图2所示的时钟布线21具有鱼骨形布线形状，其中，作为具有大布线宽度的信号线的干线22连接到驱动器13的输出端子，并且作为具有小布线宽度的多个信号线的分支线23连接到干线22，以便从干线22分支。在图2所示的示例中，五个分支线23-1至23-5连接到干线22。

此外，在时钟布线21中，在分支线23-1至23-5上设置有与图1的接收器14-1至14-9连接的连接端子24-1至24-9。此外，在缓冲器12和驱动器13之间还设置有连接端子25-1和25-2。

然后，常规地，在这种时钟布线21中，干线22和分支线23设计为使得布线宽度恒定。

图3示出基于图1所示的电路图，示出应用本技术的布线形状的布局图。

图3所示的时钟布线31具有鱼骨形布线形状，其中，具有小布线宽度的5个分支线33-1和33-5连接到具有大布线宽度的干线32，以便从干线32分支，类似于图2的时钟布线21。注意，图3的时钟布线31具有这样的布局，其中干线32沿着半导体集成电路的竖直方向布置。

另外，在时钟布线31中，在分支线33-1至33-5上设置有与图1的接收器14-1至14-9连接的连接端子34-1至34-9。此外，在缓冲器12和驱动器13之间还设置有连接端子35-1和35-2。

然后，在时钟布线31中，驱动器13的输出端子连接到干线32的中央，并且干线32具有设定的布线形状，使得布线宽度根据从驱动器13的连接部分到干线32的竖直方向上下侧的距离而变小。即，由于经由干线32传输的信号的电流密度随着距驱动器13的距离的增加而减小，因此，干线32的布线形状设定为布线宽度与电流密度的减少相对应。

注意，由于电流密度的减小不仅根据接收器的数量等以及距驱动器13的距离而变化，所以优选形成布线宽度变窄的干线32，以使根据经由干线32传输的信号的电流密度进行优化。

图4放大并示出图3中由虚线围绕的区域。

图4中所示的分支线33-1和33-2具有设定的布线形状，使得布线宽度根据从具有干线32的分支部分到水平方向右侧的距离，即随着距驱动器13的距离增加而变小，与干线32类似。当然，尽管未示出，但是从干线32向左延伸的分支线33-1和33-2也具有设定的布线形状，使得布线宽度根据距分支部分的距离而变小，并且同样适用于分支线33-3至33-5。

这样，在时钟布线31中，干线32和分支线33具有设计的布线形状，使得布线宽度随着距驱动器13的距离的增加而变小。然后，在时钟布线31中，可以通过优化干线32和分支线33的布线宽度来改善布线性能。因此，时钟布线31例如可以减少不必要的布线容量，并且可以避免在功耗、速度等方面的性能下降。此外，在接收信号的接收器14是互补金属氧化物半导体(CMOS)的情况下，优选使干线32和分支线33的布线宽度变窄，从而抑制在干线32和分支线33的端部处的反射。

因此，可以改善包括时钟布线31的半导体集成电路的性能。例如，根据时钟布线31中的布线容量的减少，可以减小驱动器13的尺寸，从而可以进一步降低功率。特别地，在时钟布线31采用鱼骨形布线形状的情况下，可以很好地获得这种效果。

图5示出基于图1所示的电路图，示出应用本技术的布线形状的布局图，类似于图3。此外，图6放大并示出图5中由虚线围绕的区域，类似于图4。

图5和图6所示的时钟布线41具有这样的布局，其中与驱动器13连接的干线42沿着半导体集成电路的水平方向布置。

然后，如图5所示，在时钟布线41中，类似于图3的时钟布线31，与驱动器13连接的干线42具有设定的布线形状，使得布线宽度根据从驱动器13的连接部分到水平方向左右的距离而变小。此外，如图6所示，从干线42分支出的分支线43具有设定的布线形状，使得布线宽度根据从具有干线42的分支部分到竖直方向的下侧的距离，即随着距驱动器13的距离增加而变小。

在具有这种布线形状的时钟布线41中，类似于图3的时钟布线31，可以通过优化干线42和分支线43的布线宽度来获得更好的性能。

图7示出参照图3描述的时钟布线31的具体布线形状。

在图7所示的时钟布线31中，驱动器13布置在多个接收器14(图1)的重心处。然后，驱动器13经由贯通电极51-1至51-3与具有大布线宽度的干线32连接。另外，具有小布线宽度的分支线33-1至33-4分别经由贯通电极52-1至52-4与干线32连接。此外，在时钟布线31中，多个VDD线和多个GND线与分支线33平行地以规则的间隔布置。此外，时钟布线31的布线形状相对于干线32的中心线左右对称。

然后，如上所述，由于电流密度随着干线32接近远端而减小，因此，干线32的布线形状设定为使得布线宽度逐渐变小，从而电阻根据电流密度的变化朝向远端侧增加。此外，形成干线32，使得布线宽度距驱动器13的连接部分每恒定距离例如以预定的恒定宽度变小。

例如，干线32的布线形状设定为，对于从驱动器13的连接部分朝向上侧(类似地，朝向下侧(未示出))的分支线33-1至33-3分支的每个分支部分，布线宽度变小以便相对于中心线对称。即，形成干线32，使得布线宽度在分支线33-3分支的分支部分处从布线宽度D1改变为布线宽度D2(＜D1)，在分支线33-2分支的分支部分处从布线宽度D2改变为布线宽度D3(<D2)，在分支线33-1分支的分支部分处从布线宽度D3变为布线宽度D4(<D3)。注意，在本实施例中，布线宽度D形成为相对于中心线对称，并且在下文中将被描述为相对于中心线在一侧上的宽度(即，实际布线宽度是D的两倍)，类似于图7。

具体地，驱动器13驱动时钟布线31的配置示例，其中时钟布线31的总容量包括布线容量和栅极容量为10pF，速率由信号EM控制，驱动器13侧上的所需布线宽度为5μm，与接收器14连接的总容量(布线容量和栅极容量)为0.1pF，并且在接收器14侧上的所需布线宽度为0.5μm。在这样的配置示例中，随着干线接近远端，驱动电荷减小。因此，如图7所示，在十个分支线33以鱼骨形布线形状在干线32的一侧分支的情况下，优选的是，对于每个分支部分，将布线形状设定为使得干线32的布线宽度变小0.5μm。因此，可以消除时钟布线31中的多余布线容量。

这样，适当地消除时钟布线31的冗余布线容量的条件根据诸如布线容量或栅极容量、所需的布线宽度、分支线33的数量等的布局情况、电路状况等而变化。因此，有必要根据这些情况适当地设计布线形状，以使干线32的布线宽度变窄。

图8示出图7所示的时钟布线31的布线形状的变形例。

在图8所示的时钟布线31A中，从干线32分支出的分支线33A-1至33A-4的布线形状设定为使得布线宽度根据距干线32的距离，即随着距驱动器13的距离增加而变小。例如，形成多个形成时钟布线31A的分支线33A，使得从干线32到分支部分的每恒定距离，布线宽度从中心线以预定的恒定宽度均匀地变小。

例如，如图8所示，形成分支线33A-1至33A-4，使得布线宽度按照距离干线32的中心线的长度L1、长度L2在长度L1之后、以及长度L3(L1＝L2＝L3)在长度L1之后的顺序在每个恒定距离变小。

这样，在时钟布线31A中，可以通过优化干线32和分支线33A的布线宽度来获得更好的性能。

将参照图9和图10描述将本技术应用于长距离布线的布线形状。

图9的A示出长距离布线的电路图。如图9的A所示，驱动器13的输出端子连接到接收器14的输入端子，并且驱动器13和接收器14之间的距离在单个布线中大于或等于预定距离，而不在驱动器13和接收器14之间设置分支。

图9的B和图9的C示出基于图9的A所示的电路图，示出应用本技术的布线形状的布局图。此外，图9的B的时钟布线61具有这样的布局，其中长距离布线62沿半导体集成电路的竖直方向布置，并且图9的C的时钟布线71具有这样的布局，其中长距离布线72沿半导体集成电路的水平方向布置。

如图9的B所示，在时钟布线61中，长距离布线62具有设定的布线形状，使得布线宽度根据从驱动器13的连接部分到竖直方向上下侧的距离而变小，并且连接到接收器14。即，由于经由长距离布线62传输的信号的电流密度随着距驱动器13的距离的增加而减小，所以形成长距离布线62，使得布线宽度根据电流密度的减小而变小。

类似地，如图9的C所示，在时钟布线71中，长距离布线72具有设定的布线形状，使得布线宽度根据从驱动器13的连接部分到水平方向左右的距离而变小，并且连接到接收器14。即，由于经由长距离布线72传输的信号的电流密度随着距驱动器13的距离的增加而减小，所以形成长距离布线72，使得布线宽度根据电流密度的减小而变小。

具有这样的布线形状的时钟布线61和71是使用具有预定距离或更长长度的长距离布线62和72，具体地，大约为100μm至15mm的大规模布线，并且具有根据电流密度设定的布线形状。这样，不管接收器14的数量、从驱动器13到接收器14的距离等如何，都可以通过优化在电流密度上出现差异的布线中的布线宽度来获得更好的性能。

图10示出图9的B所示的时钟布线61的具体布线形状。

如图10所示，驱动器13经由贯通电极63-1连接到长距离布线62的一端，并且接收器14经由贯通电极63-2连接到长距离布线62的另一端。

然后，在时钟布线61中，随着长距离布线62接近接收器14，电流密度减小，因此，长距离布线62的布线形状设定为使得布线宽度根据电流密度中的变化而变小。例如，长距离布线62的布线形状设定为使得布线宽度变小，从而相对于从驱动器13的连接部分朝向上侧的中心线对称。即，长距离布线62的布线形状设定为使得布线宽度根据距驱动器13的距离从布线宽度D1变化为布线宽度D2(＜D1)，并从布线宽度D2变化为布线宽度D3(＜D2)。

具体地，在根据远离驱动器13的连接部分的距离而布线宽度变小的布线形状的情况下，优选以10μm至100μm的间距缩小长距离布线62的布线宽度，并设定布线形状，使得布线宽度在接收器14的连接部分处为最小宽度。可选地，在长距离布线62的长度为约100μm至15mm的情况下，可以通过计算在作为远端的接收器14的连接部分处所需的布线宽度，并从驱动器13侧逐缩小布线宽度，使其具有均匀划分的值以使接收器14的连接部分处的布线宽度是计算出的布线宽度，从而使布线形状最佳。

通过采用上述布线形状，减小布线容量，从而可以减小电流量，可以减小功耗，并且可以改善电磁干扰(EMI)特性。

此外，可以减小布线容量，从而可以减小负载容量，可以提高速度，并且可以减小驱动器13的驱动能力。因此，可以提高功率并且可以减小面积。因此，减小的面积可以用于其他布线，从而可以改善布线特性。

此外，通过采用上述布线形状，远端侧的电阻值增加，从而可以减少信号中反射的发生。此外，减少上层布线和贯通电极的面积，从而还可以改善天线特性。特别地，对于其中容易发生信号反射的高频时钟、电迁移(EM)有问题的精细工艺、大规模布线等，可以获得更好的特性。

<布线形状的第二实施例>

将参照图11至图17描述在应用本技术的半导体集成电路中使用的布线形状的第二实施例。

图11示出基于图1所示的电路图，示出应用本技术的布线形状的布局图。此外，图12放大并示出图11中由虚线围绕的区域。

图11和图12所示的时钟布线81具有鱼骨形布线形状，其中，具有小布线宽度的五个分支线83-1和83-5连接到具有大布线宽度的干线82，以便从干线82分支，类似于图2的时钟布线21。注意，图11的时钟布线81具有这样的布局，其中干线82沿着半导体集成电路的竖直方向布置。

此外，在时钟布线81中，在分支线33-1至33-5上设置有与图1的接收器14-1至14-9连接的连接端子84-1至84-9。此外，在缓冲器12和驱动器13之间还设置有连接端子85-1和85-2。

然后，在时钟布线81中，在驱动器13的输出端子连接到干线82的中央并且传输信号具有高频的情况下，干线82的布线形状设定为网眼形状，其中根据由干线82传输的信号的频率形成多个狭缝。

通常，随着由干线82传输的信号的频率变高，由于直流(DC)电阻，趋肤电阻分量的比率增加。因此，在传输高频信号的时钟布线81中，在干线82上形成有多个狭缝，以便根据频率而变细，从而可以降低作为干线82的表面积增加的网眼形状的趋肤电阻分量。

因此，在时钟布线81中，通过形成多个狭缝而将布线形状设定为网状，从而可以降低趋肤电阻，并且可以抑制信号的衰减。因此，可以改善包括时钟布线81的半导体集成电路的性能。

图13示出基于图1所示的电路图，示出应用本技术的布线形状的布局图，类似于图11。此外，图14放大并示出图13中由虚线围绕的区域，类似于图12。

图13和图14所示的时钟布线91具有这样的布局，其中与驱动器13连接的干线92沿着半导体集成电路的水平方向布置。

然后，如图13所示，在时钟布线91中，类似于图11的时钟布线81，与驱动器13连接的干线92的布线形状设定为网眼形状，其中根据由干线92传输的信号的频率形成多个狭缝。

在具有这种布线形状的时钟布线91中，类似于图11的时钟布线81，可以通过根据信号的频率将干线92形成为最佳的网状来获得更好的性能。

图15示出参照图11描述的时钟布线81的具体布线形状。

在图15所示的时钟布线81中，驱动器13经由贯通电极86-1至86-3与具有大布线宽度的干线82连接。另外，具有小布线宽度的分支线83-1至83-4分别经由贯通电极87-1至87-4与干线82连接。此外，在时钟布线81中，多个VDD线和多个GND线与分支线33平行布置。此外，时钟布线81的布线形状相对于干线82的中心线左右对称。

然后，如上所述，在干线82的多个位置处形成具有宽度w和高度h的狭缝，并且通过这些狭缝将干线82的布线形状设定为网状。例如，随着由时钟布线81传输的信号的频率变高，狭缝的宽度w和高度h形成为较小的尺寸，使得干线82形成为更细的网状。

将参照图16和图17描述将本技术应用于长距离布线的布线形状。

图16的A示出长距离布线的电路图，如图16的A所示，驱动器13的输出端子在单个布线中连接到接收器14的输入端子，而不在驱动器13和接收器14之间设置分支。

图16的B和图16的C示出基于图16的A所示的电路图，示出应用本技术的布线形状的布局图。此外，图16的B的时钟布线101具有这样的布局，其中长距离布线102沿半导体集成电路的竖直方向布置，并且图16的C的时钟布线111具有这样的布局，其中长距离布线112沿半导体集成电路的水平方向布置。

如图16的B所示，在时钟布线101中，指向竖直方向的长距离布线102具有设定的布线形状，使得根据通过时钟布线101传输的信号的频率形成多个狭缝，并且连接到接收器14。即，在信号具有高频的情况下，长距离布线102形成为具有更细的网状，从而通过形成狭缝来增加表面积。

类似地，如图17的C所示，在时钟布线111中，指向水平方向的长距离布线112具有设定的布线形状，使得根据通过时钟布线111传输的信号的频率形成多个狭缝，并且连接到接收器14。即，在信号具有高频的情况下，长距离布线112形成为具有更细的网状，从而通过形成狭缝来增加表面积。

具有这样的布线形状的时钟布线101和111是使用具有预定距离或更长长度的长距离布线102和112，具体地，大约为100μm至15mm的大规模布线，并且具有根据信号的频率设定的布线形状。这样，不管接收器14的数量、从驱动器13到接收器14的距离等如何，都可以根据传输信号的频率优化狭缝来获得更好的性能。

图17示出图16的B所示的时钟布线101的具体布线形状。

如图17所示，驱动器13经由贯通电极103-1连接到长距离布线102的一端，并且接收器14经由贯通电极103-2连接到长距离布线102的另一端。

然后，在时钟布线101中，在长距离布线102的多个部位形成宽度为w、高度为h的狭缝，并且通过这些狭缝将长距离布线102的布线形状设定为网状。因此，可以增加长距离布线102的表面积，从而可以降低由于趋肤电阻引起的信号衰减。

例如，在时钟布线101中，随着由长距离布线102传输的信号的频率变高，狭缝的宽度w和高度h降低，从而将长距离布线102的布线形状设定为更细的网状。

通过采用上述布线形状，减小趋肤电阻，从而可抑制信号的衰减并提高速度。此外，可以减小布线容量，并且可以减小功耗。

<电源布线的布线形状>

将参照图18描述应用本技术的电源布线。

图18示出电源布线的布局图。

图18所示的电源布线121包括电流供给源122和GND供给源123，VDD干线124连接到电流供给源122，并且GND干线125连接到GND供给源123。

此外，沿半导体集成电路的竖直方向布置具有大布线宽度的VDD干线124和GND干线125，并且沿着半导体集成电路的水平方向布置具有小布线宽度的多个VDD线和多个GND线。然后，在电源布线121中，VDD干线124经由贯通电极126-1至126-7连接到七个VDD线中的每个，并且GND干线125经由贯通电极127-1至127-6连接到六个GND线中的每个。

此外，在图18所示的示例中，由点阴影表示的多个功耗源(例如，晶体管)在期望位置处连接在VDD线和GND线之间。

在这样的电源布线121中，VDD干线124具有设定的布线形状，使得布线宽度随着距电流供给源122的距离增加而变大。即，形成VDD干线124，使得距电流供给源122的每恒定距离，布线宽度从布线宽度D11改变为布线宽度D12(＞D11)，从布线宽度D12改变为布线宽度D13(＞D12)，并且从布线宽度D13改变为布线宽度D14(＞D13)。

此外，例如，VDD干线124形成为在每次连接功耗源时对于多个功耗源中的每个功耗源具有较大的布线宽度。在图18所示的示例中，布置功耗源使得在远离电流供给源122的位置密集，并且将VDD干线124的布线形状设定为使得布线宽度朝向该位置更大。

类似地，在电源布线121中，GND干线125具有设定的布线形状，使得布线宽度随着距GND供给源123的距离增加而变大。即，形成GND干线125，使得从GND供给源123的每恒定距离，布线宽度从布线宽度D21改变为布线宽度D22(＞D21)，从布线宽度D22改变为布线宽度D23(＞D22)，并且从布线宽度D23改变为布线宽度D24(>D23)。

此外，例如，GND干线125形成为在每次连接功耗源时对于多个功耗源中的每个功耗源具有较大的布线宽度。在图18所示的示例中，布置功耗源使得在远离GND供给源123的位置密集，并且将GND干线125的布线形状设定为使得布线宽度朝向该位置更大。

因此，电源布线121可以实现沿电流供给源122和GND供给源123的纵向的均匀的压降(IR Drop)，并且可以提高对多个功耗源的布置变化的电阻。

通过采用上述布线形状，可以使压降均匀，使得可以改善在信号波形中产生的抖动或可以改善信号定时，并且因此可以获得更好的特性。

<阻抗匹配>

将参考图19描述阻抗匹配。

图19的A示出用于执行阻抗匹配的布线的电路图。

如图19中的A所示，在布线131中，驱动器13的输出端子经由终端电阻132接地。

如图19的B所示，驱动器13经由贯通电极134-1连接到信号线133的一端，该信号线133是用于获取阻抗的目标，并且终端电阻器132经由贯通电极134-2连接到信号线133的另一端。此外，如图19的B所示，信号线133沿着半导体集成电路的竖直方向布置，并且多个VDD线和多个GND线沿着半导体集成电路的水平方向布置。

然后，信号线133具有设定的布线形状，使得从驱动器13朝向终端电阻器132的布线宽度变得更大，从而阻抗匹配。即，形成信号线133，使得距驱动器13的每恒定距离，布线宽度从布线宽度D1改变为布线宽度D2(＞D1)，从布线宽度D2改变为布线宽度D3(＞D2)。

因此，在布线131中，可以通过信号线133执行阻抗匹配，使得驱动器13的输出阻抗和终端电阻器132的输入阻抗彼此相等。

通过采用上述布线形状，可以抑制电磁辐射并且可以减少信号的反射，从而可以提高可靠性，并且可以因此获得更好的特性。

<发生电流集中的示例>

将参考图20描述发生电流集中的示例。

在如图20的A所示的布线141中，如果将驱动器13侧和接收器14-1至14-5侧的电流密度相互比较，则驱动器13侧的电流密度高于接收器14-1至14-5侧的电流密度。因此，优选的是，从驱动器13侧到接收器14-5的布线电阻142-1至142-5设定为在驱动器13侧具有最大的电流密度。

因此，如图20的B所示，在布线141中，信号线143具有布线形状，其中，布线宽度在具有高电流密度的驱动器13侧变大而在具有低电流密度的接收器14-5侧变小。即，形成信号线143，使得对于连接接收器14的每个连接部分，布线宽度距驱动器13从布线宽度D1改变为布线宽度D2(＜D1)，从布线宽度D2改变为布线宽度D3(＜D2)，从布线宽度D3改变为布线宽度D4(＜D3)，从布线宽度D4改变为布线宽度D5(＜D5)。

通过采用这样的布线形状，可以减少布线141中的冗余布线容量。

如上所述，在应用上述每个实施例的布线形状的半导体集成电路中，信号线的布线宽度形成为逐渐变小，从而电阻朝向远端侧增加，使得可以减少信号的反射、电磁辐射等。此外，在半导体集成电路中，电源布线的布线宽度形成为朝向远端侧逐渐变大，使得可以控制压降的量，可以实现更均匀的压降，并且可以改善电阻。

此外，可以将应用上述各实施例的布线形状的半导体集成电路应用于以高速为目的的设计或以低功耗为目的的设计，以实现性能的进一步提高。例如，对于需要高速(1GHz或更高)时钟或大规模(1pF或更高)布线的设计，半导体集成电路可能会更有效。

此外，将来，随着半导体集成电路的小型化的发展，布线变薄并且膜变薄发展，从而存在对诸如EM、高电阻等的不利影响的担忧，但是通过应用上述每个实施例的布线形状，可以抑制这些不良影响。类似地，由于小型化的发展，存在对变化的不利影响的担忧，并且特别地，假设强调参照图18所述的功耗源(例如，晶体管)中的压降的均匀性，因此，如上所述能够使压降均匀是非常有效的。

特别地，例如，在由于严重的EM等原因而需要增加布线宽度的情况下，在应当使用多个布线等情况下，通过应用本技术，可以减小不必要的布线面积，从而可以显著获得降低功耗的效果。此外，通过将本技术应用于例如1GHz或以上的高频布线、接收器14侧较远(例如3mm以上)的布线等，可以使远端侧的布线的布线宽度最小化，从而可以显著获得反射或噪声抑制的效果。

<电子设备的配置示例>

如上所述的每个实施例的布线形状可以在诸如成像元件、信号处理电路等的半导体集成电路中采用，并且可以应用于各种电子设备，例如，诸如数字静态照相机、数字摄像机等的成像系统，具有成像功能的移动电话或具有成像功能的另一设备。

图21是示出安装在电子设备中的成像设备的配置示例的框图。

如图21所示，成像设备201包括光学系统202、成像元件203、信号处理电路204、监视器205和存储器206，并且可以捕获静止图像和运动图像。

光学系统202包括一个或多个透镜，将来自被摄体的图像光(入射光)引导至成像元件203，并且在成像元件203的光接收表面(传感器单元)上形成图像。

已经采用上述布线形状的半导体集成电路应用于成像元件203。在成像元件203中，根据通过光学系统202在光接收表面上形成的图像，电子在一定时期内累积。然后，与成像元件203中累积的电子相对应的信号被提供给信号处理电路204。

已经采用上述布线形状的半导体集成电路应用于信号处理电路204，并且信号处理电路204对从成像元件203输出的像素信号执行各种信号处理。由信号处理电路204执行信号处理而获得的图像(图像数据)被提供给监视器205并显示在监视器205上，或者被提供给存储器206并存储(记录)在存储器206中。

在如上所述配置的成像设备201中，例如，通过应用采用上述布线形状的半导体集成电路，可以降低功耗或提高可靠性。

<配置的组合示例>

注意，本技术也可以具有以下配置。

(1)

一种半导体集成电路，包括：

形成传输网络的布线，通过该传输网络传输相同的信号；以及

将信号提供给布线的驱动器，

其中，布线具有根据距驱动器的距离或信号的频率而设定的布线形状。

(2)

根据上述(1)的半导体集成电路，

其中，布线具有设定的布线形状，使得随着距驱动器的距离增加，布线宽度变小。

(3)

根据上述(1)或(2)的半导体集成电路，

其中，在接收信号的接收器是互补金属氧化物半导体(CMOS)的情况下，布线的布线宽度变小以抑制信号在布线的端部处的反射。

(4)

根据上述(1)至(3)中任一项的半导体集成电路，

其中，布线具有设定的布线形状，使得布线宽度与信号的电流密度一致。

(5)

根据上述(1)至(4)中任一项的半导体集成电路，

其中，传输网络由与驱动器连接并且具有大布线宽度的第一布线和从第一布线分支并且具有小布线宽度的多个第二布线形成，以及

第一布线具有设定的布线形状，使得随着距驱动器的连接部分的距离增加，第二布线的每个分支部分的布线宽度变小。

(6)

根据上述(5)的半导体集成电路，

其中，第一布线具有与驱动器连接的中央部分，并且具有变小的布线宽度，使得电阻朝向远端侧增加。

(7)

根据上述(5)或(6)的半导体集成电路，

其中，形成第一布线，使得布线宽度距驱动器的连接部分每恒定距离以预定的恒定宽度变小。

(8)

根据上述(5)至(7)中任一项所述的半导体集成电路，

其中，形成第二布线，使得布线宽度距来源于第一布线的分支部分每恒定距离以预定的恒定宽度变小。

(9)

根据上述(1)或(2)的半导体集成电路，

其中，布线是将驱动器单根连接到接收器并且具有预定距离或更长的长距离布线。

(10)

根据上述(1)至(9)中任一项的半导体集成电路，

其中，在信号具有高频的情况下，布线具有通过形成多个狭缝而设定为网状的布线形状。

(11)

根据上述(10)的半导体集成电路，

其中，布线形成为网状，使得随着信号的频率的增加，狭缝变得更细。

(12)

根据上述(10)或(11)的半导体集成电路，

其中，布线是将驱动单根连接到接收器并且具有预定距离或更长的长距离布线。

(13)

根据上述(1)至(12)中任一项的半导体集成电路，

其中，布线是从电流供给源向多个功耗源供电的电源布线，并且具有设定的布线形状，使得随着距电流供给源的距离增加，布线宽度变大。

(14)

根据上述(13)的半导体集成电路，

其中，每次连接功耗源时，将布线形成为对于多个功耗源中的每个功耗源具有较大的布线宽度。

(15)

根据上述(1)至(14)中任一项的半导体集成电路，

其中，布线具有设定的布线形状，使得从驱动器到终端电阻器的布线宽度变大，从而阻抗匹配。

(16)

根据上述(15)的半导体集成电路，

其中，布线的布线宽度距驱动器的每恒定距离以预定的恒定宽度变大。

(17)

一种电子设备，包括：

半导体集成电路，包括：

形成传输网络的布线，通过该传输网络传输相同的信号；以及

将信号提供给布线的驱动器，

其中，布线具有根据距驱动器的距离或信号的频率而设定的布线形状。

注意，本实施例不限于上述实施例，并且可以在不脱离本公开的范围的情况下进行各种修改。此外，本说明书中描述的效果仅是示例，并且不受限制，并且可以提供其他效果。

参考标志列表

11 时钟布线

12 缓冲器

13 驱动器

14 接收器

15 驱动元件

31 时钟布线

32 干线

33 分支线

34和35 连接端子

41 时钟布线

42 干线

43 分支线

44和45 连接端子

51和52 贯通电极

61 时钟布线

62 长距离布线

63 贯通电极

71 时钟布线

72 长距离布线

81 时钟布线

82 干线

83 分支线

84和85 连接端子

86和87 贯通电极

91 时钟布线

92 干线

93 分支线

94和95 连接端子

101 时钟布线

102 长距离布线

103 贯通电极

111 时钟布线

112 长距离布线

121 电源布线

122 电流供给源

123 GND 供给源

124 VDD 干线

125 GND 干线

126和127 贯通电极

131 布线

132 终端电阻器

133 信号线

134 贯通电极

141 布线

142 布线电阻器

143 布线。

Claims (17)

1.一种半导体集成电路，包括：

形成传输网络的布线，通过所述传输网络传输相同的信号；以及

将所述信号提供给所述布线的驱动器，

其中，所述布线具有根据距所述驱动器的距离或所述信号的频率而设定的布线形状。

2.根据权利要求1所述的半导体集成电路，

其中，所述布线具有设定的布线形状，使得随着距所述驱动器的所述距离增加，布线宽度变小。

3.根据权利要求2所述的半导体集成电路，

其中，在接收所述信号的接收器是互补金属氧化物半导体(CMOS)的情况下，所述布线的所述布线宽度变小以抑制所述信号在所述布线的端部处的反射。

4.根据权利要求2所述的半导体集成电路，

其中，所述布线具有设定的布线形状，使得所述布线宽度与所述信号的电流密度一致。

5.根据权利要求2所述的半导体集成电路，

其中，所述传输网络由与所述驱动器连接并且具有大布线宽度的第一布线和从所述第一布线分支并且具有小布线宽度的多个第二布线形成，以及

所述第一布线具有设定的布线形状，使得随着距所述驱动器的连接部分的距离增加，所述第二布线的每个分支部分的布线宽度变小。

6.根据权利要求5所述的半导体集成电路，

其中，所述第一布线具有与所述驱动器连接的中央部分，并且具有变小的布线宽度，使得电阻朝向远端侧增加。

7.根据权利要求5所述的半导体集成电路，

其中，形成所述第一布线，使得所述布线宽度距所述驱动器的所述连接部分每恒定距离以预定的恒定宽度变小。

8.根据权利要求5所述的半导体集成电路，

其中，形成所述第二布线，使得所述布线宽度距来源于所述第一布线的分支部分每恒定距离以预定的恒定宽度变小。

9.根据权利要求2所述的半导体集成电路，

其中，所述布线是将所述驱动器单根连接到所述接收器并且具有预定距离或更长的长距离布线。

10.根据权利要求1所述的半导体集成电路，

其中，在所述信号具有高频的情况下，所述布线具有通过形成多个狭缝而设定为网状的布线形状。

11.根据权利要求10所述的半导体集成电路，

其中，所述布线形成为网状，使得随着所述信号的所述频率的增加，所述狭缝变得更细。

12.根据权利要求10所述的半导体集成电路，

其中，所述布线是将所述驱动器单根连接到所述接收器并且具有预定距离或更长的长距离布线。

13.根据权利要求1所述的半导体集成电路，

其中，所述布线是从电流供给源向多个功耗源供电的电源布线，并且具有设定的布线形状，使得随着距所述电流供给源的距离增加，布线宽度变大。

14.根据权利要求13所述的半导体集成电路，

其中，每次连接功耗源时，将所述布线形成为对于多个所述功耗源中的每个功耗源具有较大的布线宽度。

15.根据权利要求1所述的半导体集成电路，

其中，所述布线具有设定的布线形状，使得从所述驱动器到终端电阻器的布线宽度变大，从而阻抗匹配。

16.根据权利要求15所述的半导体集成电路，

其中，所述布线的所述布线宽度距所述驱动器的每恒定距离以预定的恒定宽度变大。

17.一种电子设备，包括：

半导体集成电路，包括：

形成传输网络的布线，通过所述传输网络传输相同的信号；以及

将所述信号提供给所述布线的驱动器，

其中，所述布线具有根据距所述驱动器的距离或所述信号的频率而设定的布线形状。

Images