KR102357489B1 - 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치 - Google Patents

전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치 Download PDF

Info

Publication number
KR102357489B1
KR102357489B1 KR1020150120140A KR20150120140A KR102357489B1 KR 102357489 B1 KR102357489 B1 KR 102357489B1 KR 1020150120140 A KR1020150120140 A KR 1020150120140A KR 20150120140 A KR20150120140 A KR 20150120140A KR 102357489 B1 KR102357489 B1 KR 102357489B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit board
film circuit
film
voltage line
Prior art date
Application number
KR1020150120140A
Other languages
English (en)
Other versions
KR20170024747A (ko
Inventor
김민성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150120140A priority Critical patent/KR102357489B1/ko
Priority to US15/236,838 priority patent/US10276086B2/en
Publication of KR20170024747A publication Critical patent/KR20170024747A/ko
Application granted granted Critical
Publication of KR102357489B1 publication Critical patent/KR102357489B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal (AREA)

Abstract

칩 온 필름 회로 기판이 개시된다. 상기 칩 온 필름 회로 기판은 각각이 제1방향으로 확장된 제1에지와 제2에지를 포함하는 필름 회로 기판과, 상기 필름 회로 기판에 배치된 복수의 전압 라인들과 접속된 소스 드라이버 IC를 포함하고, 상기 복수의 전압 라인들이 배치된 면적과 상기 필름 회로 기판의 필름 면적의 비율이 0.7과 같거나 크고, 0.996과 같거나 작다.

Description

전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치{CHIP ON FILM CIRCUIT BOARD FOR REDUCING ELECTROMAGNETIC INTERFERENCE AND DISPLAY DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 칩 온 필름 회로 기판에 관한 것으로, 특히 전자 방해 잡음을 감소하기 위한 필름 회로 기판과 이를 포함하는 디스플레이 장치에 관한 것이다.
최근 디스플레이 패널은 점점 대형화되고, 상기 디스플레이 패널을 구동하는 디스플레이 드라이버 IC는 점차 소형화되고 집적화되고 있다. 디스플레이 패널과 인쇄 회로 기판(printed circuit board(PCB))을 연결하는 방식으로서 칩 온 필름 (chip on film(COF)) 방식과 칩 온 글라스(chip on glass(COG)) 방식이 사용된다.
상기 COF는 반도체 칩을 플랙시블 인쇄 회로(flexible printed circuit(FPC))에 장착하는 방식으로서 통신 기기의 경박단소화 추세에 따라 개발된 새로운 형태의 패키지이다.
전류의 흐름에 의해 소스 드라이버 IC에서 전자기파가 발생하고, 발생한 전자기파에 의해 전자 방해 잡음(electromagnetic interference(EMI))이 발생한다. EMI는 전자 기기 오작동의 원인이 되므로 상기 EMI를 줄이는 노력이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 소스 드라이버 IC에서 방사되는 EMI를 줄일 수 있는 필름 회로 기판과 이를 포함하는 디스플레이 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 칩 온 필름 회로 기판은 각각이 제1방향으로 확장된 제1에지와 제2에지를 포함하는 필름 회로 기판과, 상기 필름 회로 기판에 배치된 복수의 전압 라인들과 접속된 소스 드라이버 IC를 포함하고, 상기 복수의 전압 라인들이 배치된 면적과 상기 필름 회로 기판의 필름 면적의 비율이 0.7과 같거나 크고, 0.996과 같거나 작다. 상기 복수의 전압 라인들 중에서 일부의 전압 라인들 각각의 배선 폭은 200㎛≤W≤230㎛일 수 있다.
상기 소스 드라이버 IC는 제어 로직과, 상기 제어 로직의 제어에 따라 데이터를 처리하는 데이터 처리 인터페이스와, 상기 데이터 처리 인터페이스에 의해 처리된 데이터를 디스플레이 패널로 출력하는 출력 회로를 포함하고, 상기 일부 전압 라인들 중 제1전압 라인은 제1작동 전압을 상기 제어 로직으로 공급하고, 상기 일부 전압 라인들 중 제2전압 라인은 제2작동 전압을 상기 출력 회로로 공급하고, 상기 일부 전압 라인들 중 제3전압 라인은 제3작동 전압을 상기 데이터 처리 인터페이스로 공급한다.
상기 제1작동 전압의 크기는 상기 제2작동 전압의 크기보다 작고, 상기 제3작동 전압의 크기는 상기 제1작동 전압의 크기와 같다.
상기 칩 온 필름 회로 기판은 접지 전압을 상기 제어 로직 회로와 상기 데이터 처리 인터페이스로 공급하는 제1접지 라인과, 상기 접지 전압을 상기 출력 회로로 공급하는 제2접지 라인을 더 포함하고, 상기 제1접지 라인의 배선 폭과 상기 제2접지 라인의 배선 폭은 균등하지 않게(uneven) 배치된다.
상기 칩 온 필름 회로 기판은 접지 전압을 상기 제어 로직 회로와 상기 데이터 처리 인터페이스로 공급하는 제1접지 라인과, 상기 접지 전압을 상기 출력 회로로 공급하는 제2접지 라인을 더 포함하고, 상기 제1접지 라인의 배선 폭 중 터미널 부분의 배선 폭이 가장 크고, 상기 제2접지 라인의 배선 폭 중 터미널 부분의 배선 폭이 가장 큰다.
상기 칩 온 필름 회로 기판은 상기 복수의 전압 라인들 각각과 상기 필름 회로 기판의 필름 사이에 규칙적으로 배열된 복수의 공동들을 더 포함한다.
상기 복수의 전압 라인들 각각은 서로 평행한 제3에지와 제4에지를 더 포함하고, 상기 복수의 공동들은 상기 제3에지 또는 상기 제4에지에 가장 가깝게 배치된 공동들 각각과 상기 제3에지 또는 상기 제4에지 사이의 거리는 60㎛와 같거나 작다.
상기 칩 온 필름 회로 기판은 상기 소스 드라이버 IC와 상기 필름 회로 기판을 연결하는 제1범프를 더 포함하고, 상기 제1범프는 상기 복수의 전압 라인들 중 어느 한 라인과 적어도 2개의 경로들을 통해 연결된다. 상기 칩 온 필름 회로 기판은 상기 소스 드라이버 IC와 상기 필름 회로 기판을 연결하는 제2범프를 더 포함하고, 상기 제1펌프와 상기 제2범프는 경로를 통해 서로 전기적으로 접속된다.
본 발명의 실시 예에 따른 디스플레이 장치는 디스플레이 패널과, 상기 디스플레이 패널에 접속된 칩 온 필름 회로 기판을 포함하고, 상기 칩 온 필름 회로 기판은 필름 회로 기판과, 상기 필름 회로 기판에 배치된 복수의 전압 라인들과 접속되고 상기 디스플레이 패널에 포함된 픽셀들을 구동하는 소스 드라이버 IC를 포함하고, 상기 복수의 전압 라인들이 배치된 면적과 상기 필름 회로 기판(120)의 필름 면적의 비율이 0.7과 같거나 크고, 0.996과 같거나 작다. 상기 복수의 전압 라인들 중에서 일부의 전압 라인들 각각의 배선 폭은 200㎛≤W≤230㎛이다.
본 발명의 실시 예에 따른 소스 드라이버 IC에서 사용되는 필름 회로 기판은 상기 소스 드라이버 IC에서 발생하는 EMI를 차폐하거나 상기 필름 회로 기판에 배치된 전압 라인의 전압 강하를 줄여 상기 EMI를 줄이는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 소스 드라이버 IC의 세부 블록도이다.
도 3은 도 1에 도시된 칩 온 필름 회로 기판을 Ⅲ-Ⅲ 방향으로 절단한 단면도(cross-sectional view)이다.
도 4는 도 1에 도시된 필름 회로 기판의 평면도이다.
도 5는 도 4에 도시된 전압 라인과 범프를 연결하는 실시 예들을 나타낸다.
도 6은 도 4에 도시된 전압 라인과 필름 사이에 형성된 공동(void)을 나타내는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치의 블록도이다. 도 1을 참조하면, 디스플레이 장치(10)는 복수의 칩 온 필름 회로 기판들(100), 디스플레이 패널(300), 및 전력 관리 집적 회로(power management integrated circuit(PMIC); 400)을 포함할 수 있다.
디스플레이 장치(10)는 PC(personal computer) 또는 모바일 장치로 구현될 수 있다. 상기 모바일 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.
각 칩 온 필름 회로 기판(100)은 PMIC(400)로부터 출력된 복수의 전압들 (VDD1, VDD2, VDD3, VSS1, 및 VSS2)을 수신하고, 복수의 전압들 (VDD1, VDD2, VDD3, VSS1, 및 VSS2)을 이용하여 디스플레이 패널(300)을 구동할 수 있다.
칩 온 필름 회로 기판(100)은 필름 회로 기판(120), 복수의 범프들, 및 소스 드라이버 IC(200)을 포함할 수 있다. 필름 회로 기판(120)은 FPC로 구현될 수 있다. 상기 복수의 범프들은 필름 회로 기판(120)과 소스 드라이버 IC(200)를 연결할 수 있다. 칩 온 필름 회로 기판(100)은 칩 온 필름 패키지(chip on film(COF) package)를 의미할 수 있다.
본 발명의 실시 예들에 따라, 디스플레이 장치(10)에 포함되는 칩 온 필름 회로 기판(100)의 개수는 다양하게 변경될 수 있다. 예컨대, 디스플레이 패널(300)에 포함된 픽셀들의 수에 따라, 칩 온 필름 회로 기판(100)의 개수는 다양하게 변경될 수 있다.
디스플레이 패널(300)은 소스 드라이버 IC들(200)로부터 출력된 복수의 전압들과 데이터를 수신하고 상기 데이터에 해당하는 이미지를 디스플레이 할 수 있다.
PMIC(400)는 칩 온 회로 기판(100)으로 복수의 전압들(VDD1, VDD2, VDD3, VSS1, 및 VSS2)을 전송할 수 있다.
복수의 전압들(VDD1, VDD2, VDD3, VSS1, 및 VSS2)은 제1작동 전압(VDD1), 제2작동 전압(VDD2), 제3작동 전압(VDD3), 제1접지 전압(VSS1) 및 제2접지 전압 (VSS2)을 포함할 수 있다.
제1작동 전압(VDD1)의 크기와 제3작동 전압(VDD3)의 크기는 동일할 수도 있고 서로 다를 수도 있다. 제1작동 전압(VDD1)과 제3작동 전압(VDD3) 각각과 쌍을 이루는 접지 전압은 제1접지 전압(VSS1)으로 동일할 수 있다.
도 2는 도 1에 도시된 소스 드라이버 IC의 세부 블록도이다. 도 1과 도 2를 참조하면, 소스 드라이버 IC(200)는 이미지 데이터에 해당하는 이미지를 디스플레이하기 위한 신호들과 전압들을 디스플레이 패널(300)로 전송할 수 있다.
소스 드라이버 IC(200)는 제어 로직 회로(220), 데이터 처리 인터페이스 (240), 및 출력 회로(260)을 포함할 수 있다.
제어 로직 회로(220)는, 제1작동 전압(VDD1)과 제1접지 전압(VSS1)에 기초하여, 소스 드라이버 IC(200)을 작동을 제어할 수 있는 제어 신호들을 생성할 수 있다.
데이터 처리 인터페이스(240)는, 제3작동 전압(VDD3)과 제1접지 전압(VSS1)에 기초하여, 데이터(DATA)를 처리하고 처리된 데이터를 출력 회로(260)로 전송할 수 있다. 데이터 처리 인터페이스(240)의 작동은 제어 로직 회로(220)에 의해 제어될 수 있다.
출력 회로(260)는, 제2작동 전압(VDD2)과 제2접지 전압(VSS2)에 기초하여, 데이터 처리 인터페이스(240)에 의해 변환된 데이터를 디스플레이 패널(300)로 출력할 수 있다. 출력 회로(260)의 작동은 제어 로직 회로(220)에 의해 제어될 수 있다.
도 3은 도 1에 도시된 칩 온 필름 회로 기판을 Ⅲ-Ⅲ 방향으로 절단한 단면도(cross-sectional view)이다. 칩 온 필름 회로 기판(100)에 포함된 필름 회로 기판(120)은, 범프들(140)을 통해, 소스 드라이버 IC(200)와 연결될 수 있다.
소스 드라이버 IC(200)는 소스 패드들(201)을 포함할 수 있고, 필름 회로 기판 (120)은 필름 패드들(121)을 포함할 수 있다. 범프들(140)은 소스 패드들(201)과 필름 패드들(121) 사이에 위치하고, 소스 패드들(201)과 필름 패드들(121)을 연결한다.
필름 패드들(121)은 필름 회로 기판(120)에 배치된 복수의 전압 라인들과 접속될 수 있다. 필름 회로 기판(120)에 형성된 복수의 전압 라인들은 범프들(140)을 통해 소스 드라이버 IC(200)로 전압들을 공급할 수 있다.
도 4는 도 1에 도시된 필름 회로 기판의 평면도이다. 도 1과 도 4를 참조하면, 필름 회로 기판(120)은 제1영역(AREA1)을 중심으로 제2영역(AREA2)과 제3영역 (AREA3)은 대칭적으로 구성될 수 있다. 따라서, 제2영역(AREA2)의 구조와 제3영역 (AREA3)의 구조는 동일 또는 유사하다.
도 4에서 X-축은 제1방향으로 나타내고 Y-축은 제2방향을 나타낸다. 필름 회로 기판(120)은 각각이 제1방향으로 확장된 제1에지(EDGE1)와 제2에지(EDGE2)를 포함할 수 있다. 제1에지(EDGE1)와 제2에지(EDGE2)는 전체적으로는 평행하지만, 부분적으로는 평행하지 않을 수 있고, 복수의 전압 라인들 각각의 배선 폭은 부분적으로 달라질 수 있다.
복수의 전압 라인들(131-1, 131-2, 133, 135-1, 135-2, 135-3, 137, 및 139)은 필름 회로 기판(120) 위(on)에 형성될 수 있다. 복수의 전압 라인들(131-1, 131-2, 133, 135-1, 135-2, 135-3, 137, 및 139)은 제1에지(EDGE1)와 제2에지 (EDGE2) 사이에 형성될 수 있다. 필름 회로 기판(120)은 복수의 전압 라인들(131-1, 131-2, 133, 135-1, 135-2, 135-3, 137, 및 139)을 통해 복수의 전압들(VDD1, VDD2, VDD3, VSS1, 및 VSS2)을 소스 드라이버 IC(120)로 전송할 수 있다.
제1전압 라인(131-1)과 제2전압 라인(131-2)은 제1작동 전압(VDD1)을 전송하고, 제8전압 라인(139)은 제2작동 전압(VDD2)을 전송하고, 제3전압 라인(133)은 제3작동 전압 (VDD3)을 전송하고, 제4전압 라인(135-1), 제5전압 라인(135-2), 및 제6전압 라인(135-3)은 제1접지 전압(VSS1)을 전송하고, 제7전압 라인(137)은 제2접지 전압(VSS2)을 전송한다.
제1영역(AREA1)에는 제2전압 라인(131-2), 제3전압 라인(133), 제5전압 라인 (135-2) 및 제6전압 라인(135-3)이 배치될 수 있다. 제2전압 라인(131-2)은 제1에지(EDGE1)와 가장 가까이 배치될 수 있고, 제5전압 라인(135-2)은 제2에지(EDGE2)와 가장 가까이 배치될 수 있다.
또한, 제3전압 라인(133)은 제2전압 라인(131-2)과 제5전압 라인(135-2) 사이에 배치되고, 제6전압 라인(135-3)은 제5전압 라인(135-2)과 제3전압 라인(133) 사이에 배치될 수 있다.
제2전압 라인(131-2), 제3전압 라인(133), 제5전압 라인(135-2) 및 제6전압 라인(135-3)의 배치 순서는 이에 한정되는 것은 아니다. 제1영역(AREA1)에 포함된 복수의 전압 라인들(131-2, 133, 135-2, 및 135-3)의 배치 순서는 실시 예들에 따라 다양하게 변경될 수 있다.
제2영역(AREA2) 제3영역(AREA3) 각각은 제1전압 라인(131-1), 제8전압 라인 (139), 제4전압 라인(135-1) 및 제7전압 라인(137)을 포함할 수 있다. 각 제8전압 라인(139)은 제1에지(EDGE1)와 가장 가까이 배치될 수 있고, 각 제1전압 라인(131-1)은 제2에지(EDGE2)와 가장 가까이 배치될 수 있다.
또한, 제7전압 라인(137)은 제8전압 라인(139)과 제1전압 라인(131-1) 사이에 배치될 수 있고, 제4전압 라인(135-1)은 제1전압 라인(131-1)과 제7전압 라인(137) 사이에 배치될 수 있다.
제1전압 라인(131-1), 제8전압 라인(139), 제4전압 라인(135-1) 및 제7전압 라인(137)의 배치 순서는 이에 한정되는 것은 아니다. 즉, 제2영역(AREA2)과 제3영역(AREA3) 각각에 포함된 복수의 전압 라인들(131-1, 135-1, 137 및 139)의 배치 순서는 실시 예들에 따라 다양하게 변경될 수 있다.
제1영역(AREA1)에는 제5전압 라인(135-2), 제6전압 라인(135-3), 제2전압 라인 (131-2) 및 제3전압 라인(133)이 배치될 수 있다.
제2영역(AREA2) 및 제3영역(AREA2) 각각에는 제1전압 라인(131-1), 제4전압 라인(135-1), 제7전압 라인(137) 및 제8전압 라인(139)이 배치될 수 있다.
제1전압 라인(131-1)의 배선 폭을 나타내는 제1전압 라인 배선 폭(W1a), 제2전압 라인(131-2)의 배선 폭을 나타내는 제2전압 라인 배선 폭(W1b), 제8전압 라인(139)의 배선 폭을 나타내는 제8전압 라인 배선 폭(W4), 제3전압 라인(133)의 배선 폭을 나타내는 제3전압 라인 배선 폭(W5), 제4전압 라인(135-1)의 배선 폭을 나타내는 제4전압 라인 배선 폭(W2a), 제5전압 라인(135-2)의 배선 폭을 나타내는 제5전압 라인 배선 폭(W2b), 제6전압 라인(135-3)의 배선 폭을 나타내는 제6전압 라인 배선 폭(W2c), 및 제7전압 라인(137)의 배선 폭을 나타내는 제7전압 라인 배선 폭(W3)은, 집합적으로(collectively), 배선 폭(W)으로 나타낼 수 있다.
제1전압 라인 배선 폭(W1a), 제2전압 라인 배선 폭(W1b), 제8전압 라인 배선 폭(W4), 제3전압 라인 배선 폭(W5), 제4전압 라인 배선 폭(W2a), 제5전압 라인 배선 폭(W2b), 제6전압 라인 배선 폭(W2c), 및 제7전압 라인 배선 폭(W3) 중 적어도 두 개 이상은 서로 동일할 수 있다.
제1전압 라인(131-1)과 제2전압 라인(131-2) 각각은 PMIC(400)로부터 출력된 제1전압(VDD1)을 수신하고, 제1전압(VDD1)을 소스 드라이버 IC(200)의 제어 로직 회로(220)로 전송할 수 있다. 제8전압 라인(139)은 PMIC(400)로부터 출력된 제2전압(VDD2)을 수신하고, 제2전압(VDD2)을 소스 드라이버 IC(200)의 출력 회로(260)로 전송할 수 있다. 제3전압 라인(133)은 PMIC(400)로부터 출력된 제3전압(VDD3)을 수신하고, 제3전압(VDD3)을 소스 드라이버 IC(200)의 데이터 처리 인터페이스(240)로 전송할 수 있다.
각 전압 라인(135-1, 135-2, 및 135-3)은 PMIC(400)로부터 공급된 제1접지 전압(VSS1)을 수신하고, 제1접지 전압(VSS1)을 소스 드라이버 IC(200)의 제어 로직 회로(220)와 데이터 처리 인터페이스(240) 각각으로 전송할 수 있다. 제7전압 라인 (137)은 PMIC(400)로부터 공급된 제2접지 전압(VSS2)을 수신하고, 제2접지 전압 (VSS2)을 소스 드라이버 IC(200)의 출력 회로(260)로 전송할 수 있다.
제1영역(AREA1), 제2영역(AREA2) 및 제3영역(AREA3) 내에 포함된 복수의 전압 라인들(131-1, 131-2, 133, 135-1, 135-2, 135-3, 137, 및 139)의 면적과 다른 전압 라인들(138)의 면적의 제1합과 제1영역(AREA1)의 면적, 제2영역(AREA2)의 면적 및 제3영역(AREA3)의 면적의 제2합의 비율은 0.7보다 크거나 같고 0.996보다 작거나 같을 수 있다. 예컨대, 다른 전압 라인들(138) 각각의 배선 폭은 배선 폭(W)보다 작다. 예컨대, 상기 배선 폭은 배선 폭(W)의 10%정도 일 수 있으나 이에 한정되는 것은 아니다. 다른 전압 라인들(138) 각각으로 제2작동 전압(VDD2)이 공급될 수 있다.
배선 폭(W)은 200㎛보다 크거나 같고 230㎛보다 작거나 같을 수 있다. 다만, 제1영역(AREA1)에 포함된 전압 라인들(131-2, 133, 135-2, 및 135-3)의 배선 폭의 합은 필름 회로 기판(120)의 높이(height; H)보다 작다.
제2영역(AREA2)에 포함된 전압 라인들(131-1, 135-1, 137, 및 139)의 배선 폭의 합은 필름 회로 기판(120)의 높이(H)보다 작다. 제3영역(AREA3)에 포함된 전압 라인들(131-1, 135-1, 137, 및 139)의 배선 폭의 합은 필름 회로 기판(120)의 높이(height; H)보다 작다.
배선 폭(W)은 균등하지 않을(uneven) 수 있다. 특히, 제2영역(AREA2)에 포함된 제4전압 라인 배선 폭(W2a)과 제7전압 라인 배선 폭(W3) 각각은 균등하지 않을 수 있다. 제4전압 라인 배선 폭(W2a)의 말단(TM2)과 제7전압 라인 배선 폭(W3)의 말단(TM1) 각각은 가장 넓게 구현될 수 있다.
제3영역(AREA3)에 배치된 전압 라인들은 제1영역(AREA1)을 기준으로 제2영역 (AREA2)에 배치된 전압 라인들과 대칭적일 수 있다.
도 5는 도 4에 도시된 전압 라인과 범프를 연결하는 실시 예들을 나타낸다. 도 5의 (a), (b), (c) 및 (d)에서 전압 라인(130)은 전압 라인들(131-1, 131-2, 139, 133, 135-1, 135-2, 135-3 및 137) 중에서 어느 하나의 전압 라인을 나타낸다. 전압 라인(130)은 평행한 에지들(VEDGE1과 VEDGE2)를 포함할 수 있다.
전압 라인(130)은 범프(140)를 통해 소스 드라이버 IC(200)로 전압(VDD1, VDD2, VDD3, VSS1, 또는 VSS2)을 전송할 수 있다.
도 5의 (a), (b), (c) 및 (d)를 참조하면, 전압 라인(130)은 범프(140)와 적어도 2 이상의 경로들을 통해 연결될 수 있다.
도 5의 (a)를 참조하면, 범프(140)는 4개의 경로들(PATH1, PATH2, PATH3, 및 PATH4)을 통해 전압 라인(130)과 연결될 수 있다.
도 5의 (b) 및 (c)를 참조하면, 범프(140)는 2개의 경로들(PATH1과 PATH2)을 통해 전압 라인(130)과 연결될 수 있다.
도 5의 (d)를 참조하면, 각 범프(140)는 2개의 경로들(PATH1과 PATH2)를 통해 전압 라인(130)과 연결되고, 범프들(140)은 경로(PATH3)을 통해 서로 연결될 수 있다. 각 경로(PATH1, PATH2, PATH3, 및 PATH4)의 물질은 전압 라인(130)의 물질과 동일할 수 있다. 예컨대, 전압 라인(130)은 메탈, 예컨대 구리로 구현될 수 있다.
도 5에서는 전압 라인(130)과 범프(140)를 연결하는 경로들의 개수, 상기 경로들의 형태, 및 상기 경로들의 방향이 예시적으로 도시되었으나 이에 한정되는 것은 아니다.
도 6은 도 4에 도시된 전압 라인과 필름 사이에 형성된 공동(void)을 나타내는 도면이다. 도 6을 참조하면, 전압 라인(130)과 필름 회로 기판(120)의 필름 사이에는 복수의 공동들(160)이 형성될 수 있다. 복수의 공동들(160)은 전압 라인 (130)이 상기 필름 위(on)에 배치(또는 형성)될 때 형성될 수 있다.
전압 라인(130)과 필름 회로 기판(120)의 필름 사이에 형성되는 공동들은 인위적으로 형성된 복수의 공동들(160)과 전압 라인(130)이 상기 필름 위에 배치(또는 형성)될 때 자연적으로 형성된 적어도 하나의 공동(161)을 포함할 수 있다.
인위적으로 형성된 복수의 공동들(160)은 전압 라인(130)과 필름 회로 기판(120)의 필름 사이에서 규칙적으로 배열될 수 있으나 이에 한정되는 것은 아니다. 복수의 공동들(160)을 규칙적으로 배열하는 이유는 적어도 하나의 공동(161)이 생성될 확률을 줄이기 위해서이다.
복수의 공동들(160) 중에서 제1에지(VEDGE1) 또는 제2에지(VEDGE2)에 가장 가깝게 배치된 공동들 각각과 제1에지(VEDGE1) 또는 제2에지(VEDGE2) 사이의 거리 (H2)는 60㎛와 같거나 작을 수 있으나 이에 한정되는 것은 아니다.
복수의 공동들(160)은 하나 또는 그 이상의 로우들(rows)로 배치될 수 있고, 인접하는 두 개의 로우들 사이의 거리는 60㎛와 같거나 작을 수 있으나 이에 한정되는 것은 아니다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 디스플레이 장치
100: 칩 온 필름 회로 기판
120: 필름 회로 기판
200: 소스 드라이버 IC
300: 디스플레이 패널
400: 전력 관리 IC

Claims (10)

  1. 각각이 제1방향으로 확장된 제1에지와 제2에지를 포함하는 필름 회로 기판; 및
    상기 필름 회로 기판에 배치된 복수의 전압 라인들과 접속된 소스 드라이버 IC를 포함하고,
    상기 복수의 전압 라인들이 배치된 면적과 상기 필름 회로 기판의 필름 면적의 비율이 0.7과 같거나 크고, 0.996과 같거나 작은 칩 온 필름 회로 기판.
  2. 제1항에 있어서,
    상기 복수의 전압 라인들 중에서 일부의 전압 라인들 각각의 배선 폭(W)은 200㎛≤W≤230㎛ 인 칩 온 필름 회로 기판.
  3. 제2항에 있어서, 상기 소스 드라이버 IC는,
    제어 로직 회로;
    상기 제어 로직 회로의 제어에 따라 데이터를 처리하는 데이터 처리 인터페이스; 및
    상기 데이터 처리 인터페이스에 의해 처리된 데이터를 디스플레이 패널로 출력하는 출력 회로를 포함하고,
    상기 일부 전압 라인들 중 제1전압 라인은 제1작동 전압을 상기 제어 로직 회로로 공급하고,
    상기 일부 전압 라인들 중 제2전압 라인은 제2작동 전압을 상기 출력 회로로 공급하고,
    상기 일부 전압 라인들 중 제3전압 라인은 제3작동 전압을 상기 데이터 처리 인터페이스로 공급하는 칩 온 필름 회로 기판.
  4. 제3항에 있어서,
    상기 제1작동 전압의 크기는 상기 제2작동 전압의 크기보다 작고,
    상기 제3작동 전압의 크기는 상기 제1작동 전압의 크기와 같은 칩 온 필름 회로 기판.
  5. 제3항에 있어서,
    접지 전압을 상기 제어 로직 회로와 상기 데이터 처리 인터페이스로 공급하는 제1접지 라인; 및
    상기 접지 전압을 상기 출력 회로로 공급하는 제2접지 라인을 더 포함하고,
    상기 제1접지 라인의 배선 폭과 상기 제2접지 라인의 배선 폭은 균등하지 않게(uneven) 배치된 칩 온 필름 회로 기판.
  6. 디스플레이 패널; 및
    상기 디스플레이 패널에 접속된 칩 온 필름 회로 기판을 포함하고,
    상기 칩 온 필름 회로 기판은,
    필름 회로 기판; 및
    상기 필름 회로 기판에 배치된 복수의 전압 라인들과 접속되고 상기 디스플레이 패널에 포함된 픽셀들을 구동하는 소스 드라이버 IC를 포함하고,
    상기 복수의 전압 라인들이 배치된 면적과 상기 필름 회로 기판의 필름 면적의 비율이 0.7과 같거나 크고, 0.996과 같거나 작은 디스플레이 장치.
  7. 제6항에 있어서,
    상기 복수의 전압 라인들 중에서 일부의 전압 라인들 각각의 배선 폭은 200㎛≤W≤230㎛ 인 디스플레이 장치.
  8. 제7항에 있어서, 상기 소스 드라이버 IC는,
    제어 로직 회로;
    상기 제어 로직 회로의 제어에 따라 데이터를 처리하는 데이터 처리 인터페이스;
    상기 데이터 처리 인터페이스에 의해 처리된 데이터를 디스플레이 패널로 출력하는 출력 회로;
    접지 전압을 상기 제어 로직 회로와 상기 데이터 처리 인터페이스로 공급하는 제1접지 라인; 및
    상기 접지 전압을 상기 출력 회로로 공급하는 제2접지 라인을 포함하고,
    상기 제1접지 라인의 배선 폭 중 터미널 부분의 배선 폭이 가장 크고,
    상기 제2접지 라인의 배선 폭 중 터미널 부분의 배선 폭이 가장 큰 디스플레이 장치.
  9. 제6항에 있어서,
    상기 소스 드라이버 IC와 상기 필름 회로 기판을 연결하는 범프를 더 포함하고,
    상기 범프는 상기 복수의 전압 라인들 중 어느 한 라인과 적어도 2개의 경로들을 통해 연결되는 디스플레이 장치.
  10. 제6항에 있어서,
    상기 복수의 전압 라인들 각각과 상기 필름 회로 기판의 필름 사이에 규칙적으로 배열된 복수의 공동들을 더 포함하는 디스플레이 장치.
KR1020150120140A 2015-08-26 2015-08-26 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치 KR102357489B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150120140A KR102357489B1 (ko) 2015-08-26 2015-08-26 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치
US15/236,838 US10276086B2 (en) 2015-08-26 2016-08-15 Chip on film circuit board for reducing electromagnetic interference and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150120140A KR102357489B1 (ko) 2015-08-26 2015-08-26 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20170024747A KR20170024747A (ko) 2017-03-08
KR102357489B1 true KR102357489B1 (ko) 2022-02-03

Family

ID=58096855

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150120140A KR102357489B1 (ko) 2015-08-26 2015-08-26 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치

Country Status (2)

Country Link
US (1) US10276086B2 (ko)
KR (1) KR102357489B1 (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266217B1 (ko) * 1997-11-20 2000-09-15 구본준; 론 위라하디락사 플리커 방지용 액정표시장치
KR100859804B1 (ko) 2001-11-02 2008-09-23 엘지디스플레이 주식회사 실장 구조 및 이를 이용한 액정 표시 장치
JP2003158351A (ja) 2001-11-19 2003-05-30 Nec Kagoshima Ltd フレキシブル回路基板
JP4595470B2 (ja) 2004-09-30 2010-12-08 セイコーエプソン株式会社 チップ・オン・フィルム回路基板及びこのチップ・オン・フィルム回路基板を用いた画像表示装置
KR100671660B1 (ko) * 2004-10-26 2007-01-19 삼성에스디아이 주식회사 연성 회로 기판 및 그것을 채용한 표시 장치
KR100623724B1 (ko) 2005-02-18 2006-09-14 삼성에스디아이 주식회사 유기 전계발광 표시장치의 연성인쇄회로기판
JP4874612B2 (ja) 2005-09-26 2012-02-15 カシオ計算機株式会社 液晶表示モジュール
TWI285767B (en) 2005-11-14 2007-08-21 Au Optronics Corp Repair line framework of liquid crystal device
KR100987479B1 (ko) * 2005-12-19 2010-10-13 삼성전자주식회사 반도체 칩 및 이를 이용한 반도체 칩 패키지
KR20080085443A (ko) * 2007-03-20 2008-09-24 삼성테크윈 주식회사 연성 회로 기판 및 그 제조방법
US7994871B2 (en) 2008-06-30 2011-08-09 Himax Technologies Limited Chip on film trace routing method for electrical magnetic interference reduction
EP2323466A1 (en) * 2008-08-11 2011-05-18 Sharp Kabushiki Kaisha Flexible substrate and electric circuit structure
KR101759908B1 (ko) 2010-12-30 2017-07-20 엘지디스플레이 주식회사 가요성인쇄회로기판
KR20120120789A (ko) 2011-04-25 2012-11-02 삼성전기주식회사 인쇄회로기판의 제조방법
KR101854694B1 (ko) * 2011-09-30 2018-06-14 엘지디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
KR20170024747A (ko) 2017-03-08
US20170061859A1 (en) 2017-03-02
US10276086B2 (en) 2019-04-30

Similar Documents

Publication Publication Date Title
US10490509B2 (en) Substrate having power delivery network for reducing electromagnetic interference and devices including the substrate
US9560761B2 (en) Curved display
JP5940679B2 (ja) 駆動モジュール、表示装置、およびマルチディスプレイ装置
US9360957B2 (en) Semiconductor device
US9826627B2 (en) Flexible circuit board and display apparatus
KR20160133054A (ko) 비사각형 디스플레이
US8258631B2 (en) Pad layout structure of semiconductor chip
TWI517115B (zh) 弧面顯示模組
TW201616184A (zh) 顯示面板以及顯示裝置
JP2002132180A (ja) 表示モジュール
US20030030604A1 (en) Liquid crystal display
KR20170051667A (ko) 폴더블 디스플레이 장치
JP2021517364A (ja) ディスプレイ装置、ディスプレイ装置を製造する方法、及び電子デバイス
US10795224B2 (en) Curved display apparatus
KR102357489B1 (ko) 전자 방해 잡음을 감소하기 위한 칩 온 필름 회로 기판과 이를 포함하는 디스플레이 장치
US7994871B2 (en) Chip on film trace routing method for electrical magnetic interference reduction
CN111399268A (zh) 显示面板及显示装置
JP7108350B1 (ja) 狭額縁ディスプレイモジュール及びデータ出力装置
CN212782503U (zh) 显示装置和电子设备
US20230027802A1 (en) Display apparatus and electronic device
CN109496067A (zh) 柔性电路板、显示面板和显示装置
US11444058B2 (en) Package structure with separated street between chips
US11696403B2 (en) Display device and electronic apparatus
KR102612369B1 (ko) 표시장치
JP2006066674A (ja) 電気光学装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant