KR101759908B1 - 가요성인쇄회로기판 - Google Patents

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Abstract

본 발명은 전자파 장애(EMI : ElectroMagnetic interference) 및 정전기 방출(ESD : ElectroStatic Discharge)을 억제할 수 있는 가요성인쇄회로기판(flexible printed circuit board)에 관한 것이다.
본 발명의 특징은 EMI 및 ESD가 가장 많이 발생되는 FPCB의 제 1 바디부에 접지보강구조를 더욱 형성함으로써, FPCB로부터 발생되는 EMI 및 ESD가 외부로 유출되는 것을 차폐할 수 있게 된다. 이를 통해, EMI및 ESD를 통해 액정표시장치의 기능이 저하되는 문제점을 방지할 수 있다.
또한, 본 발명의 FPCB는 EMI 및 ESD가 가장 많이 발생하는 영역에 대응해서만 접지보강구조가 형성되도록 함으로써, FPCB의 고유특성인 휨성을 그대로 유지하도록 할 수 있다.
또한, 본 발명의 FPCB는 영역 별로 고속신호배선의 폭 및 고속신호배선과 접지배선 사이의 간격 그리고 전원배선의 폭 및 전원배선과 접지배선 사이의 간격을 다르게 설정함으로써, 임피던스 매칭(impedance matching)을 만족하게 된다.
이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.

Description

가요성인쇄회로기판{Flexible printed circuit board}
본 발명은 전자파 장애(EMI : ElectroMagnetic interference) 및 정전기 방출(ESD : ElectroStatic Discharge)을 억제할 수 있는 가요성인쇄회로기판(flexible printed circuit board)에 관한 것이다.
동화상 표시에 유리하고 콘트라스트비(contrast ratio)가 큰 특징을 보여 TV, 모니터 등에 활발하게 이용되는 액정표시장치(liquid crystal display device : LCD)는 액정의 광학적이방성(optical anisotropy)과 분극성질(polarization)에 의한 화상구현원리를 나타낸다.
이러한 액정표시장치는 나란한 두 기판(substrate) 사이로 액정층을 개재하여 합착시킨 액정패널(liquid crystal panel)을 필수 구성요소로 하며, 액정패널 내의 전기장으로 액정분자의 배열방향을 변화시켜 투과율 차이를 구현한다.
이러한 액정표시장치는 통상, 인쇄회로기판(printed circuit board; PCB, 이하 "PCB"라 한다)인 컨트롤보드(control board)를 통하여 액정패널의 구동에 필요한 구동신호를 액정패널에 제공하여 구동된다. 이때, 컨트롤보드와 액정패널 간의 전기적인 연결은 가요성 인쇄회로기판(flexible printed circuit board; FPCB, 이하 "FPCB"라 한다)에 의해 이루어질 수 있다.
한편, 액정표시장치에 있어서 FPCB는 물론, 컨트롤보드에서도 EMI (ElectroMagnetic interference) 및 ESD(ElectroStatic Discharge)가 발생되고 있으며, 특히 FPCB는 액정패널 측의 PCB와 연결된 부위에서 많은 EMI 및 ESD를 발생시키고 있다.
이렇듯, EMI및 ESD가 발생할 경우, 액정표시장치의 기능이 저하될 우려가 있어, 최근에는 액정표시장치의 제조에 있어서, EMI 및 ESD를 억제시키는 것이 표시 장치의 기능을 향상시키는데 중요한 요소가 되고 있다.
종래에는 EMI 및 ESD를 저감시키기 위해 해당 전기전자장비를 접지(GND)시켜 노이즈(noise)를 흡수시키는 기술을 도입하고 있으나, 쉽게 접지할 수 없어서 EMI 및 ESD의 발생을 억제하기 힘든 문제점이 있었다.
그리고, 일반적인 FPCB는 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 야기하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, FPCB의 EMI 및 ESD의 발생을 억제하여 오작동을 방지하고자 하는 것을 목적으로 한다.
또한, 임피던스 매칭을 위한 소정 구조의 FPCB를 제공하고자 하는 것을 목적으로 한다. 이를 통해, FPCB의 신호전송효율을 향상시키고자 하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명은 제 1 바디부와 상기 제 1 바디부로부터 연장되는 제 2 바디부와, 상기 제 2 바디부의 일측에 형성되는 커넥터 연결부, 그리고 제 1 바디부의 일측에 형성되는 연결부로 이루어지는 가요성인쇄회로기판에 있어서, 상기 제 1 바디부는 신호배선부와 전원배선부 그리고 상기 신호배선부 및 상기 전원배선부의 양측으로 제 1 및 제 2 접지층을 포함하며, 상기 제 1 및 제 2 바디부와 상기 커넥터 연결부 그리고 상기 연결부에 형성되는 신호배선의 선폭은 서로 다르게 형성되며, 상기 신호배선과 접지배선 사이의 간격 또한 서로 다르게 형성되어 임피던스(impendance)가 매칭(matching)되는 가요성인쇄회로기판을 제공한다.
이때, 상기 제 1 바디부의 상기 다수의 신호배선은 각각 70㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 상기 다수의 접지배선 사이의 간격은 150㎛을 유지하며, 상기 제 2 바디부와 상기 커넥터 연결부의 다수의 신호배선은 각각 70㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 다수의 접지배선 사이의 간격은 70㎛을 유지하며, 상기 연결부의 다수의 신호배선은 각각 230㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 다수의 접지배선 사이의 간격은 70㎛을 유지하며, 상기 제 1 바디부는 제 1 베이스층과 상기 제 1 베이스층의 상측으로 상기 전원배선부를 형성하는 제 1 동박층이 형성되고, 상기 제 1 베이스층의 하측으로 상기 신호배선부를 형성하는 제 2 동박층이 형성되며, 상기 제 1 접지층은 상기 제 1 동박층 상에 형성되며, 상기 제 2 접지층은 상기 제 2 동박층 상에 형성된다.
또한, 상기 제 1 동박층에 전원배선 및 상기 접지배선이 형성되며, 상기 제 2 동박층에 상기 신호배선이 형성되며, 상기 제 1 동박층과 상기 제 1 접지층 사이에는, 제 1 도금층, 제 1 커버레이필름, 제 1 본딩시트, 제 2 베이스층과 다수의 접착층이 개재된다.
그리고, 상기 제 2 동박층과 상기 제 2 접지층 사이에는, 제 2 도금층, 제 2 커버레이필름, 제 2 본딩시트, 제 3 베이스층과 다수의 접착층이 개재되며, 상기 제 1 접지층의 상부에는 제 1 솔더 수지층이 형성되며, 상기 제 2 접지층의 상부에는 제 2 솔더 수지층이 형성된다.
또한, 상기 제 2 바디부 및 상기 커넥터 연결부는 제 1 베이스층과 상기 제 1 베이스층의 양측으로 제 1및 제 2 동박층이 형성되며, 상기 제 1 동박층의 상부에는 제 1 도금층, 제 1 커버레이필름이 형성되며, 상기 제 2 동박층의 하부에는 제 2 도금층, 제 2 커버레이필름이 형성되며, 상기 커넥터 연결부의 상기 제 1 커버레이필름은 일부가 개구되어, 상기 제 1 도금층을 노출한다.
이때, 상기 커넥터 연결부의 상기 제 2 커버레이필름 상부에는 보강판이 형성되며, 상기 연결부는 제 1 베이스층과 상기 제 1 베이스층의 일측에 제 1 동박층이 형성되며, 상기 제 1동박층의 상부에는 제 1 도금층, 제 1 커버레이필름이 형성된다.
그리고, 상기 제 1 커버레이필름은 일부가 개구되어, 상기 제 1 도금층을 노출한다.
위에 상술한 바와 같이, 본 발명에 따라 EMI 및 ESD가 가장 많이 발생되는 FPCB의 제 1 바디부에 접지보강구조를 더욱 형성함으로써, FPCB로부터 발생되는 EMI 및 ESD가 외부로 유출되는 것을 차폐할 수 있는 효과가 있다. 이를 통해, EMI및 ESD를 통해 액정표시장치의 기능이 저하되는 문제점을 방지할 수 있는 효과가 있다.
또한, 본 발명의 FPCB는 EMI 및 ESD가 가장 많이 발생하는 영역에 대응해서만 접지보강구조가 형성되도록 함으로써, FPCB의 고유특성인 휨성을 그대로 유지하도록 할 수 있는 효과가 있다.
또한, 본 발명의 FPCB는 영역 별로 고속신호배선의 폭 및 고속신호배선과 접지배선 사이의 간격 그리고 전원배선의 폭 및 전원배선과 접지배선 사이의 간격을 다르게 설정함으로써, 임피던스 매칭(impedance matching)을 만족하게 되는 효과가 있다.
이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 FPCB의 모습을 개략적으로 도시한 평면도.
도 2은 도 1의 FPCB의 적층 구조를 개략적으로 도시한 단면도.
도 3a ~ 3c는 본 발명의 실시예에 따른 FPCB의 배선의 일부를 확대 도시한 평면도.
도 4a ~ 4c는 도 3a ~ 도 3c의 시뮬레이션 결과.
이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 FPCB의 모습을 개략적으로 도시한 평면도이다.
도시한 바와 같이, FPCB(100)는 바디부(110, 120)와 바디부(110, 120)의 일면에 형성된 배선부(150), 연결부(130, 140), 소자부(미도시), 회로부(미도시) 그리고 커넥터(미도시)를 포함한다.
이들 각각에 대해 좀더 자세히 살펴보면, 바디부(110, 120)는 배선부(150)와 커넥터 연결부(140), 회로부(미도시) 그리고 소자 연결부(미도시)를 형성하고, 소자 연결부(미도시)에 장착된 소자(미도시)를 지지하기 위한 것으로서, 폴리이미드 또는 PET 등을 포함하는 수지를 수용하여 필름 형태로 이루어진다.
이때, 바디부(110, 120)는 OLB(out lead bonding)연결부(130)와 회로부(미도시) 그리고 소자 연결부(미도시)를 형성하기 위한 제 1 바디부(110)와 제 1 바디부(110)의 일측에 연장되어 형성되며 커넥터 연결부(140)를 형성하기 위한 제 2 바디부(120)로 이루어질 수 있다.
배선부(150)는 커넥터 연결부(140)와 OLB연결부(130)를 연결하기 위한 것으로서, 바디부(110, 120)의 일면에 형성될 수 있다. 이때, 배선부(150)는 신호배선부(151)와 전원배선부(153)를 포함할 수 있다.
신호배선부(151)는 커넥터 연결부(140)에 인가된 신호를 전달하기 위한 것으로, 다수개의 신호배선(155)으로 이루어질 수 있다. 그리고 전원배선부(153)는 전원을 인가하기 위한 것으로 다수개의 전원배선(157)과 다수개의 접지배선(159a, 159b, 159c)을 포함할 수 있다.
다수의 신호배선(155) 및 전원배선(157) 그리고 접지배선(159a, 159b, 159c)은 제 2 바디부(120)의 일단에 형성된 커넥터 연결부(140)에서 제 1 바디부(110)의 OLB 연결부(130)까지 연장되어 형성되며, 서로 중첩 및 교차되지 않도록 형성되는 것이 바람직하다.
이때, 전원배선부(153)는 신호배선부(151)의 사이에 형성되는 것이 FPCB(100)의 공간 활용에 있어 효과적이다. 즉, 다수의 신호배선(155) 사이에는 접지배선(159a, 159b, 159c)이 위치하도록 형성한다.
그리고, 연결부(130, 140)는 배선부(150)를 소자(미도시)와 외부의 구동소자(미도시) 그리고 커넥터(미도시)와 연결하기 위한 것으로서, 소자 연결부(미도시). OLB 연결부(130), 커넥터 연결부(140)를 포함한다.
여기서, 소자 연결부(미도시)는 소자(미도시)를 장착하기 위한 곳으로, OLB 연결부(130)와 연결될 수 있다. 이때, 소자 연결부(미도시)는 소자와 연결된 영역의 보호층을 식각하고 그 내부의 동박을 외부로 노출시켜 형성할 수 있다.
또한, 소자 연결부(미도시)는 신호배선부(151)를 형성함에 있어, 바디부(110, 120)에 최대한의 공간을 확보하기 위해 제 2 바디부(120)와 최대한 이격된 제 1 바디부(110)의 일단부 영역에 형성하는 것이 바람직하다.
즉, 소자 연결부(미도시)와 제 2 바디부(120) 사이에 신호배선부(151)를 형성할 수 있도록 소자 연결부(미도시)가 배치되는 것이 바람직하다.
이때, 소자(미도시)는 DIP(dual-inline package), PGA 패키지, CSP(chip scale package), 쓰루홀 어레이 커넥터 등의 다양한 회로소자를 포함할 수 있다.
소자 연결부(미도시)에는 전술한 다양한 회로소자가 실장되기 위하여, 다수의 그리드 패턴의 핀(미도시)이 형성된다.
OLB 연결부(130)는 액정표시장치의 액정패널(미도시)에 FPCB(100)를 연결하는 부위로, OLB 연결부(130)에는 다수의 입출력패드(131)가 구비되며, 다수의 입출력패드(131)는 보호층을 식각하고 그 내부의 동박을 외부로 노출시켜 형성할 수 있다.
그리고, 커넥터 연결부(140)는 커넥터(미도시)를 장착하여 전기적으로 연결하기 위한 것으로, 커넥터 연결부(140)를 통해 FPCB(100)와 인쇄회로기판(PCB) 또는 시스템등의 외부의 구동소자(미도시)를 전기적으로 연결하게 된다.
그리고, 커넥터 연결부(140)는 커넥터(미도시)를 장착하여 전기적을 연결하기 위한 것으로, 신호배선부(151)와 연결되는 신호배선연결부(141)와 전원배선부(153)와 연결되는 전원배선연결부(143)를 포함할 수 있다.
이때, 커넥터 연결부(140)는 커넥터(미도시)에 형성된 핀(미도시)이 커넥터 연결부(140)와 접속될 수 있도록 제 2 바디부(120)의 보호층 일부를 식각하고 그 내부의 동박을 외부로 노출시켜 형성된 복수의 접촉패드(145)가 구성된다.
그리고 회로부(미도시)는 제 1 및 제 2 바디부(110, 120)의 내부에 내장되어 배선부(150)와 연결되는데, 회로부(미도시)는 저항 또는 커패시터 등으로 이루어진다.
상술한 구조를 갖는 본 발명의 실시예에 따른 FPCB(100)는 EMI 및 ESD의 발생을 효과적으로 억제할 수 있으며, 임피던스를 매칭(matching) 시킬 수 있어, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.
이에 대해 아래 도 2를 참조하여 자세히 살펴보도록 하겠다.
도 2은 도 1의 FPCB의 적층 구조를 개략적으로 도시한 단면도이다.
도시한 바와 같이, FPCB(100)는 크게 4 영역으로 나누어 정의할 수 있는데, 1 영역은 FPCB(도 1의 100)의 OLB 연결부(도 1의 130)가 형성되는 영역이며, 제 2 영역은 FPCB(도 1의 100)의 제 1 바디부(도 1의 110), 제 3 영역은 제 2 바디부(도 1의 120) 그리고 제 4 영역은 커넥터 연결부(도 1의 140)로 나누어 정의할 수 있다.
이들 각 영역에 대해 자세히 살펴보면, 제 1 영역 및 제 3 영역 그리고 제 4 영역은 크게 하나의 레이어(layer)로 이루어지는데, 먼저 제 1 영역은 제 1 베이스층(201a) 상에 제 1 동박층(210a)이 접착제(203a)를 통해 부착되며, 제 1 동박층(210a) 상에는 제 1 도금층(211a)이 형성되고, 제 1 도금층(211a) 상에는 제 1 커버레이필름(215a)이 접착층(213a)을 통해 부착되어 있다.
제 1 동박층(210a)에는 전원배선부(도 1의 153)가 형성된다.
이때 제 1 베이스층(201a)은 폴리이미드(polyimide) 또는 폴리에스테르(polyester) 등과 같은 수지계열의 재질을 포함하여 만들어진다.
그리고, 제 1 영역의 제 1 커버레이필름(215a)의 일부가 개구되어, 하부의 제 1 도금층(211a)을 노출하며, 제 1 영역의 제 1 베이스층(201a)의 배면에는 제 2 커버레이필름(215b)이 접착제(213b)를 통해 부착된다.
이러한 제 1 영역은 FPCB(100)의 다수의 입출력배선(도 1의 131)이 형성되는 OLB 연결부(도 1의 130)로서, OLB 연결부(도 1의 130)를 통해 액정표시장치의 액정패널(미도시)과 FPCB(100)가 전기적으로 연결되게 된다.
그리고, 제 3 및 제 4 영역은 각각 FPCB(100)의 커넥터 연결부(도 1의 140)를 형성하기 위한 제 2 바디부(도 1의 120)와 커넥터 연결부(도 1의 140)로서, 제 3 및 제 4 영역은 제 1 베이스층(201a)의 양측으로 회로부(미도시) 및 배선부(도 1의 150)를 형성하기 위한 제 1 및 제 2 동박층(210a, 210b)이 형성되어 있다.
이때, 제 1 동박층(210a)은 제 1 영역의 제 1 동박층(210a)에서 연장되어 형성되며, 이러한 제 3및 제 4 영역의 제 1 동박층(210a)에는 전원배선부(도 1의 153)가 형성되며, 제 2 동박층(210b)에는 회로부(미도시)와 신호배선부(도 1의 151)가 형성된다.
제 1 및 제 2 동박층(210a, 210b)의 각 상에는 제 1 및 제 2 도금층(211a, 211b)이 형성되며, 각 제 1및 제 2 도금층(211a, 211b) 상부에는 제 1 및 제 2 커버레이필름(215a, 215b)이 접착층(213a, 213c)을 통해 부착되어 있다.
여기서, 제 4 영역 또한 제 1 커버레이필름(215a)의 일부가 개구되어, 하부의 제 1 도금층(211a)을 노출한다.
그리고, 커넥터(미도시)가 실장되는 제 4 영역의 제 2 커버레이필름(215a)의 배면에는 커넥터(미도시)의 파손을 방지하고 커넥터(미도시)와 외부의 구동소자(미도시)와의 체결이 용이하도록 접착층(213d)을 사이에 두고 보강판(260)이 형성된다.
그리고, 제 2 영역은 FPCB(100)의 제 1 바디부(도 1의 110)로써, 본 발명의 FPCB(100)는 제 2 영역이 크게 제 1 내지 제 3 레이어(A, B, C)로 이루어지도록 하는 것을 특징으로 한다.
제 1 레이어(A)는 제 1 베이스층(201a)의 양측에 회로부(미도시) 및 배선부(도 1의 150)를 형성하기 위한 제 1및 제 2 동박층(210a, 210b)이 형성되어 있다.
여기서, 각 제 1 및 제 2 동박층(210a, 210)은 제 1 베이스층(201a)의 양측으로 접착층(203a, 203b)을 통해 부착되며, 제 1 동박층(210a)은 제 1 영역의 제 1 동박층(210a)으로부터 연장되어 구성되며, 제 2 동박층(210b)은 제 3 및 제 4 영역의 제 2 동박층(210b)으로 연장되어 구성된다.
이러한, 제 1및 제 2 동박층(210a, 210b)에는 드라이필름이 라미네이팅된 후 노광 및 식각을 통해 제 1및 제 2 동박층(210a, 210b)에 복잡한 회로부(미도시)와 배선부(도 1의 150)가 형성되는데, 제 1 동박층(210a)에는 전원배선부(도 1의 153)가 형성되는데, 전원배선부(도 1의 153)는 다수개의 전원배선(도 1의 157)과 제 1 접지배선(도 1의 159a)을 포함한다.
그리고, 제 2 동박층(210b)에는 회로부(미도시)와 신호배선부(도 1의 151)가 형성되는데, 회로부(미도시)는 저항 및 커패시터 등으로 이루어지며, 신호배선부(도 1의 151)의 신호배선(도 1의 155)은 DDR Clock, USB, HDMI 등의 사이에 형성되는 고속신호배선을 포함한다.
여기서, 제 1 베이스층(201a)과 제 1 및 제 2 동박층(210a, 210b)은 코어(core)층을 이루게 된다.
특히, 본 발명의 FPCB(100)의 직렬 인터페이스(serial interface)인 고속신호배선(도 1의 155) 및 전원배선(도 1의 157) 의 임피던스 매칭(impedance matching)을 만족하도록 형성되는 것을 특징으로 한다.
즉, FPCB(100)의 각 영역 별로 임피던스가 매칭되어, 신호의 전송효율이 높고 EMI 및 ESD의 발생을 최소화할 수 있도록 신호배선(도 1의 155)과 전원배선(도 1의 157)의 폭과 신호배선(도 1의 155) 및 전원배선(도 1의 157)과 접지배선(도 1의 159a, 129b, 159c) 사이의 간격을 다르게 형성하는 것을 특징으로 한다.
이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다. 이에 대해 차후 좀더 자세히 살펴보도록 하겠다.
이때, 본 발명의 FPCB(100)는 신호배선부(도 1의 151)와 전원배선부(도 1의 153)가 서로 다른 층에 형성됨으로써, 이를 통해, 복잡한 전원배선부(도 1의 153)의 구조로 인한 EMI 및 ESD의 발생을 최소화할 수 있다.
또한, 제 1 및 제 2 동박층(210a, 210b)은 각각 12㎛의 두께를 이루도록 하는 것이 바람직하며, 제 1 및 제 2 동박층(210a, 210b) 사이의 제 1 베이스층(201a)은 25㎛의 두께를 이루며, 제 1 베이스층(201a)과 제 1 및 제 2 동박층(210a, 210b) 사이에 개재되는 접착층(203a, 203b)의 두께가 각각 10㎛를 이루도록 하는 것이 바람직하다.
이에, 제 1 및 제 2 동박층(210a, 210b) 사이의 거리가 45㎛를 유지함으로써, 제 1 및 제 2 동박층(210a, 210b)에 각각 형성되는 전원배선부(도 1의 153)와 신호배선부(도 1의 151) 사이에 전기적 간섭이 발생하는 것을 방지할 수 있다.
제 1 및 제 2 동박층(210a, 210b)의 각 상에는 제 1 및 제 2 도금층(211a, 211b)이 형성되며, 각 제 1및 제 2 도금층(211a, 211b) 상부에는 제 1 및 제 2 커버레이필름(215a, 215b)이 접착층(213a, 213c)을 통해 부착되어 있다.
이때, 제 1 및 제 2 도금층(211a, 211b)은 제 1 및 제 2 동박층(210a, 210b)의 내식성 및 내마모성을 향상시키기 위하여 형성된다.
여기서, 제 1 바디부(도 1의 110)는 FPCB(200)에서 가장 넓은 영역으로 이루어지며, 이러한 제 1 바디부(도 1의 110)에는 가장 많은 복잡한 회로부(미도시)와 배선부(도 1의 150)가 형성된다. 이에, EMI 및 ESD의 발생은 FPCB(100)의 제 1 바디부(도 1의 110)에서 가장 많이 발생하게 된다.
특히, 제 1 바디부(도 1의 110)에 형성되는 제 2 동박층(210b)은 DDR Clock, USB, HDMI 등의 사이에 형성되는 고속신호배선(도 1의 155) 및 저항 및 커패시터 등으로 이루어지는 회로부(미도시)를 포함함으로써, 제 2 동박층(210b)에서 EMI 및 ESD가 가장 많이 발생하게 된다.
따라서, 본 발명의 FPCB(100)는 EMI 및 ESD가 가장 많이 발생하는 제 1 바디부(도 1의 110)에 접지보강구조를 더욱 구비하는 것을 특징으로 한다.
즉, 제 1 바디부(도 1의 110)에 해당하는 제 2 영역의 제 1 레이어(A)의 양측으로 접지보강구조가 형성된 제 2 및 제 3 레이어(B, C)를 더욱 형성하여, 제 1 바디부(도 1의 110)의 EMI 및 ESD의 발생이 최소화되도록 하는 것을 특징으로 한다.
이에 대해 좀더 자세히 살펴보면, 제 1 레이어(A)의 상부에 제 1 본딩시트(240a)를 사이에 두고 제 2 레이어(B)가 위치하며, 제 2 레이어(B)가 위치하는 제 1 레이어(A)의 반대측에는 제 2 본딩시트(240b)를 사이에 두고 제 3 레이어(C)가 더욱 구비된다.
이때, 제 1 및 제 2 본딩시트(240a, 240b)는 열압착 프레스(heat press)에 의한 본딩 작업시에 프레스에 의하여 가해지는 열과 압력을 서로 접착될 것이 요구되는 제 1 레이어(A)와 제 2 및 제 3 레이어(B, C)들에게 간접적으로 균일하게 전달하기 위해서 사용되는 일종의 보조시트로서, 열전도 시트 혹은 방출 시트(Release Sheet)로도 불린다.
이러한 제 1및 제 2 본딩시트(240a, 240b)는 테프론(Teflon)이라고 불리는 폴리테트라플루오로에틸렌(PTFE;Polytetrafluoroethylene) 필름이 사용되기도 하며, 실리콘(silicon) 수지로 제조할 수도 있다.
이와 같이 제 1 및 제 2본딩시트(240a, 240b)를 통해 제 1 레이어(A)의 양측으로 부착되는 제 2 및 제 3 레이어(B, C)에는 각각 접지배선(도 1의 159b, 159c)이 형성되는데, 즉, 제 2 레이어(B)는 제 2 베이스층(201b) 상에 제 3 동박층(210c)이 접착제(203c)를 통해 부착되어 있으며, 제 3 동박층(210c)의 상부에는 제 3 도금층(211c)이 적층되어 있다.
여기서, 제 3 동박층(210c)에는 소자 연결부(미도시) 및 제 2 접지배선(도 1의 159b)이 형성되며, 제 3 도금층(211c)의 상부에는 제 2 접지배선(도 1의 159b)을 보호하는 동시에 FPCB(100)의 일면을 커버하도록 제 1 솔더 수지층(solder resist layer : 250a)이 형성된다.
이때, 소자 연결부(미도시)는 FPCB(100) 상에 실장되는 다양한 회로소자와 배선부(도 1의 150)들을 연결하기 위한 다수의 그리드 패턴의 핀(미도시)으로, 이를 위해 제 1 솔더 수지층(250a)은 일부가 개구되어 하부의 제 3 도금층(211c)을 노출하게 된다.
그리고, 제 3 레이어(C)는 제 3 베이스층(201c) 상에 제 4 동박층(210d)이 접착제(203d)를 통해 부착되어 있으며, 제 3 동박층(210d)의 상부에는 제 4 도금층(211d)이 적층되어 있다.
여기서, 제 4 동박층(210d)에는 제 3 접지배선(도 1의 159c)이 형성되며, 제 4 도금층(211d)의 상부에는 제 3 접지배선(도 1의 159c)을 보호하는 동시에 FPCB(100)의 일면을 커버하도록 제 2 솔더 수지층(250b)이 형성된다.
제 1 및 제 2 솔더 수지층(250a, 250b)은 폴리이미드계 수지로 이루어진다.
이와 같이, 본 발명의 FPCB(100)는 EMI 및 ESD의 발생이 가장 많이 발생하게 되는 FPCB(100)의 제 1 영역의 제 2 동박층(210b)의 상하부로 제 2및 제 3 접지배선(도 1의 159b, 159c)이 형성되는 제3및 제 4동박층(210c, 210d)이 더욱 위치하도록 함으로써, 제 2 동박층(210b)에서 발생하는 EMI 및 ESD가 외부로 유출되는 것을 차폐할 수 있다.
즉, 제 2 동박층(210b)의 상부측으로 유출되는 EMI 및 ESD는 제 1 동박층(210a)의 제 1 접지배선(도 1의 159a) 또는 제 3 동박층(210c)의 제 2 접지배선(도 1의 159b)을 통해 차폐하게 되며, 그리고 제 2 동박층(210b)의 하부측으로 유출되는 EMI 및 ESD는 제 4 동박층(210d)의 제 3 접지배선(도 1의 159c)을 통해 차폐하게 된다.
따라서, EMI 및 ESD가 가장 많이 발생하게 되는 고속신호배선(도 1의 155) 및 저항 및 커패시터 등으로 이루어지는 회로부(미도시)는 상,하부가 모두 접지배선(도 1의 159b, 159c)을 통해 차폐된다.
또한, 전원배선부(도 1의 153)가 형성되는 제 1 동박층(210a) 또한 제 1 동박층(210a)의 상부측으로 유출되는 EMI 및 ESD는 제 3 동박층(210c)의 제 2 접지배선(도 1의 159b)을 통해 차폐하게 되며, 제 1 동박층(210a)의 하부측으로 유출되는 EMI 및 ESD는 제 4 동박층(210d)의 제 3 접지배선(도 1의 159c)을 통해 차폐하게 된다.
따라서, 본 발명의 FPCB(100)는 FPCB(100)로부터 발생되는 EMI 및 ESD가 외부로 유출되는 것을 차폐할 수 있게 된다. 이를 통해, EMI및 ESD를 통해 액정표시장치의 기능이 저하되는 문제점을 방지할 수 있다.
또한, 본 발명의 FPCB(100)는 신호배선부(도 1의 151)와 전원배선부(도 1의 153)가 서로 다른 층에 형성되도록 함으로써, 이를 통해, 복잡한 전원배선부(도 1의 153)의 구조로 인한 EMI 및 ESD의 발생을 최소화할 수도 있다. 또한, 신호배선부(도 1의 151)와 전원배선부(도 1의 153)가 일정한 거리를 유지하도록 함으로써, 전원배선부(도 1의 153)와 신호배선부(도 1의 151) 사이에 전기적 간섭이 발생하는 것 또한 방지할 수 있다.
특히, 본 발명의 FPCB(100)는 EMI 및 ESD가 가장 많이 발생하는 제 2 영역에 대응해서만 접지보강구조가 형성되도록 함으로써, 제 1 영역, 제 3 및 제 4 영역은 FPCB(100)의 고유특성인 휨성을 그대로 유지하도록 할 수 있다.
즉, 본 발명의 FPCB(100)는 접지보강구조를 통해 EMI 및 ESD가 유출되는 것을 차폐하는 동시에 FPCB(100)의 고유 특성인 휨성은 그대로 유지할 수 있는 것이다.
또한, 본 발명의 FPCB(100)는 MIPI 배선과 같은 직렬 인터페이스(serial interface)인 고속신호배선(도 1의 155) 및 전원배선(도 1의 157)의 임피던스 매칭(impedance matching)을 만족하도록 형성되는 것을 특징으로 한다.
이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.
도 3a ~ 3c는 본 발명의 실시예에 따른 FPCB의 배선의 일부를 확대 도시한 평면도이며, 도 4a ~ 4c는 도 3a ~ 도 3c의 시뮬레이션 결과이다.
설명에 앞서, 임피던스 매칭은 상이한 기기를 서로 연결할 때, 서로 다른 두 연결단의 임피던스 차에 의한 반사를 줄여 신호의 손실을 막는 것이다.
FPCB(도 2의 100)은 직렬 인터페이스(serial interface)인 고속신호배선(155) 및 전원배선(157)의 임피던스를 매칭시킴으로써, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.
전자파 에너지의 전력전송 특성은 임피던스 50Ω일 때 가장 좋으며, MIPI 배선과 같은 직렬 인터페이스(serial interface)인 고속신호배선(도 1의 155) 및 전원배선(도 1의 157)의 경우 임피던스 100Ω일 때 가장 좋다.
이에 본 발명의 FPCB(도 2의 100)는 영역 별로 고속신호배선(155)의 폭(d2, d3) 및 고속신호배선(155)과 접지배선(159) 사이의 간격(D2, D3) 그리고 전원배선(157)의 폭(d1) 및 전원배선(157)과 접지배선(159) 사이의 간격(D1)을 다르게 설정함으로써, FPCB(도 2의 100) 전체의 임피던스가 100Ω을 유지하도록 구성하는 것을 특징으로 한다.
고속신호배선(155)은 FPCB(도 2의 100)의 OLB 연결부(도 1의 130)로부터 제 1 바디부(도 1의 110)를 거쳐 제 2 바디부(도 1의 120)로 연장되는데, 즉, 제 1 영역과 제 2 영역 그리고 제 3 영역에 걸쳐 형성된다.
이때, 도 3a에 도시한 바와 같이 OLB 연결부(도 1의 130)에 해당하는 제 1 영역에 형성되는 전원배선(155)은 선폭(d1)이 230㎛을 유지하며, 전원배선(155)과 접지배선(159) 사이의 간격(D1)은 70㎛을 유지하도록 함으로써, 제 1 영역의 임피던스가 100Ω을 유지하게 된다.
그리고, 도 3b에 도시한 바와 같이 제 1 바디부(도 1의 110)에 해당하는 제 2 영역에 형성되는 고속신호배선(155)은 선폭(d2)이 70㎛을 유지하며, 고속신호배선(155)과 접지배선(159) 간의 간격(D2)은 150㎛을 유지하도록 함으로써, 제 2 영역의 임피던스가 100Ω을 유지하게 된다.
또한, 제 3c에 도시한 바와 같이 제 2 바디부(도 1의 120) 및 커넥터 연결부(도 1의 140)에 해당하는 제 3및 제 4 영역에 형성되는 고속신호배선(155)은 선폭(d3)이 230㎛을 유지하며, 고속신호배선(155)과 접지배선(159) 간의 간격(D3)은 70㎛을 유지하도록 함으로써, 제 3및 제 4 영역의 임피던스가 100Ω을 유지하게 된다.
따라서, FPCB(도 1의 100)는 임피던스 매칭을 만족하게 된다. 이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.
도 4a는 베이스층 상에 동박층을 형성하고, 동박층의 상부에 커버레이필름이 접착층으 통해 부착되어 있는 상태에서, 동박층에 전원배선 및 접지배선의 폭 및 사이 간격을 달리하여 임피던스를 측정한 시뮬레이션 결과로, 전원배선의 선폭을 230㎛으로 형성하고, 전원배선과 접지배선 사이의 간격을 70㎛을 유지하도록 할 경우, 임피던스가 97.84Ω을 유지하게 되는 것을 확인할 수 있다.
따라서, 본 발명의 FPCB(도 2의 100)는 제 1 동박층(도 2의 210a)이 형성되는 제 1 영역의 전원배선(155)의 선폭(d1)을 230㎛으로 유지하고, 전원배선(155)과 접지배선(159) 사이의 간격(D1)은 70㎛을 유지하도록 함으로써, 제 1 영역의 임피던스가 100Ω을 유지하게 할 수 있는 것이다.
도 4b는 베이스층의 양측으로 접착층을 사이에 두고 제 1및 제 2 동박층이 형성되어 있으며, 제 1 동박층의 상부에 제 3 동박층을 형성하고, 제 2 동박층의 하부에 커버레이 필름을 접착제를 통해 부착한 후, 커버레이필름의 사부에 제 4 동박층을 형성한 상태에서, 제 2 동박층에 고속신호배선의 폭 및 고속신호배선과 접지배선의 사이의 간격을 달리하여 임피던스를 측정한 시뮬레이션 결과이다.
시뮬레이션 결과를 확인하면, 고속신호배선의 선폭을 70㎛으로 형성하고, 고속신호배선과 접지배선 사이의 간격을 150㎛을 유지하도록 할 경우, 임피던스가 93.65Ω을 유지하게 되는 것을 확인할 수 있다.
따라서, 본 발명의 FPCB(도 2의 100)는 제 1 및 제 2 동박층(도 2의 210a, 210b)이 제 1 베이스층(도 2의 201a)의 양측으로 구성되며, 제 1 동박층(도 2의 210a)의 상부에 제 3 동박층(도 2의 210c)이 형성되고, 제 2 동박층(도 2의 210b)의 상부에 제 4 동박층(도 2의 210d)이 형성되는 제 2 영역의 고속신호배선(155)의 선폭(d2)을 70㎛으로 유지하고, 고속신호배선(155)과 접지배선(159) 사이의 간격(D2)은 150㎛을 유지하도록 함으로써, 제 2 영역의 임피던스가 100Ω을 유지하게 할 수 있는 것이다.
또한, 도 4c는 베이스층의 양측으로 접착층을 사이에 두고 제 1 및 제 2 동박층이 형성되어 있으며, 제 1 동박층의 상부에 커버레이필름이 접착층을 통해 부착된 상태에서, 제 2 동박층에 고속신호배선의 폭 및 고속신호배선과 접지배선의 사이의 간격을 달리하여 임피던스를 측정한 시뮬레이션 결과이다.
시뮬레이션 결과를 확인하면, 고속신호배선의 선폭을 70㎛으로 형성하고, 고속신호배선과 접지배선 사이의 간격을 70㎛을 유지하도록 할 경우, 임피던스가 97.62Ω을 유지하게 되는 것을 확인할 수 있다.
따라서, 본 발명의 FPCB(도 2의 100)는 제 1 및 제 2 동박층(도 2의 210a, 210b)이 제 1 베이스층(도 2의 201a)의 양측으로 구성되는 제 3 및 제 4 영역의 고속신호배선(155)의 선폭(d3)을 70㎛으로 유지하고, 고속신호배선(155)과 접지배선(159) 사이의 간격(D3)은 70㎛을 유지하도록 함으로써, 제 3 및 제 4 영역의 임피던스가 100Ω을 유지하게 할 수 있는 것이다.
전술한 바와 같이, 본 발명의 FPCB(도 2의 100)는 EMI 및 ESD가 가장 많이 발생되는 제 1 바디부(도 1의 110) 에 접지보강구조를 더욱 형성함으로써, FPCB(도 2의 100) 로부터 발생되는 EMI 및 ESD가 외부로 유출되는 것을 차폐할 수 있게 된다. 이를 통해, EMI및 ESD를 통해 액정표시장치의 기능이 저하되는 문제점을 방지할 수 있다.
또한, 본 발명의 FPCB(도 2의 100) 는 EMI 및 ESD가 가장 많이 발생하는 영역에 대응해서만 접지보강구조가 형성되도록 함으로써, FPCB(도 2의 100)의 고유특성인 휨성을 그대로 유지하도록 할 수 있다.
또한, 본 발명의 FPCB(도 2의 100)는 영역 별로 고속신호배선(155)의 폭(d2, d3) 및 고속신호배선(155)과 접지배선(159) 사이의 간격(D2, D3) 그리고 전원배선(157)의 폭(d1) 및 전원배선(157)과 접지배선(159) 사이의 간격(D1)을 다르게 설정함으로써, 임피던스 매칭(impedance matching)을 만족하게 된다.
이를 통해, 임피던스 차에 의한 신호왜곡으로 제품의 성능을 저하시키는 문제점을 방지할 수 있다.
본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
201a, 201b, 201c : 제 1 내지 제 3 베이스층
203a, 203b, 203c, 203d, 213a, 213b, 213c, 213d : 접착층
210a, 210b, 210c, 210d : 제 1 내지 제 4 동박층
211a, 211b, 211c, 211d : 제 1 내지 제 4 도금층
215a, 215b : 제 1 및 제 2 커버레이필름
240a, 240b : 제 1및 제 2 본딩시트, 250a, 250b : 제 1 및 제 2 솔더 수지층
260 : 보강판

Claims (12)

  1. 제 1 바디부와 상기 제 1 바디부로부터 연장되는 제 2 바디부와, 상기 제 2 바디부의 일측에 형성되는 커넥터 연결부, 그리고 제 1 바디부의 일측에 형성되는 연결부로 이루어지는 가요성인쇄회로기판에 있어서,
    상기 제 1 바디부는 신호배선부와 전원배선부 그리고 상기 신호배선부 및 상기 전원배선부의 양측으로 제 1 및 제 2 접지층을 포함하며,
    상기 제 1 및 제 2 바디부와 상기 커넥터 연결부 그리고 상기 연결부에 형성되는 신호배선의 선폭은 서로 다르게 형성되며, 상기 신호배선과 접지배선 사이의 간격 또한 서로 다르게 형성되어 임피던스(impendance)가 매칭(matching)되는 가요성인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제 1 바디부의 상기 다수의 신호배선은 각각 70㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 상기 다수의 접지배선 사이의 간격은 150㎛을 유지하며, 상기 제 2 바디부와 상기 커넥터 연결부의 다수의 신호배선은 각각 70㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 다수의 접지배선 사이의 간격은 70㎛을 유지하며, 상기 연결부의 다수의 신호배선은 각각 230㎛의 선폭으로 이루어지며, 상기 다수의 신호배선과 다수의 접지배선 사이의 간격은 70㎛을 유지하는 가요성인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 제 1 바디부는 제 1 베이스층과 상기 제 1 베이스층의 상측으로 상기 전원배선부를 형성하는 제 1 동박층이 형성되고, 상기 제 1 베이스층의 하측으로 상기 신호배선부를 형성하는 제 2 동박층이 형성되며, 상기 제 1 접지층은 상기 제 1 동박층 상에 형성되며, 상기 제 2 접지층은 상기 제 2 동박층 상에 형성되는 가요성인쇄회로기판.
  4. 제 3 항에 있어서,
    상기 제 1 동박층에 전원배선 및 상기 접지배선이 형성되며, 상기 제 2 동박층에 상기 신호배선이 형성되는 가요성인쇄회로기판.
  5. 제 3 항에 있어서,
    상기 제 1 동박층과 상기 제 1 접지층 사이에는, 제 1 도금층, 제 1 커버레이필름, 제 1 본딩시트, 제 2 베이스층과 다수의 접착층이 개재되는 가요성인쇄회로기판.
  6. 제 3 항에 있어서,
    상기 제 2 동박층과 상기 제 2 접지층 사이에는, 제 2 도금층, 제 2 커버레이필름, 제 2 본딩시트, 제 3 베이스층과 다수의 접착층이 개재되는 가요성인쇄회로기판.
  7. 제 3 항에 있어서,
    상기 제 1 접지층의 상부에는 제 1 솔더 수지층이 형성되며, 상기 제 2 접지층의 상부에는 제 2 솔더 수지층이 형성되는 가요성인쇄회로기판.
  8. 제 1 항에 있어서,
    상기 제 2 바디부 및 상기 커넥터 연결부는 제 1 베이스층과 상기 제 1 베이스층의 양측으로 제 1및 제 2 동박층이 형성되며, 상기 제 1 동박층의 상부에는 제 1 도금층, 제 1 커버레이필름이 형성되며, 상기 제 2 동박층의 하부에는 제 2 도금층, 제 2 커버레이필름이 형성되는 가요성인쇄회로기판.
  9. 제 8 항에 있어서,
    상기 커넥터 연결부의 상기 제 1 커버레이필름은 일부가 개구되어, 상기 제 1 도금층을 노출하는 가요성인쇄회로기판.
  10. 제 8 항에 있어서,
    상기 커넥터 연결부의 상기 제 2 커버레이필름 상부에는 보강판이 형성되는 가요성인쇄회로기판.
  11. 제 1 항에 있어서,
    상기 연결부는 제 1 베이스층과 상기 제 1 베이스층의 일측에 제 1 동박층이 형성되며, 상기 제 1동박층의 상부에는 제 1 도금층, 제 1 커버레이필름이 형성되는 가요성인쇄회로기판.
  12. 제 11 항에 있어서,
    상기 제 1 커버레이필름은 일부가 개구되어, 상기 제 1 도금층을 노출하는 가요성인쇄회로기판.
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