CN1809919A - 电子器件、组件及制造电子器件的方法 - Google Patents

电子器件、组件及制造电子器件的方法 Download PDF

Info

Publication number
CN1809919A
CN1809919A CNA2004800170897A CN200480017089A CN1809919A CN 1809919 A CN1809919 A CN 1809919A CN A2004800170897 A CNA2004800170897 A CN A2004800170897A CN 200480017089 A CN200480017089 A CN 200480017089A CN 1809919 A CN1809919 A CN 1809919A
Authority
CN
China
Prior art keywords
substrate
groove
capacitor
electronic device
perpendicular interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800170897A
Other languages
English (en)
Other versions
CN100365798C (zh
Inventor
弗雷迪·罗泽博姆
阿德里安努斯·A·J·布伊吉斯曼
帕特里斯·加芒
安东尼厄斯·L·A·M·凯默雷恩
赫拉尔杜斯·T·M·胡贝特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Desella Advanced Technology Co
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1809919A publication Critical patent/CN1809919A/zh
Application granted granted Critical
Publication of CN100365798C publication Critical patent/CN100365798C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体基板，其包括带有公用电介质层的垂直互连和垂直电容器。该基板可与其它器件适当地结合以形成组件。该基板可在蚀刻处理中制成，该蚀刻处理包括第一侧上的第一步骤、然后在基板另一侧上的第二步骤。

Description

电子器件、组件及制造电子器件的方法
本发明涉及一种电子器件，其包括具有第一和第二侧的半导体基板，该基板设有电容器以及贯穿基板从第一侧延伸至第二侧的垂直互连，该电容器设置在半导体基板的第一侧。
本发明还涉及一种其组件。
本发明进一步涉及制造该电子器件的方法。
这种电子器件可从EP-A 1154481获知。该已知器件是由耐热绝缘体制成的内插器，该绝缘体优选为硅，但可选择玻璃或树脂。通孔利用激光器制成。然后布线图形成在该器件的第一侧和第二侧上，所述布线图在通孔的侧壁延伸，并由此形成垂直互连。金突起或焊料突起可应用在第二侧上，用于连接到安装板。电容器设置在基板的第一侧上。该电容器是薄膜电容器，其具有夹在第一和第二电极之间的电介质。第一电极在此形成部分布线图。该电介质层优选由铁电物质形成，如锶氧化钛或铅锆钛酸盐。所以，可获得具有高电容密度的电容器。
然而，该已知器件的缺点是，应用铁电物质需要对工艺有进一步的条件和要求。通常，特定的金属层如铂或导电氧化物被用作该种铁电物质的电容器的电极材料。看起来可以选择在提供并烧结铁电物质后提供后处理以减少大气。然而，该高温后处理仍未被完全开发，并且所具有的问题是，该器件内的所有层都必须承受所施加的温度和条件。此外，铁电物质对分层和裂缝敏感，若第一底电极形成部分布线图并且由此被期望具有较粗糙的表面，当然是该种情况。
所以，本发明的目的是提供一种在起始段所提到种类的电子器件，该器件将穿过基板的电连接与具有高电容密度的电容器的存在相结合，可靠、可制造。
该目的在本发明中得到实现，因为该电容器是设有多个沟槽的垂直沟槽电容器，在沟槽中，电介质材料层位于第一和第二导电面之间，所述电介质材料层还用作基板和垂直互连之间的绝缘体。
垂直电容器是铁电电容器的代替品，用于提供高电容。该高电容在此通过增大表面积得到实现。它们本身已知，像例如公开在US-A 4,017,885中。然而，垂直电容器不能直接代替铁电电容器。对于产生通孔以及产生垂直电容器的沟槽需要相同的工艺，但不同的参数设置。因此，沟槽电容器和垂直互连的制造不能被结合，但应该随后被结合。
该随后的处理看起来也是有问题的，因为垂直互连必须与基板充分绝缘。若首先产生垂直电容器，然后是互连，该电容器和其它制得的层必须被很好地保护以不受蚀刻液或蚀刻气腐蚀。该蚀刻液或气可容易地打通基板和图形层之间的界面，于是导致污染、分层和其它不希望有的后果。反顺序来首先产生垂直互连、然后是沟槽看起来也不行。不仅大部分沉积材料将通过垂直互连被移除，而且也要求注入步骤，用于在垂直电容器内提供导电面，对垂直互连的构造是有害的。
现在，本发明的见解是，垂直电容器和垂直互连两者可通过将沟槽的电介质材料也用作垂直互连的绝缘材料而很好地结合。两个垂直元件因此可同步处理，步骤不仅在基板的第一侧还在第二侧进行。
所产生的器件比现有技术具有实质上的优点；首先，保证了其具有足够的高频特性。由于该绝缘材料，至少在很大程度上防止了寄生电流通过基板。该绝缘材料可被有效地沉积，不需掩模，并且包括热氧化层。
由于垂直互连的存在，可提供非常短的对地连接。对地短连接对RF应用是重要的，因为地是基准。若地由于互连的阻抗而不能充分接地，整个RF设计可能功能上不利。此外，信号线的短连接降低了阻抗。这是特别真实的，因为信号线不仅更短，而且可设置在最小化寄生效应或产生微带效应的位置。
而且，高电容电容器可用作任何欲应用在第一侧上的集成电路的去耦电容器。这将大大减少所需外接触的数量。最后，本发明的电容器与平面电容器相比具有低阻抗，对于较大的20nF及更大的电容值来说更是真实的，特别是对于大于40nF或更大的电容器。
而且，在本发明的器件中的一个或多个电容器可用于多次应用是有利的。铁电电容器如锶氧化钛表现了电介质吸附能力。由此，带有该种用于PLL功能的电容器的该开环收发机不能给出所需的性能。另一种电介质如氮化硅或氧化硅的电容器没有该问题。另外，迄今为止现有的薄膜铁电层的介电常数的温度稳定性对于收发机内或与其一起的应用来说欠佳。
本发明的器件与现有技术相比的另一优点在于，其能提供任何所需的电容值。若需要大电容值，该电容器将包含大量垂直沟槽。由于垂直电容器顶部的表面积可被用于互连、电阻器、电感器等，较大的电容器不会引起新设计。而且，在遵守标准设计规则的同时很容易提供值稍微不同的电容器。
在优选实施例中，互连的沟槽大致上填满导电材料。沟槽的填充进一步导致了垂直互连阻抗的减小。注意，该种填充在现有技术EP-A 1154481中没有启示。该种做法的原因必须在通孔的实际直径中发现。虽然互连的沟槽通常比电容器的沟槽宽，但是制造它们所采用的蚀刻技术允许较小的直径。利用该小直径，导电材料将首先覆盖侧壁，但随后填满沟槽。而且，垂直互连的制造通常出现在两步工艺中，其中，首先从一侧进行蚀刻，之后从对立侧打通沟槽。该制造技术允许该通孔在打通之前已被中途填充。
在进一步的实施例中，垂直互连包括多个贯穿基板的平行通孔，每个通孔均填满导电材料。该种构造使得提供很低的阻抗。不仅阻抗因平行电路而减小，而且垂直互连内的环流被最小化，否则将引起寄生电感。另一优点是，该填充材料可与电容器第二导电面的材料相同。这减少了工艺步骤的数量。合适的填充材料为掺杂有传统掺杂剂的多晶硅。
在另一合适的实施例中，第一垂直互连用于接地，而第二互连用于信号传输。若该器件用于RF应用，则接地和信号传输是插入基板(interposing substrate)功能的重要方面。利用垂直互连，这些功能可被极好地实现。
在进一步的实施例中，该第一和第二垂直互连被设计成用以形成同轴结构。同轴结构是微带的一个例子。该微带允许以非常有限的阻抗进行信号传输。由于垂直互连被填满，触点可设置在基板在垂直互连的末端的第二侧上。焊球可设置在该触点上，用于连接到印刷电路板。基板在第一侧通常覆盖有几层的互连结构。这使得每个垂直互连接触而不会短路。而且该同轴结构可在互连结构中变形为任何其它类型的微带，如传输线或共面波导。互连结构的目的不仅是存在的电容器和任何电阻器和/或电感器的接触，而且是信号通路的改道，以适于集成电路的突起。
在另一实施例中，集成电路设置在基板的第二侧。该选择使得功能的进一步集成化。器件的触点则设置在基板的第一侧，邻近和/或位于垂直电容器的顶部。该实施例看起来特别适于应用在智能卡中。该理念的优点在于，非常大的去耦电容器可与集成电路一样设置在同一基板上，不需额外的空间。该去耦电容器是内部供电电路的一部分。在某个去耦阶段，该电容器允许任何外部供电的智能卡的去耦。然后该去耦阶段被用于进行与安全相关的操作。该非常大的去耦电容器因此使得去耦阶段得到延长，而同时不需更大的表面积。而且从安全的角度来看，该去耦电容器的构造是有利的。在当前的情况下，电容器和任何数据处理部分均位于智能卡IC的外侧，因此易受越权人的攻击和滥用。通过将电容器替换到另一侧，两侧中只有一侧位于外侧。在进一步的实施例中，该器件进一步包括防刮擦、非透明层。该层也称作“安全涂层”，特别用于防止接近集成电路的内部。该涂层例如是陶瓷层，层内通过溶胶凝胶处理设置有嵌入的颗粒。该安全涂层可被应用在集成电路的顶部、电容器的顶部、或两侧。应理解到，对于该实施例，并不绝对需要垂直电容器的电介质材料与垂直互连内的绝缘材料相同。
进一步的实施例适于增强该电子器件的特性。基板可包括高欧姆区，该区邻近垂直电容器，并用作对抗寄生电流的保护体。该高欧姆区可环绕垂直电容器，并优选从基板的第一侧延伸至第二侧。“高欧姆”通常被理解为大于500Ω/cm的区域，优选大于1500Ω/cm。该区域用作对抗任何类型的交互通过基板的屏障。这对于减小感应交互尤其有利。
除了垂直电容器，平面电容器可位于基板的第一侧。垂直电容器通常具有大约30nF/mm2或更大的电容密度，而相同电介质材料的平面电容器具有大约1-5nF/mm2的电容密度。这使得进一步微调所期望的电容。而且该电容器的存在使得电子器件可被用于不只一次的应用，而不需实质上的重新设计。
本领域技术人员将理解到，许多其它元件可设置在基板的第一侧和/或第二侧上。这包括驱动和无源器件，其中有源器件通常设置在基板内而无源器件设置在基板的顶部。还可设有保护层和特定的外壳。为解决器件与载体如印刷电路板之间热膨胀的不同，底层填料或保护层如苯环丁烯可设置在侧面以连接到载体。
进一步的选择是，某些半导体器件组装在基板的空穴内。通过就地移除基板，它们的后面可暴露给散热器。基板的该就地移除可在从第二侧蚀刻以提供或打通垂直互连的同一步骤中实现。该工艺更详细的描述在非预公布的专利申请EP03101729.6(PHNL030659)中给出，通过参考包括于此。这使得不同基板材料的器件与单个互连结构结合而不需提供任何接合线或焊球。这对于RF应用除了减少组装行为的实际优点外还具有功能上的优点。
预期本发明的器件与半导体器件一起组装进组件中。该半导体器件将被安装到基板的或者第一侧，或者第二侧。为了接触器件，可使用倒装工艺或丝焊或选择另一种表面安装技术。考虑到低阻抗，在此优选采用倒装工艺。用于倒装工艺的焊料或金属突起可对应现有的工艺以及所需的间距来选择。之后半导体器件可模制有保护层。可选择的是，散热器可设置在面向远离基板的一侧。代替一个，更多的半导体和其它电子器件可设置在基板的所选择的一侧。合适的半导体器件的例子包括需要去耦电容器以充分运行的器件，如功率放大器、收发IC、压控振荡器。进一步的电子器件可为协同半导体器件提供功能子系统的器件。关于此的例子是ESD/EMI保护器件、带通滤波器例如BAW滤波器、阻抗匹配电路。
此外，该组件适于数字信号处理。在该组件中，半导体器件是带有集成或分立存储单元的微处理器。此外，设置供电信号发生器。垂直电容器在此具有缓冲数字信号处理的功能，既为去耦的目的，也为抑制功率溢出或下降。
本发明还涉及一种制造本发明的器件的方法，更具体涉及一种制造包括半导体基板的电子器件的方法，该半导体基板具有第一和第二侧，并设有电容器以及从第一侧延伸至第二侧的垂直互连，电容器位于第一侧，触点位于第二侧用于连接到载体。
本发明的目的是提供该种与半导体制造完全兼容的方法，不需对第一侧和相反的第二侧提供特殊材料和大量加工。
该目的得到实现，因为该方法包括下列步骤：
在基板内设置第一沟槽，包括从基板的第一侧蚀刻的步骤；
通过从基板的一侧蚀刻在基板内设置第二沟槽，并通过从基板的对立侧移除材料打通第二沟槽；
为所述第一沟槽提供导电面；
在基板上涂覆电介质材料层，至少覆盖基板的第一侧以及第一和第二沟槽的内表面；以及
在第一沟槽和第二沟槽内涂覆导电材料，第一沟槽内的导电材料连同电介质材料层和导电面形成电容器，第二沟槽内的导电材料形成垂直互连。
本发明的该方法产生结合垂直互连的垂直电容器。其得到实现是因为电容器的沟槽与垂直互连的沟槽同步生成。由此形成沟槽的基板结构之后以整体方式处理，以提供电介质层和导电材料。由此在沟槽和薄膜层以及基板上的结构之间生成分隔，这是由于第二沟槽(对于垂直互连来说)在基板的第一侧具有稍大于但仍与第一沟槽可比的直径。
基本上，该方法有两个实施例。在第一实施例中，该工艺开始在单个蚀刻工艺中从基板的第一侧同步形成第一沟槽和第二沟槽。之后，第二沟槽从基板的第二侧打通。在第二实施例中，该工艺开始从基板的第二侧形成第二沟槽；之后，形成第一沟槽；若第二沟槽还没有延伸至第一侧，则该蚀刻步骤可被用于打通第二沟槽。
导电材料在第一沟槽和第二沟槽内的应用并不意味着其是同一材料，而且并不是在对第一和第二沟槽应用该导电材料时有共同的步骤。设置在第一沟槽内的导电材料在第二沟槽内形成晶粒层看起来是有利的，之后在电镀工艺中加厚。可选择的是，第二沟槽，具体为窄部分，可全部被所述导电材料例如多晶硅或TiN、TiW等填满。进一步可选择的是，第二沟槽通过只在其一端被晶粒填满，并且随后电镀。由于沟槽的第一较窄部分的直径小，它们将直接在镀层工艺中填满。第二沟槽的穴形较大部分可通过电镀填满。在作为第一步设有第二沟槽的这些穴形部分的情况下，这些沟槽可立即用导电材料填满。为此，可利用各种沉积技术，包括溶胶凝胶沉积(例如Ag)、电镀、无电沉积等。
必须理解到，利用本发明实现了工艺的简化，因为在基板的第二侧上进行的工艺步骤以在第一侧上的较低分辨率进行。因此，基本上预防了任何对准问题。而且，在第二侧上的步骤数量似乎非常有限，基本上有两个平版印刷步骤：一个用于提供蚀刻掩模，一个用于确定布线图。特别是，由于若干个基板可放置在一个槽内，湿法化学蚀刻、湿法化学沉积和电镀在该方面是有利的工艺。则不需将基板放置在其第一侧上。在进行任何其它操作之前，蚀刻掩膜可设置在基板的第二侧上。由此防止了污染和损害。用于确定布线图的掩膜可在垂直电容器被基本上填满后、并且在第一侧上的工艺基本上完成后设置。第一侧则优选由保护层覆盖。
下面将参考附图进一步阐明本发明的电子器件、组件和方法的这些及其它方面，其中：
图1示意性地示出了电子器件的第一实施例的横截面视图；
图2a-d示出了在该方法的第一实施例中四个阶段的横截面视图；
图3a-e示出了在该方法的第二实施例中五个阶段的横截面视图；
图4a-e示出了在该方法的第三实施例中五个阶段的横截面视图；
图5-7示出了包括本发明的器件的组件的不同实施例。
这些图的绘制不是为了标度，而仅作示意用。不同图中的相同附图标记表示相同的零件。
图1示出了本发明的电子器件100的第一实施例的横截面视图。器件100包括具有第一侧1和相反的第二侧2的基板10。除了垂直互连30之外，垂直沟槽电容器20位于并暴露在第一侧1上。该实施例中的垂直互连30和电容器20都包括多个沟槽21、311、312、313。然而，虽然极为推荐，但理论上是不需要的。垂直互连30包括第一部分31和较宽尺寸的第二部分32。在进一步描述中将变得明了，第一部分31通过各向异性蚀刻从第一侧1制成，第二部分32通过蚀刻从第二侧2制成，具体是湿法化学蚀刻。器件100在第一和第二侧1、2上以及在沟槽21、31、32内的其表面上包括几层。这里未示出的是第一导电面22，其构成垂直沟槽电容器20的底电极。示出了电介质材料层11，其几乎在整个表面上出现。在电介质材料层11的顶部设有导电材料层12。该层例如是多晶硅，但可选择另一种材料如铜、溶胶凝胶沉积银、铝。在第一侧1上，电容器20和互连30在该情况下设有进一步金属化的AlCu。层12和13可用作互连层，并且可被绝缘层在某些位置互相分开。在该电镀铜的情况下，互连的第二部分32的表面覆盖有层14。铜在基板的第二侧2上延伸并形成布线图。层14可填充互连30的第二部分。
图2示出了在该方法的第一实施例中四个阶段的横截面视图。该第一实施例产生第一实施例的器件100，有微小的改变。
图2a示出了该方法的第一阶段，其在从第一侧的蚀刻发生后。这里使用干法蚀刻。所使用的掩膜直径为1.5μm的环形开口以3.5μm的间隔布置在电容器的区域内，直径为10μm的环形开口以14μm的间隔布置在垂直互连的区域内。该掩膜包含一堆1μm的热氧化物和1.3μm的抗蚀剂。干法蚀刻在晶片级执行，使用直径为150mm的基板。除了基板内的高欧姆区18、19具有的电阻率为1000-1500Ωcm，晶片的电阻率为1至5mΩ.cm。晶片在室温下在STS的ASETM感应耦合等离子体(ICP)反应器中蚀刻。典型的蚀刻条件是12至16mTorr压力、20℃的夹紧(chuck)温度，产生大约0.6μm/min的蚀刻速率。利用该工艺，大孔结构的特征在于圆底的平滑孔壁、孔深的均匀性超过97％。掩膜开口的直径为1.5μm的沟槽21引起的深度为40μm、直径为2μm。掩膜开口的直径为10μm的沟槽311、312、313引起的深度为200μm、直径为12μm。由于钻蚀，孔深稍大于掩膜开口。所以，掩膜内开口的不同导致孔深的不同，该现象在本发明中被有效地利用。
图2b示出了在该方法的第一实施例中的第二阶段。蚀刻后，蚀刻掩膜被移除，另一掩膜被沉积。通过该掩膜，例如氮化物，进行注入步骤。该注入步骤在通道21内提供第一导电面22。该掩膜布置使得还设有欲用作平面电容器的底电极的导电面42。高欧姆区18位于导电面22和42之间，以尽可能防止任何寄生电流。此外，焊径23被确定为与导电面22连接，以使第一导电面22电连接。利用从预沉积的磷硅酸盐玻璃层的磷内扩散(P indiffusion)。然后该硅酸盐玻璃层在1％(v/v)的HF中通过湿蚀刻去除。
图2c示出了在该方法的第一实施例中的第三阶段。在其第一步中，垂直互连30从基板10的第二侧2利用湿法化学蚀刻打通。这产生互连30的第二部分32。在此使用KOH蚀刻。可选择的互连打通方法包括功率爆破或激光。光刻掩膜设置在基板的第二侧上。注意到在同一步骤中，锯道可设置在基板10的第二侧2上。这将简化将基板分成各个器件，以使可使用除锯外的其它方法。
在提供第二部分32后，沉积电介质层11。在该例中，电介质层11是名义上的30nm“ONO”电介质堆，包括通过LPCVDTEOS沉积的热氧化物(5nm)、LPCVD氮氧化物(20nm)和氧化物层(5nm)。该层的沉积没有掩膜，以使器件的整个表面被电介质层11覆盖。
在可选择的实施例中，垂直互连30不通过从第二侧的湿法化学蚀刻打通，而是通过去除部分基板实现。这可通过研磨和/或化学机械抛光完成。该研磨和/或抛光操作特别优选与利用牺牲层填充沟槽311-313相结合，该牺牲层本质上具体为旋装玻璃材料。这使得在打通垂直互连30之前在基板10的第一侧1上完成薄膜结构，而同时，第一侧1构成较平的表面。在从第二侧打通垂直互连30后，该旋装玻璃材料可在轻微的蚀刻处理中去除，并且目前为止，互连30的第一部分31和第二部分32都可填满导电材料。
图2d示出了在下列步骤后的器件10：电介质层11被部分地蚀刻掉，并且设有导电材料层以形成平面电容器40的上电极44、垂直电容器20的第二导电面24、第一导电面23的接触25、以及垂直互连30的第一部分31的填料。在该例中，使用0.5μm厚的n型就地掺杂的多晶硅导电层。该导电层通过LPCVD从SiH4和稀释的PH3中沉积。经过在1000℃下30分钟的炉内退火步骤后，多晶硅的传导性大约为1Ωm/cm。由于对垂直互连30的第一部分31使用平行沟槽311、312、313，该传导性未引起过高的不平衡。沟槽311、312、313被填满。在该填充工艺中，多晶硅首先沉积在侧壁上，然后以动力方式增长。虽然未明确示出，多晶硅层11还用作在基板的第二侧2上的布线图的晶粒层。该布线图通过随后的电镀增长。可选择的是，还可在互连30的第一部分31内将多晶硅用作晶粒层。即使晶粒材料只出现在沟槽的末端，第一部分内的沟槽311、312、313仍将被完全填满。
代替氧化物堆、氮化物和氧化物，可将其它材料或其组合物用作电介质材料。该材料可为任何单层氧化物、氮化物等；较高介电常数的任何材料，例如氧化钽或氧化铪等。这些层可被适当地应用(低压)化学汽相沉积。利用该技术，未被掩膜覆盖到的整个表面被提供所需的材料。可选择的是使用湿法化学沉积技术，包括溶胶凝胶处理。优选将氧化物层如热氧化物应用到基板上，以增强附着力。另一可选择的是使用大约15nm的单氮化物层一替代30nm厚的堆。这使电容密度从30增大到90nF/mm2，但是击穿电压从25降低到7V。
图3示出了在本发明方法的第二实施例中五个阶段的横截面视图。与第一实施例相反，该方法的第一步在此是从基板10的第二侧提供互连30的第二部分32。主要优点是，在第一步后，在基板的第二侧2上不再需要光刻步骤，直至在该方法的最后一步中提供布线图。为清楚起见，垂直电容器的沟槽21未在该图中指出。
图3a示出了在从基板10的第二侧2提供互连30的第二部分32后所获得的结构。在该情况下，该方法如下进行：首先在基板10的所有侧上提供氧化物和氮化物的掩膜51、然后根据基板10的第二侧2上的预期图形使掩膜51形成图形、最后利用KOH湿法化学蚀刻硅基板10。
图3b示出了在该方法的第二阶段的产物。在该方法中，掩膜51，或至少其氮氧化层，从基板10的第一侧1形成图形，并用于形成高阻抗基板区(未示出)。之后，硬膜52在基板10的第一侧1上沉积并形成图形，以形成互连30的第一部分31。
图3c示出了在该方法的第三阶段的产物。首先基板10从第一侧1穿过沉积掩膜蚀刻。该蚀刻可利用干法蚀刻和湿法化学蚀刻都能完成。该蚀刻优选与沟槽21的蚀刻在同一步骤中进行以形成垂直电容器。然而，这不是必不可少的。之后，以关于该方法的第一实施例的先前描述的方式设置导电面。只在此之后掩膜51被移除，并且电介质层11不设置掩膜。之后，在该例中为多晶硅的导电材料层12根据任何需要的布线图沉积与蚀刻。
图3d示出了在该方法的第四阶段的产物。接触窗口已经在基板10的第一侧1上的电介质层11内蚀刻。厚电介质层15，在该情况下为TEOS，沉积在部分窗口上。之后，金属布线层13已被沉积，留有TEOS层区域空闲。
图3e示出了在进一步的步骤后，在第五阶段的产物。在提供电绝缘材料的布线层16后，设置导电材料的布线层17。该第二布线层17，例如AlSiCu，具有足够的厚度，例如大约1-4微米，用于形成高质电感器。层15、16的电绝缘材料图形用作机械支撑，以使第二金属层13内的上覆区域可以用作焊点28。然后，整个结构被钝化层29例如氮化硅覆盖，该层将在焊点28的区域内就地移除。基板10之后通过研磨其第二侧2变薄。这当然绝不是必需的步骤。
图4示出了在本发明方法的第三实施例中五个阶段的横截面视图。根据该方法，基板10的第一侧1设有垂直电容器20，而半导体器件50形成在基板的第二侧2。
图4a示出了该方法的第一阶段。该阶段以半导体器件50例如集成电路已经完全处理过开始。基板10是在其第二侧2上设有p型外延层的n型基板，p空穴已被形成用作各个晶体管的通道。从第二侧2至n型基板层产生n+连接。基板层优选具有大于40μm的厚度，更优选具有至少大于70μm的厚度。n型层在其第二侧上设有n+层，以实现垂直电容器的有效蚀刻。基板10的第二侧2之后被临时载体保护。这可以是利用免除UV的粘附剂连接的玻璃层。然而，可选择的是，其可以是两层的堆，例如1微米厚的氧化层和1-10微米厚的光刻层。该堆可设置在基板10的所有侧上，如图1a所示。该临时载体具有的功能为：承受干法蚀刻所需的压力差，或者形成用于湿法化学蚀刻的条件。此外应用蚀刻掩膜以提供预期的注入步骤，以产生垂直沟槽电容器的第一导电面。
图4b示出了在提供第一和第二沟槽21、31后的产物。由于间距的差别，孔的深度受到控制。
图4c示出了去除蚀刻掩膜后以及提供电介质层11后的产物。蚀刻掩膜的去除有效地提供了垂直互连30内第二沟槽31的打通。电介质层11设置在第一沟槽21和第二沟槽31内，并用作垂直电容器20的电介质和垂直互连30的绝缘体。考虑到完全处理过的集成电路，没有热氧化物被用作部分电介质层。而是应用LPCVD氧化层。该LPCVD氧化层之后被就地移除，以打通集成电路50的焊盘。
图4d示出了在提供第二导电面12后的产物，该导电面在该情况下为TiN层。该层12在此用作晶粒层。晶粒层可选择的沉积技术，例如导电氧化物的溶胶凝胶沉积或Ag的溶胶凝胶沉积。
图4e示出了电镀后的产物。使用掩膜，以形成所需的布线图。进一步的导电层13设置在沟槽21、31内。之后，掩膜下的部分晶粒层被移除。所产生的器件非常适于在智能卡内集成。
图5、6和7以示意性的横截面视图示出了根据本发明的组件的三个例子。图5示出了组件300，其包括器件100、引脚框310和半导体器件200。该组件采用双倒装片构造，其中半导体器件200通0过电子器件100与引脚框310电连接。器件100和200之间的突起201例如是金突起，引脚框310的引线311和器件100之间的突起301例如是SAC(锡-银-铜合金)的焊料突起。半导体器件200直接热连接到引脚框310的散热器312。
该系统以下列方式组装。金属已被应用到器件100和有源器件200的焊盘区域。器件100设有底层填料金属，如在焊盘顶部的Ni或TiW。该金属在热压缩处理中结合。之后设置底层填料材料以填充器件100和有源器件200之间的区域。该底层填料用作对抗湿气和其它化学污染的保护层，该层本身已知。引脚框310包括第一和第二Cu导电层。该引脚框310通过利用半蚀刻技术将其熟练地蚀刻形成，首先从第一侧然后从第二侧或者环绕的其它方向。这产生了散热器312和引线311，而散热器312还是接触面。散热器312通常通过四根线连接到引脚框310的其余部分。在引线311下方有用成型材料填充的空间。这提供了引脚框在成型材料内的机械锚固。在散热器312上应用有导电粘合剂，即含银的玻璃环氧粘合剂。焊点设置在引线311上，例如用蜡纸印刷。该焊料在此是低熔点的SAC焊料，包含超过96％的Sn，3％的Ag和大约0.5％的Cu。
在一个例子中，有源器件200连同突起201具有的厚度为150±15μm。引脚框310的层具有的厚度为70±20μm，而在散热器312相对于器件100的位置有大约20μm的间隙。最大扩散因此是大约55μm。该扩散可通过稍微在粘合层内再熔化焊球和焊点去除(15-30)，然而，该粘合层选择得薄，例如大约20μm的厚度。在导电粘合剂固化后，因为100-130℃的热处理，当粘合层收缩时，引脚框310的散热器312然后被拉起。该结果是向下的压力。所产生的应力通过使突起201、301超过它们的回流温度而缓和。在该方式下，突起201、301能够变形、并特别被变平。
与其它实施例相反，器件100的第二侧2在此未设有用于连接到外部载体的触点。在该构造中，垂直互连30提供至电子器件100的第二侧2的热通道。这增强了器件100的散热功能。虽然没有指明，优选提供从器件100的第二侧2到引脚框310的连接。可选择地及另外，垂直互连30用于接地。虽然两个垂直互连30提供了额外的对地阻抗，该接地构造具有的优点是，可假设在器件内的任何地方，地具有相同的电势。若组件300包括不止单个元件，特别优选采用该种明确的接地。垂直电容器(未示出)在此设置在器件100的侧1上，面向半导体器件200。
图6示出了组件300的另一实施例。该实施例对于多芯片模块具有实用的优点，该模块中，多于一个的器件200组装到电子器件100。电子器件100在此用作组件300的载体。优点是，可包括不同高度的器件200，以及不需将器件200同步连接到单个散热器312和一个公用散热器312。另外，该实施例的组件300是没有引脚框的芯片级封装，可在晶片级而不是模具级设置。这里实现了成本的大大降低。然而，该实施例的缺点是，降低了热耗散的可能性。虽然未示出，优选在器件100的第二侧上的散热器180设有用于热连接到外部载体的焊球或其它装置。
图7示出了组件300进一步的实施例。该实施例是比图6的实施例更先进的方案。其具有进一步的特点，器件200连接到器件100的第一侧1和第二侧2。若需要，可如图5所示使用带散热器的引脚框。

Claims (19)

1、一种电子器件，其包括具有第一和第二侧的半导体基板，该基板设有电容器以及贯穿基板从第一侧延伸至第二侧的垂直互连，该电容器设置在半导体基板的第一侧，其特征在于，该电容器是设有多个沟槽的垂直沟槽电容器，在沟槽中，电介质材料层位于第一和第二导电面之间，所述电介质材料层还用作基板和垂直互连之间的绝缘体。
2、根据权利要求1所述的电子器件，其中，垂直互连具有第一部分和第二部分，比第二部分窄的第一部分暴露在基板的第一侧，并具有实质上的圆柱形。
3、根据权利要求1所述的电子器件，其特征在于，垂直互连的沟槽大致由导电材料填满。
4、根据权利要求2所述的电子器件，其特征在于，垂直互连包括多个贯穿基板的平行通孔，每个通孔由导电材料填满。
5、根据权利要求1所述的电子器件，其特征在于：
-用于连接到外部载体的触点位于第二侧上；
-第一垂直互连用于接地，以及
-第二垂直互连用于信号传输。
6、根据权利要求4所述的电子器件，其特征在于，第一和第二垂直互连被设计成用于形成同轴结构。
7、根据权利要求1所述的电子器件，其特征在于，集成电路形成在基板的第二侧上。
8、根据权利要求1所述的电子器件，其特征在于，基板包括高欧姆区，该区邻近垂直电容器并用作对抗寄生电流的保护体。
9、根据权利要求1所述的电子器件，其特征在于，平面电容器位于基板的第一侧，该平面电容器包括与垂直电容器相同的电介质材料层。
10、一种组件，其包括前述任一权利要求所述的电子器件以及半导体器件，该半导体器件与位于基板第一侧的焊点电连接。
11、一种制造电子器件的方法，该电子器件包括具有第一和第二侧的半导体基板，该基板设有电容器以及从第一侧延伸至第二侧的垂直互连，该电容器设置在半导体基板的第一侧，所述方法包括下列步骤：
-在基板内设置第一沟槽，包括从基板的第一侧蚀刻的步骤；
-通过从基板的一侧蚀刻在基板内设置第二沟槽，并通过从基板的相反侧移除材料打通第二沟槽；
-为所述第一沟槽提供导电面；
-在基板上涂覆电介质材料层，至少覆盖基板的第一侧以及第一和第二沟槽的内表面；以及
-在第一沟槽和第二沟槽内涂覆导电材料，第一沟槽内的导电材料连同电介质材料层和导电面形成电容器，第二沟槽内的导电材料形成垂直互连。
12、根据权利要求11所述的方法，其中，第一沟槽和第二沟槽在单一步骤中蚀刻，所述第一沟槽的直径比产生通孔的第二沟槽小，从而第二沟槽比第一沟槽进一步伸进基板，所述沟槽具有内表面。
13、根据权利要求12所述的方法，其特征在于，在第二沟槽内涂覆导电材料的步骤包括涂覆晶粒层和电镀的步骤。
14、根据权利要求12所述的方法，其特征在于，多个第二沟槽相邻并彼此互连以形成单个垂直互连。
15、根据权利要求14所述的方法，其中，在第一和第二沟槽内涂覆的材料是多晶硅。
16、根据权利要求11所述的方法，其中，移除用于打通第二沟槽的材料的步骤包括湿法化学蚀刻以形成空穴的步骤，所述空穴具有比第二沟槽大的直径。
17、根据权利要求11所述的方法，其中，在设置第一沟槽之前，第二沟槽通过从基板的第二侧湿法化学蚀刻形成，所述第二沟槽成形为空穴并具有比第一沟槽大的直径。
18、根据权利要求17所述的方法，其中，第二沟槽通过在与第一沟槽的蚀刻相同的步骤中蚀刻而打通。
19、根据权利要求17所述的方法，其中，第二沟槽向上延伸至半导体基板的第一侧，并被设置在基板第一侧的蚀刻终止层覆盖。
CNB2004800170897A 2003-06-20 2004-06-11 电子器件、组件及制造电子器件的方法 Expired - Lifetime CN100365798C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP03300035 2003-06-20
EP03300035.7 2003-06-20
EP04300132.0 2004-03-10

Publications (2)

Publication Number Publication Date
CN1809919A true CN1809919A (zh) 2006-07-26
CN100365798C CN100365798C (zh) 2008-01-30

Family

ID=33522480

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004800170897A Expired - Lifetime CN100365798C (zh) 2003-06-20 2004-06-11 电子器件、组件及制造电子器件的方法
CNA2004800173518A Pending CN1809925A (zh) 2003-06-20 2004-06-16 优化的多用途组件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNA2004800173518A Pending CN1809925A (zh) 2003-06-20 2004-06-16 优化的多用途组件

Country Status (6)

Country Link
US (1) US20070018298A1 (zh)
EP (1) EP1639643A1 (zh)
JP (1) JP2007516588A (zh)
KR (1) KR20060026434A (zh)
CN (2) CN100365798C (zh)
WO (1) WO2004114407A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227847B2 (en) 2008-02-20 2012-07-24 Nxp B.V. Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate
CN105371878A (zh) * 2015-12-04 2016-03-02 歌尔声学股份有限公司 一种环境传感器及其制造方法
CN107087357A (zh) * 2017-06-27 2017-08-22 深圳市刷新智能电子有限公司 一种温湿度传感器及温湿度传感器的制造方法
CN107800402A (zh) * 2016-09-01 2018-03-13 三星电机株式会社 体声波滤波器装置及制造体声波滤波器装置的方法
US10991793B2 (en) 2018-08-08 2021-04-27 Shenzhen Weitongbo Technology Co., Ltd. Double-sided capacitor and method for fabricating the same
CN115151988A (zh) * 2020-01-09 2022-10-04 株式会社村田制作所 具有配备有由基部支承的电容器的差分传输线的电子装置及相应的制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004005666B4 (de) * 2004-02-05 2008-05-29 Infineon Technologies Ag Hochfrequenzanordnung, Verfahren zur Herstellung einer Hochfrequenzanordnung und Verwendung der Hochfrequenzanordnung
US7679162B2 (en) * 2005-12-19 2010-03-16 Silicon Laboratories Inc. Integrated current sensor package
US7990132B2 (en) * 2006-06-30 2011-08-02 Silicon Laboratories Inc. Current sensor including an integrated circuit die including a first and second coil
KR100881182B1 (ko) 2006-11-21 2009-02-05 삼성전자주식회사 웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법
KR20090056044A (ko) * 2007-11-29 2009-06-03 삼성전자주식회사 반도체 소자 패키지 및 이를 제조하는 방법
US7728578B2 (en) * 2008-05-15 2010-06-01 Silicon Laboratories Inc. Method and apparatus for high current measurement
KR102127335B1 (ko) * 2012-10-29 2020-06-30 삼성전자주식회사 반도체 모듈
US20150168973A1 (en) * 2013-12-18 2015-06-18 Hashfast LLC Stacked chips powered from shared voltage sources
US9548288B1 (en) * 2014-12-22 2017-01-17 Apple Inc. Integrated circuit die decoupling system with reduced inductance
US9455189B1 (en) 2015-06-14 2016-09-27 Darryl G. Walker Package including a plurality of stacked semiconductor devices including a capacitance enhanced through via and method of manufacture
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1514818A1 (de) * 1951-01-28 1969-05-08 Telefunken Patent Festkoerperschaltung,bestehend aus einem Halbleiterkoerper mit eingebrachten aktiven Bauelementen und einer Isolierschicht mit aufgebrachten passiven Bauelementen und Leitungsbahnen
US6593645B2 (en) * 1999-09-24 2003-07-15 United Microelectronics Corp. Three-dimensional system-on-chip structure
US6559499B1 (en) * 2000-01-04 2003-05-06 Agere Systems Inc. Process for fabricating an integrated circuit device having capacitors with a multilevel metallization
US6384468B1 (en) * 2000-02-07 2002-05-07 International Business Machines Corporation Capacitor and method for forming same
JP3854054B2 (ja) * 2000-10-10 2006-12-06 株式会社東芝 半導体装置
ITTO20010050A1 (it) * 2001-01-23 2002-07-23 St Microelectronics Srl Dispositivo integrato a semiconduttori includente interconnessioni adalta tensione attraversanti regioni a bassa tensione.
US6633005B2 (en) * 2001-10-22 2003-10-14 Micro Mobio Corporation Multilayer RF amplifier module
TW533561B (en) * 2002-02-26 2003-05-21 Orient Semiconductor Elect Ltd Opening-type multi-chip stacking package

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227847B2 (en) 2008-02-20 2012-07-24 Nxp B.V. Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate
CN101946304B (zh) * 2008-02-20 2013-06-05 Nxp股份有限公司 包括在衬底的两个面上形成的平面形状电容器的超高密度容量
CN105371878A (zh) * 2015-12-04 2016-03-02 歌尔声学股份有限公司 一种环境传感器及其制造方法
CN105371878B (zh) * 2015-12-04 2017-08-25 歌尔股份有限公司 一种环境传感器及其制造方法
US10760929B2 (en) 2015-12-04 2020-09-01 Weifang Goertek Microelectronics Co., Ltd. Environmental sensor and manufacturing method thereof
CN107800402A (zh) * 2016-09-01 2018-03-13 三星电机株式会社 体声波滤波器装置及制造体声波滤波器装置的方法
CN107800402B (zh) * 2016-09-01 2021-10-29 三星电机株式会社 体声波滤波器装置及制造体声波滤波器装置的方法
CN107087357A (zh) * 2017-06-27 2017-08-22 深圳市刷新智能电子有限公司 一种温湿度传感器及温湿度传感器的制造方法
CN107087357B (zh) * 2017-06-27 2023-10-13 深圳刷新生物传感科技有限公司 一种温湿度传感器及温湿度传感器的制造方法
US10991793B2 (en) 2018-08-08 2021-04-27 Shenzhen Weitongbo Technology Co., Ltd. Double-sided capacitor and method for fabricating the same
CN115151988A (zh) * 2020-01-09 2022-10-04 株式会社村田制作所 具有配备有由基部支承的电容器的差分传输线的电子装置及相应的制造方法

Also Published As

Publication number Publication date
KR20060026434A (ko) 2006-03-23
WO2004114407A1 (en) 2004-12-29
CN100365798C (zh) 2008-01-30
CN1809925A (zh) 2006-07-26
EP1639643A1 (en) 2006-03-29
JP2007516588A (ja) 2007-06-21
US20070018298A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
JP5058597B2 (ja) 電子デバイス、アセンブリ、電子デバイスの製造方法
CN100365798C (zh) 电子器件、组件及制造电子器件的方法
CN2741192Y (zh) 具有高品质因子的电感
CN106170858B (zh) 电容器结构
CN1324667C (zh) 扩散式晶圆型态封装的结构与其形成方法
CN1199264C (zh) 内插器及其制造方法
CN100552926C (zh) 半导体器件、配线基板及其制造方法
CN2720636Y (zh) 集成电路
CN100337330C (zh) 射频半导体器件及其制造方法
KR101502663B1 (ko) 인터포저를 위한 캐패시터 및 그 제조방법
CN1113401C (zh) 集成电路中的电容器及其制造方法
CN1641871A (zh) 集成电路组件与其制造方法以及三维集成电路组件
TW201036104A (en) Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme
CN1714444A (zh) 半导体装置、布线基板和布线基板制造方法
CN1855483A (zh) 集成无源器件
CN110060982B (zh) 用于中介片的电容器及其制造方法
CN1905175A (zh) 半导体装置及其制造方法
CN1661800A (zh) 在无线频率集成电路中提供护罩用以降低噪声耦合的一种装置及方法
CN100358125C (zh) 集成电路中的半导体装置及形成内连线结构的方法
CN1507055A (zh) 集成电路电容器
US6525922B2 (en) High performance via capacitor and method for manufacturing same
CN1957465B (zh) 半导体器件及配线基板
US20070152332A1 (en) Single or dual damascene via level wirings and/or devices, and methods of fabricating same
JP4010236B2 (ja) 半導体装置および半導体装置の製造方法
CN1134837C (zh) 改进的多层导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20080516

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20080516

Address after: Holland Ian Deho Finn

Patentee after: NXP B.V.

Address before: Holland Ian Deho Finn

Patentee before: Koninklijke Philips Electronics N.V.

ASS Succession or assignment of patent right

Owner name: DESAILA ADVANCED TECHNOLOGY COMPANY

Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV

Effective date: 20150429

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150429

Address after: California, USA

Patentee after: Desella Advanced Technology Co.

Address before: Holland Ian Deho Finn

Patentee before: NXP B.V.

CX01 Expiry of patent term

Granted publication date: 20080130