CN1641871A - 集成电路组件与其制造方法以及三维集成电路组件 - Google Patents

集成电路组件与其制造方法以及三维集成电路组件 Download PDF

Info

Publication number
CN1641871A
CN1641871A CNA2004100969187A CN200410096918A CN1641871A CN 1641871 A CN1641871 A CN 1641871A CN A2004100969187 A CNA2004100969187 A CN A2004100969187A CN 200410096918 A CN200410096918 A CN 200410096918A CN 1641871 A CN1641871 A CN 1641871A
Authority
CN
China
Prior art keywords
layer
interconnect
mentioned
integrated circuit
micromodule
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100969187A
Other languages
English (en)
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=34738593&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1641871(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1641871A publication Critical patent/CN1641871A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体集成电路与其制法，包括一基底与多个微电子组件，每个微电子组件包括一图案化特征(patterned feature)于该基底上，其中该图案化特征(patterned feature)包括至少一电性接触窗，此集成电路也包括多层内联机层用以将电能分布至多个微电子组件，此内联机层包括多个导体构件与每个内联机层相对应，其中该至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开，此集成电路组件尚包括多个接合垫与至少一个内联机层的多个构件接触。

Description

集成电路组件与其制造方法以及三维集成电路组件
技术领域
本发明有关于一种集成电路组件与其制造方法，且特别有关于一种具有岔开内联机的集成电路组件。
背景技术
集成电路是藉由制程以于半导体基底上形成一种或多种组件(即电路组成)，当制程与材料改善时，半导体组件几何图尺寸由数十年前第一次制作后持续缩小，例如，电路制程已可制造小于90nm的组件几何尺寸，然而，组件几何尺寸的缩小常会产生许多新的挑战需要克服。
当电子组件尺寸小于90nm时，电能效率和分布就成为影响组件效能的议题。新的集成电路具有多层导体内联机层，以提供电能分布给多个微电子组件，然而，利用现今微电子产品的内联机设计并无法得到理想的组件效能。
有鉴于此，业界亟需提出一种集成电路组件与方法以解决上述议题。
发明内容
有鉴于此，本发明的目的之一就是提供一种集成电路组件与其制造方法，以解决上述问题。
为达上述目的，本发明提供一种集成电路组件，包括：一基底；多个微电子组件，每个此微电子组件包括一图案化特征(patterned feature)位于上述基底上，其中该图案化特征(patterned feature)包括至少一个电性接触窗；多个内联机层用于至上述多个微电子组件的电能分布，此多个内联机层包括多个导体构件，此多个导体构件与每个内联机层相连，其中至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开；以及多个接合垫与至少一个上述多个内联机层的构件连接。
为达上述目的，本发明尚提供一种集成电路组件的制造方法，包括：提供一基底；形成多个微电子组件，每个此微电子组件包括一图案化特征(patterned feature)位于上述基底上，其中该图案化特征(patternedfeature)包括至少一个电性接触窗；形成多个内联机层用于至上述多个微电子组件的电能分布，此多个内联机层包括多个导体构件，此多个导体构件与每个内联机层相连，其中至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开；以及提供多个接合垫与至少一个上述多个内联机层的构件连接。
为达上述目的，本发明尚提供一种三维集成电路组件，包括：一基底；多层微电子组件层，每层此微电子组件层包括多个微电子组件，且多层内联机层用于至此多个微电子组件的电能分布；一中间内联机层包括多个导体内联机用于与该微电子组件层电性接触；以及多个接合垫与至少一个上述多个微电子组件层的构件接触。
附图说明
图1为一剖面图，用以说明本发明一实施例的微电子集成电路组件结构。
图2为一剖面图，用以说明本发明一实施例的分层交错带状内联机结构。
图3为一剖面图，用以说明本发明另一实施例的分层交错带状内联机结构。
图4为一剖面图，用以说明本发明一实施例的集成电路组件结构。
图5为一剖面图，用以说明本发明另一实施例的集成电路组件结构。
符号说明：
100～薄片
105～基底
110～内联机空间
120～接合层
130～导体垫
140～组件层
150～微电子组件
160、160a～160g～电性接触窗
200～分层交错带状内联机结构
220、230、240、250～内联机层
222、232、242～导体内联机条
224、234、244、322、324a～324g、334f～334g～介层插塞
226、236、246、256、258～连接
252～Vss垫
254～Vcc垫
300～分层波浪交叉条状内联机结构
310～波浪状导体内联机条
320、330、340、350～内联机层
400、500～集成电路组件
402～掺杂井
420、430～绝缘层
440～垂直内联机
450～水平内联机
510、520～组件层
530～堆栈层
540～中间内联机
具体实施方式
本发明是有关于一种集成电路组件与其制造方法，且特别有关于一种具有岔开内联机的集成电路组件，这些内容将藉由下列许多不同的实施例与例子来帮助了解。下列特定实施例的组成与排列是为了简化本发明，并非用以限定本发明。此外，本发明会在许多例子中重复使用相同的符号与/或文字，这是为了简化与清楚的缘故，并不是表示这些实施例与/或组成间有关系。
图1为一剖面图，用以说明本发明实施例的微电子集成电路组件薄片100，此薄片100包括内联机空间110、接合层120、组件层140与基底105。
内联机空间110包括多个图案化的导体内联机层，此内联机层为导体材料，如Cu、Al、Mo、MoSi、Ni、NiSi、TiN、TaN、Ti、Ta、SiC、CoSi、WSi与/或其它材料，且此内联机层也可被低介电常数材料所覆盖。
接合层120包括多个导体垫130，且此导体垫130周围被绝缘材料所包围，且此导体垫130为导体材料，如Pt、Al、Cu、Ag、Au、Ni、Mo与/或其它导体材料，此导体垫130也可包括多个附属的图案化特征(patterned feature)，以使周围介电材料的机械应力下降，此附属的图案化特征(patternedfeature)可包括多个比导体垫130还要小的小区块(blocks)，位于接合层120中的导体垫的数目与微电子组件150的数目、芯片(未显示)的尺寸、最小组件特征尺寸、最小组件栅极厚度与/或其它组件参数相关，例如，芯片尺寸可介于4～100mm2间、微电子组件的数目约在4千万至100亿间、最小组件特征厚度约在3～800埃间，因此，导体垫130的数目是由集成电路组件100所决定，其中该导体垫130的数目约在2～512个间。
组件层140包括多个微电子组件150，此微电子组件150可由一般基底形成、形成于一般基底中或形成于一般基底上，且此微电子组件150与基底105的组成与制造类似。当然集成电路组件100还包括其它型态的基底105或复合基底，这些都包括在本发明的范围内。此外，每个微电子组件150都包括至少一个电性接触窗160。
每个微电子组件150都可包括一个或多个晶体管、栅极、电子程序化只读存储器(Electrically Programmable Read Only Memory，简称EPROM)单元、电子抹除式只读存储器(Electrically Erasable Programmable Read OnlyMemory，简称EEPROM)单元、静态随机存取内存(Static Random Access Memory，简称SRAM)单元、动态随机存取内存(Dynamic Random Access Memory，简称DRAM)单元与/或其它微电子组件(之后统称为微电子组件)。
上述具有多个微电子组件150的基底105包括一层或多层材料、结构或其它特征，这些都可藉由习知方式形成，如浸入式光微影、无光罩光微影、化学气相沉积(CVD)、物理气相沉积(PVD)、电浆增进式化学气相沉积(PECVD)、原子层沉积(ALD)与/或其它制程技术，另外，一般与/或未来所发展的微影、蚀刻与其它制程也可用来定义沉积层以形成集成电路组件100。
基底105可为绝缘层覆硅(silicon-on-insulator，简称SOI)基底，且可包括硅、砷化镓、氮化镓、应变硅、碳化硅、碳化物、钻石与/或其它材料。
请参阅图2，分层交错带状内联机结构200包括组件层140与多个内联机层220、230、240与250，此内联机层220、230与240包括多条导体内联机条222、2 32与242，且每条导体内联机条222、232与242都包括多个电性接触窗或介层插塞224、234与244，以提供与电性接触窗160与/或其它导体内联机条的接触。此导体内联机条222、232与242可形成许多种图案，如矩形、圆形或线形，但上述这些图形并非用以限定导体内联机条222、232与242的图案。导体内联机条222、232与242可提供电子讯号或电能(共同的电能)至多个微电子组件150上，且其中至少一条导体内联机条222、232与242提供接地电位Vss与/或外部电能供应的电位Vcc(未显示)，因此，部分导体内联机条222、232与/或242可提供接地电位Vss，而其它的导体内联机条222、232与/或242则可提供电能供应电位Vcc，除此之外，导体内联机条222、232与/或242也可提供其它内部或外部电能。导体内联机条222、232与242可直接位于内联机层220、230与240中，如导体内联机条222可与导体内联机条232垂直且/或与导体内联机条242方向一致，且每条导体内联机条222、232与/或242可再与微电子组件150以及/或其它导体内联机条接触。此外，导体内联机条222、232与/或242可利用介电材料包围使电性绝缘，此电性绝缘或虚设(dummy)的导体内联机条可缓和应力与/或作为制程上(如化学机械研磨)指示制程完成的指标。
在其它实施例中，用于接地电位Vss与/或电能供应电位Vcc上的导体垫130的数目可根据内联机层220、230与240中的导体内联机条222、232与242的结构来决定，因此，Vcc导体垫130的数目与/或Vss导体垫130的数目可介于2～512间，且增加接地电位Vss与/或电能供应电位Vcc的导体垫130的数目可减少漏电与噪声，其中微电子组件150所具有最小的特征介于1500～3埃间。
在一实施例中，内联机层220包括多条导体内联机条222，此导体内联机条222经由介层插塞224与每个半导体组件150的电性接触窗160连接，此连接在图2中以虚线226表示，另外，导体内联机条222可交替地与微电子组件150连接，也可岔开地与多个微电子组件150连接，如导体内联机条222交替地与微电子组件150连接时，此连接可与组件层140平面呈水平与/或对角关系，也就是介层插塞224与位于微电子组件150上的接触窗160交替地连接，其中在每条导体内联机条222中的介层插塞224可有2、3、4、8、24、32、64与/或其它数目个，且此导体内联机条222的宽度约在1600～5埃间。
在一实施例中，内联机层230包括多条导体内联机条232，此导体内联机条232经由介层插塞234与导体内联机条222电性连接，此连接在图2中以虚线236表示，此外，导体内联机条232可交替地与导体内联机条222连接，且也可岔开地与多个微电子组件150与/或导体内联机条222连接，如导体内联机条232可交替地与的微电子组件150与/或导体内联机条222连接，此连接可与内联机层230平面呈水平与/或对角关系，也就是介层插塞234可交替地与导体内联机条222连接，其中在每条导体内联机条232中的介层插塞234可有2、3、4、8、24、32、64与/或其它数目个，且此导体内联机条232的宽度约为1800～5埃。
在一实施例中，内联机层240包括多条导体内联机条242，此导体内联机条242经由介层插塞244与导体内联机条232与/或导体内联机条222电性连接，此连接在图2中以虚线246表示，此外，导体内联机条242可交替地与导体内联机条232连接，且也可岔开地与多个微电子组件150与/或导体内联机条222与232连接，如导体内联机条242可与交替地与微电子组件150与/或导体内联机条222与232连接，此连接可与内联机层240平面呈水平与/或对角关系，也就是介层插塞244可交替地与导体内联机条232与/或222连接，其中在每条导体内联机条242中的介层插塞244可有2、3、4、8、24、32、64与/或其它数目个，且此导体内联机条242的宽度约为2000～5埃。
在一实施例中，内联机层250包括多个Vss垫252与Vcc垫254与导体内联机条242与/或232、222电性连接，此连接在图2中以虚线256、258表示。
图3为另一分层波浪交叉条状内联机结构300的实施例，包括组件层140、多层内联机层320、330、340与350。
结构300的配置与结构200类似，不同的地方在于内联机层320、330与/或340可包括多条波浪状导体内联机条310，此波浪状导体内联机条310包括内联机，其中的V纹路与/或凹处的构成与集成电路组件100的深度相关，且此波浪状导体内联机条310可提供更高密度的介层插塞320～322，进一步使芯片尺寸得以缩小。
结构300中的多层内联机层320、330、340与350也具有电性连接的功能，如在内联机层340中，每个介层插塞344可与介层插塞334f～334g连接，而在内联机层330中，介层插塞334可与介层插塞324a～324g连接，内联机层320与组件层140的电性连接可利用介层插塞324a～324g与接触窗160a～160g连接，另外，多个324d～324e与接触窗160d～160e连接。
图4为集成电路组件400的剖面图之一，且是将微电子组件150与导体内联机条322、332与342作结合，如集成电路组件400包括多个微电子组件150，其中一个或多个微电子组件150大致类似，且基底105可包括一种或许多种一致或互补式掺杂井402，在此实施例中并未限于任何特定掺杂质或组合，且掺杂井402可利用硼为p型掺杂质且以氘硼化合物为n型掺杂质，此氘硼化合物可利用含氘电浆的硼掺杂钻石层的电浆处理形成。
在一实施例中，掺杂井402可利用高密度电浆源形成，此高密度电浆源在真空环境下的碳对氘比为0.1～5％，而硼的掺杂可由混合硼与碳/氢气提供，其中含硼气体可包括B2H6、B2D6与/或其它含硼气体，而硼掺杂浓度可依含硼气体量在制程中作调整，此制程大气压力为0.1mTorr～500Torr，且基底105的温度可维持在150～1100℃间，高密度电浆可由微波电子回旋共振(microwave electron cyclotron resonance，简称ECR)电浆、螺旋波电浆、诱导式偶合电浆与/或其它高密度电浆源产生，如ECR电浆可利用介于800～2500瓦的微波能。
如上所述，掺杂井402也包括基底105中的n型氘硼化合物区，此化合物区可藉上述的氘电浆在硼掺杂区中形成氘硼掺杂区，如先藉由光阻或其它类型罩幕覆盖选定的基底105，以使硼掺杂区暴露出，再利用含氘的电浆来处理此硼掺杂区，其中氘离子可终结悬浮键，以使p型硼掺杂区转变成n型氘硼化合物区。此外，氘可以氚、氢与/或其它含氢气体来取代，而n型区的浓度一般藉由基底105的直流电(DC)或射频(RF)偏压所控制，上述制程尚可在基底105形成轻掺杂源极/汲极区，当然其它一般与/或未来所发展的制程也可用以形成源极/汲极区。
集成电路组件400也包括一层或多层绝缘层420、430置于微电子组件150上，此可包括多层绝缘层的第一绝缘层420可被平坦化，以在多个微电子组件150上提供一平坦表面。
集成电路组件400也包括垂直内联机440，如一般的介层插塞或接触窗，以及水平内联机450(在文中的空间描述只是作为说明参考用，并非用以限定本发明的揭露)，内联机440可延伸过一层或多层绝缘层420、430，且内联机450可延着绝缘层420、430或沟槽延伸，在一实施例中，一个或多个内联机440、450具有双镶嵌结构，此内联机440、450的形成如下：先藉由蚀刻或其它图案化制程处理绝缘层420、430，接着在其中填入折射与/或导体材料，如氮化钽、铜与铝。
请参阅图5，此图为本发明实施例中的集成电路500的剖面图，此集成电路组件500为微电子组件150的另一个环境，且与导体内联机条222、232与242共存，如集成电路组件500包括多个微电子组件150，其中一个或多个微电子组件150可大致类似，且集成电路组件500也包括多层组件层510与520，此组件层510与520可利用类似于集成电路组件400与/或100的制造方法来制造，此制造方法为熟习此技艺之人士所熟知，且集成电路组件500尚包括堆栈层530。
此堆栈层530包括多个中间内联机540与多层绝缘层510与520。
堆栈层530可包括低介电常数材料如SiO2、SiN、SiC与/或其它材料，也可包括硅与/或半导体层以提供基底给绝缘层520，如堆栈层530可藉由金属诱导横向结晶(metal-induced lateral crystallization，简称MILC)制程形成，此MILC制程可包括在形成非结晶硅层之后再进行多孔SiO2层的沉积，其中一晶种金属层可形成在多孔SiO2层上，此晶种金属可使非晶硅层的侧结晶于约400～600℃间的温度形成，此金属晶种层可包括镍、钴、钨、钛、钽、钼与/或其它材料，在结晶之后，可藉由电浆与/或化学蚀刻将其移除，此堆栈层530尚可包括多层低温多晶硅层于MILC结晶层上，且尚可包括退火处理。
中间内联机540包括多个导体内联机与/或导体内联机条与组件层510与520接触，在一实施例中，一个或多个中间内联机540可具有双镶嵌结构，此中间内联机540的形成如下：先藉由蚀刻或其它图案化制程处理堆栈层530，接着在其中填入折射与/或导体材料，如氮化钽、锗、掺杂硅、铜与/或铝。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (15)

1.一种集成电路组件，包括：
一基底；
多个微电子组件，每个此微电子组件包括一图案化特征位于上述基底上，其中该图案化特征包括至少一个电性接触窗；
多个内联机层用于至上述多个微电子组件的电能分布，此多个内联机层包括多个导体构件，此多个导体构件与每个内联机层相连，其中至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开；以及
多个接合垫与至少一个上述多个内联机层的构件连接。
2.根据权利要求1所述的集成电路组件，其中部分的内联机层的构件与接地电位电性接触。
3.根据权利要求1所述的集成电路组件，其中部分的内联机层的构件与电源电位电性接触。
4.根据权利要求1所述的集成电路组件，其中该内联机层的内联机与每个该微电子组件的至少一个接触窗电性接触。
5.根据权利要求1所述的集成电路组件，尚包括：
一第一层包括多条导线与至少一该微电子组件电性接触；
一第二层包括多条导线与上述第一层的导线正交，此第二层的导线与上述第一层的导线电性接触；
一第三层包括多条导线与上述第二层的导线正交，此第三层的导线与上述第二层的导线电性接触；以及
多个介层插塞用以连接上述第一层至上述第二层及连接上述第三层至上述第二层。
6.根据权利要求1所述的集成电路组件，其中该基底包括钻石、应变硅与/或碳化硅。
7.一种集成电路组件的制造方法，包括：
提供一基底；
形成多个微电子组件，每个此微电子组件包括一图案化特征位于上述基底上，其中该图案化特征包括至少一个电性接触窗；
形成多个内联机层用于至上述多个微电子组件的电能分布，此多个内联机层包括多个导体构件，此多个导体构件与每个内联机层相连，其中至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开；以及
提供多个接合垫与至少一个上述多个内联机层的构件连接。
8.根据权利要求7所述的集成电路组件的制造方法，其中部分的内联机层的构件与接地电位电性接触。
9.根据权利要求7所述的集成电路组件的制造方法，其中部分的内联机层的构件与电源电位电性接触。
10.根据权利要求7所述的集成电路组件的制造方法，尚包括：
提供一第一层包括多条导线与至少一该微电子组件电性接触；
形成一第二层包括多条导线与上述第一层的正交，此第二层的导线与上述第一层的导线电性接触；
形成一第三层包括多条导线与上述第二层的正交，此第三层的导线与上述第二层的导线电性接触；以及
提供多个介层插塞用以连接上述第一层至上述第二层及连接上述第三层至上述第二层。
11.根据权利要求7所述的集成电路组件的制造方法，其中该基底包括钻石与/或应变硅。
12.一种三维集成电路组件，包括：
一基底；
多层微电子组件层，每层此微电子组件层包括多个微电子组件，且多层内联机层用于至此多个微电子组件的电能分布；
一中间内联机层包括多个导体内联机用于与该微电子组件层电性接触；以及
多个接合垫与至少一个上述多个微电子组件层的构件接触。
13.根据权利要求12所述的三维集成电路组件，其中该微电子组件包括一图案化特征位于该微电子组件层中，其中该图案化特征包括至少一电性接触窗。
14.根据权利要求12所述的三维集成电路组件，其中该多个构件与每层该内联机层相对应，其中该至少一随后形成的内联机层的构件与至少一与其相邻的内联机层的构件岔开。
15.根据权利要求12所述的三维集成电路组件，其中该中间层尚包括：
一介电层随后形成在至少一层该微电子组件层上；
一第一半导体层包括硅；
一导体晶种层包括一金属于上述第一半导体层上；
一第二半导体层包括硅。
CNA2004100969187A 2003-12-05 2004-12-06 集成电路组件与其制造方法以及三维集成电路组件 Pending CN1641871A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US52785703P 2003-12-05 2003-12-05
US60/527,857 2003-12-05

Publications (1)

Publication Number Publication Date
CN1641871A true CN1641871A (zh) 2005-07-20

Family

ID=34738593

Family Applications (2)

Application Number Title Priority Date Filing Date
CNU2004200582288U Expired - Lifetime CN2781572Y (zh) 2003-12-05 2004-12-06 集成电路组件与三维集成电路组件
CNA2004100969187A Pending CN1641871A (zh) 2003-12-05 2004-12-06 集成电路组件与其制造方法以及三维集成电路组件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNU2004200582288U Expired - Lifetime CN2781572Y (zh) 2003-12-05 2004-12-06 集成电路组件与三维集成电路组件

Country Status (5)

Country Link
US (2) US7233032B2 (zh)
JP (2) JP2005175415A (zh)
CN (2) CN2781572Y (zh)
SG (1) SG112935A1 (zh)
TW (1) TWI250612B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106698330A (zh) * 2012-03-09 2017-05-24 矽立科技有限公司 用于集成mems‑cmos装置的方法和结构

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
EP1730777B1 (en) * 2004-04-01 2007-09-19 Soisic Improved layout of a sram memory cell
US7109751B1 (en) * 2004-06-02 2006-09-19 Xilinx, Inc. Methods of implementing phase shift mask compliant static memory cell circuits
US7053652B1 (en) 2004-06-02 2006-05-30 Xilinx, Inc. Static memory cell circuit with single bit line and set/reset write function
DE102004055929B4 (de) * 2004-11-19 2014-05-22 Qimonda Ag Nichtflüchtige Speicherzellen-Anordnung
TWI251301B (en) * 2004-11-29 2006-03-11 Unimicron Technology Corp Substrate core and method for fabricating the same
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
KR100667653B1 (ko) * 2005-07-11 2007-01-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
US7824990B2 (en) * 2005-12-05 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-metal-oxide high-K gate dielectrics
US20070194450A1 (en) * 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
JP2007294499A (ja) * 2006-04-21 2007-11-08 Nec Electronics Corp 半導体装置
US9424889B1 (en) 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
JP5298470B2 (ja) * 2007-07-11 2013-09-25 三菱電機株式会社 半導体装置、半導体装置の製造方法
US20090142891A1 (en) * 2007-11-30 2009-06-04 International Business Machines Corporation Maskless stress memorization technique for cmos devices
US7826251B2 (en) * 2008-05-22 2010-11-02 International Business Machines Corporation High performance metal gate polygate 8 transistor SRAM cell with reduced variability
JP5147654B2 (ja) * 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US8390033B2 (en) 2009-02-23 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal structure for memory device
US8144540B2 (en) * 2009-04-14 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Two-port 8T SRAM design
US8431474B2 (en) * 2009-09-25 2013-04-30 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
US8218354B2 (en) * 2009-12-30 2012-07-10 Taiwan Semicondcutor Manufacturing Co., Ltd. SRAM word-line coupling noise restriction
US9324718B2 (en) * 2010-01-29 2016-04-26 Hewlett Packard Enterprise Development Lp Three dimensional multilayer circuit
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
KR101732645B1 (ko) 2010-04-06 2017-05-08 삼성전자주식회사 에스램 셀을 포함하는 반도체 소자 및 그 제조 방법
JP2012015355A (ja) * 2010-07-01 2012-01-19 Toshiba Corp 半導体装置及びその製造方法
US9006099B2 (en) 2011-06-08 2015-04-14 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure silicide layer and low profile bump
US8797787B2 (en) 2011-11-10 2014-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor manufacturing method
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication
US9183933B2 (en) 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
CN104795395B (zh) * 2014-01-20 2018-08-10 中芯国际集成电路制造(上海)有限公司 静态随机存储器及其形成方法
US9806083B2 (en) * 2014-12-03 2017-10-31 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordlines on separate metal layers for increased performance, and related methods
US9876017B2 (en) 2014-12-03 2018-01-23 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells
US9368443B1 (en) 2015-01-20 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory metal scheme
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US10325807B2 (en) * 2016-12-14 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
KR102596601B1 (ko) 2016-12-26 2023-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US10756114B2 (en) 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
CN108665943B (zh) * 2018-05-04 2020-06-09 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
US10439064B1 (en) * 2018-05-29 2019-10-08 Globalfoundries Inc. Dual port vertical transistor memory cell
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11107752B2 (en) 2020-01-03 2021-08-31 International Business Machines Corporation Half buried nFET/pFET epitaxy source/drain strap
US11842994B2 (en) * 2020-04-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device having staggered gate-stub-size profile and method of manufacturing same
US11749602B2 (en) * 2020-11-17 2023-09-05 International Business Machines Corporation Topological semi-metal interconnects
US11488969B1 (en) 2021-04-08 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cells with asymmetric M1 metalization

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023955A (ja) * 1988-06-22 1990-01-09 Fujitsu Ltd 半導体集積回路装置
JPH08288500A (ja) * 1995-04-20 1996-11-01 Hitachi Ltd 炭化珪素半導体素子とその製造法及び用途
JPH08316323A (ja) * 1995-05-22 1996-11-29 Hitachi Ltd 電源配線の形成方法及びそれを用いた回路装置
US6180495B1 (en) * 1998-04-03 2001-01-30 Motorola, Inc. Silicon carbide transistor and method therefor
JP3414662B2 (ja) * 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
JP2000315769A (ja) * 1999-04-15 2000-11-14 Trw Inc 三次元モノリシックマイクロ波集積回路
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
JP4041675B2 (ja) * 2000-04-20 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
US6306745B1 (en) 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
JP2003218238A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
JP3768433B2 (ja) * 2001-11-19 2006-04-19 株式会社ルネサステクノロジ 半導体装置の設計方法
JP2003249559A (ja) * 2002-02-22 2003-09-05 Handotai Rikougaku Kenkyu Center:Kk 多層配線装置および配線方法並びに配線特性解析・予測方法
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
KR100468780B1 (ko) * 2002-12-18 2005-01-29 삼성전자주식회사 더블 포트 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106698330A (zh) * 2012-03-09 2017-05-24 矽立科技有限公司 用于集成mems‑cmos装置的方法和结构

Also Published As

Publication number Publication date
US7233032B2 (en) 2007-06-19
US20050124095A1 (en) 2005-06-09
CN2781572Y (zh) 2006-05-17
TWI250612B (en) 2006-03-01
US20050121793A1 (en) 2005-06-09
JP2005175415A (ja) 2005-06-30
US7202566B2 (en) 2007-04-10
TW200529364A (en) 2005-09-01
JP2008160141A (ja) 2008-07-10
JP4836055B2 (ja) 2011-12-14
SG112935A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
CN2781572Y (zh) 集成电路组件与三维集成电路组件
CN101814475B (zh) 用于衬底通孔的阻挡结构和方法
EP2022090B1 (en) Dual wired integrated circuit chips
CN100337330C (zh) 射频半导体器件及其制造方法
CN1144290C (zh) 半导体器件及其生产方法
CN110867433A (zh) 用于高密度沟槽电容器的薄膜方案
JP4916444B2 (ja) 半導体装置の製造方法
CN101207113B (zh) 半导体结构及其制造方法
CN1343372A (zh) 自对准通道结构中的气隙电介质
CN1925151A (zh) 半导体结构及其制造方法
CN1790740A (zh) 半导体器件及用于形成栅极结构的方法
US20020130347A1 (en) Formation of a frontside contact on silicon-on-insulator substrate
JPWO2007023963A1 (ja) 半導体装置
CN1809919A (zh) 电子器件、组件及制造电子器件的方法
CN1396646A (zh) 嵌入式存储器的接触插塞的制作方法
US7531451B2 (en) SIP semiconductor device and method for manufacturing the same
CN116779530A (zh) 半导体结构及其制作方法
KR20080092557A (ko) 반도체소자의 배선 형성방법
KR100960929B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US20240014254A1 (en) Trench capacitor film scheme to reduce substrate warpage
CN1767199A (zh) 动态随机存取存储单元和其阵列、及该阵列的制造方法
KR100829789B1 (ko) 반도체 장치 및 이의 제조 방법
KR100258177B1 (ko) 전력소자 제조 방법 및 그 구조
CN2705891Y (zh) 具有良好界面附着性的迭层结构
KR20240034102A (ko) 후면 파워 분배 네트워크 구조물을 포함하는 집적 회로 소자 및 이의 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20050720