KR100829789B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 개시된다. 전기 소자를 형성한다. 전기 소자 상에 제1 층간 절연막을 형성한다. 제1 층간 절연막 상에 전기 소자와 수직적으로 대응하며 수평적으로 연장하는 형상을 갖는 커패시터 구조물을 형성한다. 따라서 반도체 장치는 실질적으로 넓은 면적을 갖는 커패시터 구조물 아래의 공간을 활용한다. 따라서 반도체 장치를 포함하는 반도체 칩의 크기를 축소시킬 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and Method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2 내지 8은 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제2 실시예에 다른 반도체 장치를 나타내는 단면도이다.
도 10 내지 11은 도 9에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 내지 14는 도 12에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 16 내지 17은 도 15에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 장치 13 : 홀
100 : 반도체 기판 110 : 소자 분리막
125 : 저항 소자 130 : 절연막 패턴
135 : 절연막 패턴 140 : 콘택
150 : 도전성 배선 160 : 제1 층간 절연막
170 : 콘택 구조물 180 : 도전성 구조물
185 : 절연성 구조물 190 : 커패시터 구조물
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 구체적으로 실질적으로 넓은 면적을 차지하는 커패시터 구조물을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기적인 회로를 형성하는 팹(fabrication; Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하는 EDS(electrical die sorting)공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
상기 팹 공정은 다양한 단위 공정들을 포함하며, 상기 단위 공정들 중에서 커패시터를 형성하기 위해서 포토리소그래피 공정 또는 식각 공정 등 다양한 공정들이 적용된다.
일반적으로 커패시터는 실린더형 커패시터, 금속-절연체-금속(MIM : metal insulator metal) 커패시터 및 수직 평형 평판(VPP : vertical parallel plate) 커패시터로 구분될 수 있다.
실린더형 커패시터의 예는 한국 특허 공개 번호 제2006-0035473호, 한국 특허 공개 번호 제2005-0100107호, 한국 특허 공개 번호 제2005-0020232호에 개시되어 있다. 실린더형 커패시터는 실질적으로 수직적으로 연장하는 형상을 갖는다. 따라서 실린더형 커패시터가 차지하는 면적이 실질적으로 작다. 따라서 실린더형 커패시터가 형성된 반도체 장치를 포함하는 반도체 칩을 형성할 때, 하나의 웨이퍼에서 형성할 수 있는 반도체 칩의 개수가 실질적으로 많다.
MIM 커패시터의 예는 한국 특허 공개 번호 제2006-0068036호, 한국 특허 공개 번호 제2004-0040105호 및 한국 특허 공개 번호 2003-0048226호에 개시되어 있다. 또한 VPP 커패시터의 예는 한국 특허 공개 번호 제2006-072412호 및 미국 특허 공개 번호 제2006-0157770호에 개시되어 있다.
구체적으로 MIM 커패시터의 경우 수평적으로 연장하는 형상을 갖는다. 그리고 VPP 커패시터의 경우 수평 및 수직적으로 연장하는 형상을 갖는다. 즉, MIM 커패시터 및 VPP 커패시터 모두 수평적으로 연장하게 된다.
따라서 MIM 커패시터 또는 VPP 커패시터가 차지하는 면적은 실린더형 커패시터가 차지하는 면적보다 실질적으로 크다. 그리고 현재의 반도체 장치에 채용된 MIM 커패시터 또는 VPP 커패시터의 아래에는 전기 소자등이 형성되어 있지 않다. 따라서 MIM 커패시터 또는 VPP 커패시터가 차지하는 면적만큼 반도체 장치의 크기 가 증가한다.
따라서 MIM 커패시터 또는 VPP 커패시터를 반도체 장치에 채용하는 경우, 반도체 장치를 포함하는 반도체 칩의 크기가 증가하게 된다. 결과적으로 단일 웨이퍼에서 생산되는 반도체 칩의 개수가 증가하고 반도체 칩의 수율 및 생산성이 감소된다는 문제점이 있다.
본 발명의 제1 목적은 반도체 칩의 사이즈를 축소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적을 상술한 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 제1 목적을 달성하기 위한 본 발명의 실시예들에 따르면, 반도체 장치는 전기 소자, 제1 층간 절연막 및 커패시터 구조물을 포함한다. 제1 층간 절연막은 전기 소자 상에 형성된다. 커패시터 구조물은 제1 층간 절연막 상에 형성된다. 커패시터 구조물은 전기 소자와 수직적으로 대응한다. 커패시터 구조물은 수평적으로 연장하는 형상을 갖는다.
전기 소자는 저항 소자, 다이오드 소자, 인덕터 소자 또는 트랜지스터 소자일 수 있다.
커패시터 구조물은 보호막 및 제2 층간 절연막을 더 포함할 수 있다. 보호막은 제1 층간 절연막 상에 형성될 수 있다. 보호막은 도전성 물질을 포함할 수 있 다. 제2 층간 절연막은 보호막 및 커패시터 구조물 사이에 형성될 수 있다. 여기서 보호막은 그라운드와 접지될 수 있다.
커패시터 구조물은 도전성 구조물들, 콘택 구조물들 및 절연성 구조물을 포함할 수 있다. 도전성 구조물들은 제1 방향으로 서로 이격할 수 있다. 콘택 구조물들은 도전성 구조물들 상에 형성될 수 있다. 도전성 구조물들 및 콘택 구조물들은 반복하여 적층될 수 있다. 절연성 구조물은 도전성 구조물들 및 콘택 구조물들 사이의 공간들을 채울 수 있다.
커패시터 구조물은 하부 전극, 유전막 및 상부 전극을 포함할 수 있다. 하부 전극 및 상부 전극은 실질적인 평면 형상들을 가질 수 있다. 하부 전극 및 상부 전극은 실질적으로 수직으로 대응할 수 있다. 유전막은 하부 전극 및 상부 전극의 사이에 제공될 수 있다.
전기 소자는 저항 소자일 수 있다. 저항 소자는 반도체 기판의 상부에 형성된 소자 분리막 상에 형성될 수 있다. 저항 소자는 불순물들로 도핑된 폴리 실리콘을 포함할 수 있다. 여기서 반도체 장치는 절연막 패턴, 콘택 및 도전성 배선을 더 포하할 수 있다. 절연막 패턴은 반도체 상에 저항 소자 및 소자 분리막을 도포할 수 있다. 절연막 패턴은 저항 소자의 단부를 노출시키는 홀을 가질 수 있다. 콘택은 홀 내에 제공될 수 있다. 도전성 배선은 콘택과 연결되도록 절연막 패턴 상에 제공될 수 있다. 제1 층간 절연막은 절연막 패턴 상에 도전성 배선을 도포하도록 형성될 수 있다.
제2 목적을 달성하기 위한 본 발명의 실시예들에 따르면, 전기 소자를 형성 한다. 전기 소자 상에 제1 층간 절연막을 형성한다. 제1 층간 절연막 상에 전기 소자와 수직적으로 대응하며 수평적으로 연장하는 형상을 갖는 커패시터 구조물을 형성한다.
전기 소자는 저항 소자, 다이오드 소자, 인덕터 소자 또는 트랜지스터 소자일 수 있다.
반도체 장치를 제조하기 위하여, 보호막 및 제2 층간 절연막을 더 형성할 수 있다. 구체적으로 제1 층간 절연막 상에 도전성 물질을 포함하는 보호막을 형성한다. 보호막 및 커패시터 구조물 사이에 제2 층간 절연막을 형성한다. 여기서 보호막은 그라운드와 접지될 수 있다.
커패시터 구조물을 형성하기 위하여, 제1 방향으로 서로 이격하는 도전성 구조물들을 형성한다. 도전성 구조물들의 사이에 제1 절연성 필름을 형성한다. 도전성 구조물들 및 제1 절연성 필름들 상에 도전성 구조물들을 노출시키는 홀들을 갖는 제2 절연성 필름을 형성한다. 제2 절연성 필름의 홀들에 콘택 구조물들을 형성한다. 그리고 도전성 구조물들, 제1 절연성 필름, 제2 절연성 필름 및 콘택 구조물들은 도전성 구조물들이 콘택 구조물들과 수직적으로 접촉하도록 반복적으로 형성될 수 있다.
커패시터 구조물을 형성하기 위하여, 실질적인 평면 형상을 갖는 하부 전극을 형성할 수 있다. 하부 전극 상에 유전막을 형성할 수 있다. 유전막 상에 하부 전극과 실질적으로 수직하게 대응하며 실질적인 평면 형상을 갖는 상부 전극을 형성할 수 있다.
전기 소자는 저항 소자일 수 있다. 이 경우, 전기 소자를 형성하기 위하여 반도체 기판의 상부에 소자 분리막을 형성한다. 소자 분리막 상에 불순물들로 도핑된 폴리 실리콘막을 형성한다. 폴리 실리콘막에 패터닝 공정을 수행하여 폴리 실리콘막을 소자 분리막 상에 위치하는 전기 소자로 변화시킨다. 여기서 전기 소자를 형성하기 위하여, 절연막, 콘택 및 도전성 배선을 더 형성할 수 있다. 구체적으로 반도체 상에 저항 소자 및 소자 분리막을 도포하는 절연막을 형성한다. 절연막을 관통하여 저항 소자의 단부와 전기적으로 연결되는 콘택을 형성한다. 콘택과 연결되도록 절연막 패턴 상에 도전성 배선을 형성한다. 그리고 제1 층간 절연막은 도전성 배선을 도포하도록 절연막 패턴 상에 형성될 수 있다.
본 발명에 따르면, 반도체 장치는 실질적으로 넓은 면적을 갖는 커패시터 구조물 아래의 공간을 활용한다. 따라서 반도체 장치를 포함하는 반도체 칩의 크기를 축소시킬 수 있다.
반도체 칩의 크기가 축소되는 경우, 단일 웨이퍼에서 생산되는 반도체 칩의 개수가 증가한다. 따라서 반도체 칩의 수율 및 생산성을 증가시킬 수 있다는 장점이 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발 명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 반도체 장치(10)는 전기 소자 및 커패시터 구조물(190)을 포함한다. 상기 전기 소자는 저항 소자(125)일 수 있다. 구체적으로 저항 소자(125)는 반도체 기판(100)의 상부에 형성된 소자 분리막(110) 상에 제공된다.
여기서 반도체 기판(100)은 실리콘 기판, 실리콘 게르마늄 기판 또는 실리콘-온-인슐레이터 기판일 수 있다. 그리고 소자 분리막(100)은 반도체 기판(100)의 상부에 형성된 트렌치를 매립하며 실리콘 산화물과 같은 절연성 물질을 포함한다.
저항 소자(125)는 폴리 실리콘을 포함할 수 있다. 또한, 저항 소자(125)는 질소(N), 인(P) 등과 같이 전자(electron)를 제공하는 N형(negative typed) 불순물들로 도핑될 수 있다. 다른 예로, 폴리 실리콘막(120)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같이 전공(hole)을 제공하는 P형 (positive typed) 불순물들로 도핑될 수 있다.
반도체 기판(100) 상에는 저항 소자(125) 및 소자 분리막(110)을 도포하는 절연막 패턴(130)이 형성된다. 절연막 패턴(130)은 실리콘 산화물 또는 실리콘 질 화물과 같은 절연성 물질을 포함할 수 있다. 또한, 절연막 패턴(130)은 저항 소자(125)는 저항 소자(125)를 노출시키는 적어도 하나의 홀(13)을 갖는다. 홀(13)은 저항 소자(125)의 단부와 인근한다.
홀(13) 내에는 콘택(140)이 제공된다. 예를 들어, 콘택(140)은 구리(Cu : copper) 또는 텅스텐(W : tungsten)과 같은 금속을 포함할 수 있다. 절연막 패턴(135) 상에 콘택(140)과 연결되는 도전성 배선(150)이 제공된다. 예를 들어, 도전성 배선(150)은 구리 또는 텅스텐과 같은 금속을 포함할 수 있다.
도 1에 도시된 바와 같이 콘택(140) 및 도전성 배선(150)은 저항 소자(125)의 단부와 실질적으로 수직하게 대응한다. 따라서 저항 소자(125)의 중앙부와 수직적으로 대응하는 절연막 패턴(135)의 부분 상에는 콘택(140) 및 도전성 배선(150)이 형성되지 않는다.
절연막 패턴(135) 상에 도전성 배선(150)을 도포하도록 제1 층간 절연막(160)이 제공된다. 제1 층간 절연막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
저항 소자(125)의 중앙부와 수직적으로 대응하는 제1 층간 절연막(160)의 부분 상에 도전성 구조물(170)들, 콘택 구조물(180) 및 절연성 구조물(185)을 포함하는 커패시터 구조물(190)이 제공된다.
도전성 구조물(170)들은 저항 소자(125)의 중앙부와 수직적으로 대응하는 제1 층간 절연막(160)의 부분 상에서 제1 방향으로 서로 이격한다. 따라서 도전성 구조물(170)은 전체적으로 수평적으로 연장하는 형상을 갖는다.
도전성 구조물(170) 상에 콘택 구조물(180)이 제공된다. 도 1에 도시된 바와 같이, 도전성 구조물(170) 및 콘택 구조물(180)은 교호적으로 반복하여 적층될 수 있다.
수평적으로 인접하는 도전성 구조물(170) 및 수평적으로 인접하는 콘택 구조물(180) 사이의 공간은 절연성 구조물(185)로 채워진다. 예를 들어, 절연성 구조물(185)은 고 유전 물질을 포함할 수 있다.
구체적으로 도전성 구조물(170) 및 콘택 구조물(180)은 제1 방향을 따라 서로 마주한다. 그리고 수평적으로 인접하는 도전성 구조물(170) 및 수평적으로 인접하는 콘택 구조물(180) 사이의 공간은 절연성 구조물(185)로 채워진다. 따라서 제1 방향을 따라 다수의 커패시터들이 형성된다.
본 실시예에서 전기 소자(125)로서 저항 소자가 사용되었다. 그러나 다양한 종류의 전기 소자(125)가 사용될 수 있다. 일 예로, 전기 소자(125)는 다이오드 소자일 수 있다. 다른 예로, 전기 소자(125)는 인덕터 소자일 수 있다. 또 다른 예로, 전기 소자는 트랜지스터 소자일 수 있다.
이하, 도 1에 도시된 반도체 장치를 제조하는 방법을 설명한다.
도 2 내지 8은 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 실리콘 기판, 실리콘 게르마늄 기판 또는 실리콘-온-인슐레이터 기판일 수 있다. 이어서, 반도체 기판(100)의 상부에 트렌치를 형성한다. 그 후, 트렌치를 매립하는 소자 분 리막(110)을 실리콘 산화물과 같은 절연성 물질을 사용하여 형성한다. 따라서 반도체 기판(100)의 상부에는 소자 분리막(110)이 형성된다.
도 3을 참조하면, 소자 분리막(110)이 형성된 반도체 기판(100) 상에 폴리 실리콘막(120)을 형성한다. 폴리 실리콘막(120)은 불순물들로 도핑될 수 있다. 일 예로, 폴리 실리콘막(120)은 질소(N), 인(P) 등과 같이 전자를 제공하는 N형 불순물들로 도핑될 수 있다. 다른 예로, 폴리 실리콘막(120)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같이 전공(hole)을 제공하는 P형 불순물들로 도핑될 수 있다.
도 4를 참조하면, 폴리 실리콘막(120) 상에 포토리소그래피(photolithography) 공정을 수행하여 폴리 실리콘막(120)을 저항 소자(125)로 변화시킨다. 구체적으로 저항 소자(125)는 소자 분리막(110) 상에 형성된다.
도 5를 참조하면, 저항 소자(125) 및 소자 분리막(110)을 도포하도록 반도체 기판(100) 상에 절연막(130)을 형성한다. 절연막(130)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 사용하여 형성할 수 있다.
도 6을 참조하면, 절연막(130)에 포토리소그래피 공정을 수행하여 절연막(130)을 절연막 패턴(135)으로 변화시킨다. 절연막 패턴(135)은 저항 소자(125)를 노출시키는 적어도 하나의 홀(13)을 갖는다. 홀(13)은 저항 소자(125)의 단부와 인근한다.
도 7을 참조하면, 홀(13)을 매립하는 콘택(140)을 형성한다. 구체적으로 홀(13)을 매립하는 도전막을 절연막 패턴(135) 상에 형성한다. 이어서, 상기 도전막에 절연막 패턴(135)이 노출될 때까지 화학 기계적 연마(chemical mechanical polishing process)공정 또는 에치백(etch-back) 공정과 같은 평탄화 공정을 수행하여 홀(13) 내에 콘택(140)을 형성한다. 예를 들어, 콘택(140)은 구리(Cu : copper) 또는 텅스텐(W : tungsten)과 같은 금속을 포함할 수 있다.
이어서, 절연막 패턴(135) 상에 콘택(140)과 연결되는 도전성 배선(150)을 형성한다. 구체적으로 절연막 패턴(135) 상에 도전막을 형성한다. 이어서, 상기 도전막 상에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 콘택(140)과 연결되는 도전성 배선(150)을 형성한다. 예를 들어, 도전성 배선(150)은 구리 또는 텅스텐과 같은 금속을 포함할 수 있다.
도 7에 도시된 바와 같이 콘택(140) 및 도전성 배선(150)은 저항 소자(125)의 단부와 실질적으로 수직하게 대응한다. 따라서 저항 소자(125)의 중앙부와 수직적으로 대응하는 절연막 패턴(135)의 부분 상에는 콘택(140) 및 도전성 배선(150)이 형성되지 않는다.
이어서, 절연막 패턴(135) 상에 도전성 배선(150)을 도포하도록 제1 층간 절연막(160)을 형성한다. 제1 층간 절연막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 사용하여 형성할 수 있다.
도 8을 참조하면, 저항 소자(125)의 중앙부와 수직적으로 대응하는 제1 층간 절연막(160)의 부분 상에 도전성 구조물(170)들, 콘택 구조물(180) 및 절연성 구조물(185)을 포함하는 커패시터 구조물(190)이 형성된다.
구체적으로 저항 소자(125)의 중앙부와 수직적으로 대응하는 제1 층간 절연막(160)의 부분 상에서 제1 방향으로 서로 이격하도록 도전성 구조물(170)들을 형 성한다. 도전성 구조물(170)들이 제1 방향으로 서로 이격하기 때문에 커패시터 구조물(190)은 전체적으로 수평적으로 연장하는 형상을 갖는다.
이어서 도전성 구조물(170)들 사이의 공간에 제1 절연성 필름을 형성한다. 그 후, 절연성 필름 상에 도전성 구조물(170)을 노출시키는 홀을 갖는 제2 절연성 필름을 형성한다. 이어서 제2 절연성 필름의 상기 홀 내에 콘택 구조물(180)을 형성한다. 그 후, 콘택 구조물(180) 및 제2 절연성 필름 상에 콘택 구조물(180)과 전기적으로 접촉하는 도전성 구조물(170)을 형성한다.
도전성 구조물(170)을 형성하는 공정, 제1 절연성 필름을 형성하는 공정, 제2 절연성 필름을 형성하는 공정 및 콘택 구조물(180)을 형성하는 공정을 순차적으로 반복 수행하여 커패시터 구조물(190)을 형성한다.
따라서 도 1에 도시된 바와 같이, 도전성 구조물(170) 및 콘택 구조물(180)은 교호적으로 반복하여 적층될 수 있다. 또한, 절연성 구조물(185)은 제1 절연성 필름 및 제2 절연성 필름들이 교호적으로 반복 적층된 구조를 갖는다.
구체적으로 도전성 구조물(170) 및 콘택 구조물(180)은 제1 방향을 따라 서로 마주한다. 그리고 수평적으로 인접하는 도전성 구조물(170) 및 수평적으로 인접하는 콘택 구조물(180) 사이의 공간은 절연성 구조물(185)로 채워진다. 따라서 제1 방향을 따라 다수의 커패시터들이 형성된다.
실시예 2
도 9는 본 발명의 제2 실시예에 다른 반도체 장치를 나타내는 단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 장치(20)는 제2 층간 절연막(261) 및 보호막(262)을 제외하고 도 1에 도시된 반도체 장치(10)와 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
제1 층간 절연막(260) 상에 실질적으로 얇은 두께를 갖는 보호막(261)이 제공된다. 보호막(261)은 금속과 같은 도전성 물질을 포함할 수 있다. 또한, 보호막(261)은 그라운드와 접지될 수 있다. 보호막(261) 상에 제2 층간 절연막(262)이 제공된다. 제2 층간 절연막(262)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
저항 소자(225)의 중앙부와 수직적으로 대응하는 제2 층간 절연막(262)의 부분 상에 도전성 구조물(270)들 및 콘택 구조물(280)들을 포함하는 커패시터 구조물(290)이 제공된다.
수평적으로 인접하는 상기 도전성 구조물(270) 및 콘택 구조물(280) 사이의 공간은 절연성 구조물(285)로 채워진다. 예를 들어, 절연성 구조물(285)은 고 유전 물질을 포함할 수 있다.
본 실시예에 따르면 저항 소자(225)와 커패시터 구조물(290) 사이에 보호막(261)이 제공된다. 보호막(261)은 저항 소자(225) 및 커패시터 구조물(290) 사이에 발생할 수 있는 신호 간섭을 줄이는 역할을 한다. 따라서 반도체 장치의 동작 특성을 개선시킬 수 있다.
이하, 도 9에 도시된 반도체 장치(20)를 제조하는 방법을 설명한다.
도 10 내지 11은 도 9에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 반도체 기판(200) 상에 소자 분리막(210), 저항 소자(225), 홀(23)을 갖는 절연막 패턴(235), 홀(23)을 채우는 콘택(240) 및 콘 택(240) 상에 형성되는 도전성 배선(250) 및 제1 층간 절연막(260)이 형성된다.
반도체 기판(200), 소자 분리막(210), 저항 소자(225), 홀(23)을 갖는 절연막 패턴(235), 홀(23)을 채우는 콘택(240) 및 콘택(240) 상에 형성되는 도전성 패턴(250) 및 제1 층간 절연막(260)을 형성하는 공정들은 도 2 내지 7에서 설명된 공정들과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
도 10을 다시 참조하면, 제1 층간 절연막(260) 상에 실질적으로 얇은 두께를 갖는 보호막(261)을 형성한다. 보호막(261)은 금속과 같은 도전성 물질을 사용하여 형성할 수 있다.
이어서, 보호막(261) 상에 제2 층간 절연막(262)을 형성한다. 제2 층간 절연막(262)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 사용하여 형성할 수 있다.
도 11을 참조하면, 저항 소자(225)의 중앙부와 수직적으로 대응하는 제2 층간 절연막(262)의 부분 상에 도전성 구조물(270)들 및 콘택 구조물(280)들을 포함하는 커패시터 구조물(290)을 형성한다. 그리고 수평적으로 인접하는 도전성 구조물(270) 및 수평적으로 인접하는 콘택 구조물(280) 사이의 공간에는 절연성 구조물(285)을 형성한다.
상기 커패시터 구조물(290) 및 절연성 구조물(285)을 형성하는 공정은 도 8에서 설명된 커패시터 구조물(190) 및 절연성 구조물(185)을 형성하는 공정과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
실시예 3
도 12는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치(30)는 커패시터 구조물(390)을 제외하고 도 1에 도시된 반도체 장치(10)와 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
커패시터 구조물(390)은 하부 전극(370a), 유전막(380) 및 상부 전극(370b)을 포함한다. 구체적으로 제1 층간 절연막(360)의 저항 소자(325)와 수직적으로 대응하는 부분 상에 하부 전극(370a)이 제공된다. 비록 도 12에 구체적으로 도시하지는 않았지만, 하부 전극(370a)은 실질적으로 판형을 가질 수 있다. 하부 전극(370a)은 금속과 같은 도전성 물질을 포함할 수 있다.
제1 층간 절연막(360) 상에 하부 전극(370a)을 도포하도록 유전막(380)이 제공된다. 유전막(380)은 고 유전율을 갖는 절연성 물질을 포함할 수 있다. 유전막(380) 상에 상부 전극(370b)이 제공된다. 구체적으로 상부 전극(370b)은 하부 전극(370a)과 실질적으로 수직하게 대응한다. 도 12에 구체적으로 도시하지는 않았지만, 상부 전극(370b)은 실질적으로 판형을 가질 수 있다. 상부 전극(370b)은 금속과 같은 도전성 물질을 포함할 수 있다.
상술한 바와 같이 하부 전극(370a) 및 상부 전극(370b)은 실질적으로 평면들의 형상을 갖는다. 따라서 커패시터 구조물(390)은 전체적으로 수평적으로 연장하는 형상을 갖는다.
이하, 도 12에 도시된 반도체 장치를 제조하는 방법을 설명한다.
도 13 내지 14는 도 12에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 반도체 기판(300) 상에 소자 분리막(310), 저항 소자(325), 홀(33)을 갖는 절연막 패턴(335), 홀(33)을 채우는 콘택(340) 및 콘택(340) 상에 형성되는 도전성 배선(350) 및 제1 층간 절연막(360)이 형성된다.
소자 분리막(310), 저항 소자(325), 홀(33)을 갖는 절연막 패턴(335), 홀(33)을 채우는 콘택(340) 및 콘택(340) 상에 형성되는 도전성 배선(350) 및 제1 층간 절연막(360)을 형성하는 공정들은 도 2 내지 7에서 설명된 공정들과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
도 14를 참조하면, 제1 층간 절연막(360)의 저항 소자(325)와 수직적으로 대응하는 부분 상에 하부 전극(370a)을 형성한다. 비록 도 14에 구체적으로 도시하지는 않았지만, 하부 전극(370a)은 실질적으로 판형을 가질 수 있다.
하부 전극(370a)을 형성하기 위하여 금속과 같은 도전성 물질을 사용하여 도전막을 형성한다. 이어서 상기 도전막에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 상기 도전막을 하부 전극(370a)으로 변화시킨다.
이어서, 제1 층간 절연막(360) 상에 하부 전극(370a)을 도포하도록 유전막(380)을 형성한다. 유전막(380)은 고 유전율을 갖는 절연성 물질을 사용하여 형성할 수 있다.
그 후, 유전막(380) 상에 상부 전극(370b)을 형성한다. 구체적으로 상부 전극(370b)은 하부 전극(370a)과 실질적으로 수직하게 대응한다. 도 14에 구체적으로 도시하지는 않았지만, 상부 전극(370b)은 실질적으로 판형을 가질 수 있다.
상부 전극(370b)을 형성하기 위하여 유전막(380) 상에 금속과 같은 도전성 물질을 포함하는 도전막을 형성한다. 이어서 상기 도전막에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 상기 도전막을 상부 전극(370b)으로 변화시킨다.
도 14에 도시된 바와 같이, 수직적으로 서로 대응하는 하부 전극(370a) 및 상부 전극(370b) 사이에 유전막(380)이 형성된다. 따라서 수직적으로 커패시터가 형성된다.
실시예 4
도 15는 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 장치(40)는 커패시터 구조물(490)을 제외하고 도 9에 도시된 반도체 장치(20)와 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
반도체 장치(40)에 포함된 커패시터 구조물(490)은 도 12에 도시된 커패시터 구조물(390)과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
이하, 도 15에 도시된 반도체 장치(40)를 제조하는 방법을 설명한다.
도 16 내지 17은 도 15에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체 기판(400) 상에 소자 분리막(410), 저항 소자(425), 홀(43)을 갖는 절연막 패턴(435), 홀(43)을 채우는 콘택(440) 및 콘택(440) 상에 형성되는 도전성 배선(450) 및 제1 층간 절연막(460)이 형성된다.
반도체 기판(400), 소자 분리막(410), 저항 소자(425), 홀(43)을 갖는 절연막 패턴(435), 홀(43)을 채우는 콘택(440) 및 콘택(440) 상에 형성되는 도전성 패턴(450), 제1 층간 절연막(460), 보호막(461) 및 제2 층간 절연막(462)을 형성하는 공정들은 도 10 내지 11에서 설명된 공정들과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
도 17을 참조하면, 제2 층간 절연막(462)의 저항 소자(425)와 수직적으로 대응하는 부분 상에 하부 전극(470a)을 형성한다. 이어서, 제2 층간 절연막(462) 상에 하부 전극(470a)을 도포하도록 유전막(480)을 형성한다. 그 후, 유전막(480) 상에 상부 전극(470b)을 형성한다. 따라서 하부 전극(470a), 유전막(480) 및 상부 전극(470b)을 포함하는 커패시터 구조물(490)이 형성된다.
본 발명에 따르면, 반도체 장치는 실질적으로 넓은 면적을 갖는 커패시터 구조물 아래의 공간을 활용한다. 따라서 상기 반도체 장치를 포함하는 반도체 칩의 크기를 축소시킬 수 있다.
반도체 칩의 크기가 축소되는 경우, 단일 웨이퍼에서 생산되는 반도체 칩의 개수가 증가한다. 따라서 반도체 칩의 수율 및 생산성을 증가시킬 수 있다는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 전기 소자;
    상기 전기 소자 상에 형성되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되고, 도전성 물질을 포함하는 보호막;
    상기 보호막 상에 형성되는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 형성되고, 상기 전기 소자와 수직적으로 대응하며, 수평적으로 연장하는 형상을 갖는 커패시터 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 전기 소자는 저항 소자, 다이오드 소자, 인덕터 소자 또는 트랜지스터 소자인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 보호막은 그라운드와 접지되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 커패시터 구조물은 도전성 구조물들, 콘택 구조물들 및 절연성 구조물을 포함하고,
    상기 도전성 구조물들은 제1 방향으로 서로 이격하고,
    상기 콘택 구조물들은 상기 도전성 구조물들 상에 형성되고,
    상기 도전성 구조물들 및 상기 콘택 구조물들은 반복하여 적층되고,
    상기 절연성 구조물은 상기 도전성 구조물들 및 상기 콘택 구조물들 사이의 공간들을 채우는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 커패시터 구조물은 하부 전극, 유전막 및 상부 전극을 포함하고,
    상기 하부 전극 및 상기 상부 전극은 실질적인 평면 형상들을 갖고,
    상기 하부 전극 및 상기 상부 전극은 실질적으로 수직으로 대응하고,
    상기 유전막은 상기 하부 전극 및 상기 상부 전극의 사이에 제공되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 전기 소자는 저항 소자이고,
    상기 저항 소자는 반도체 기판의 상부에 형성된 소자 분리막 상에 형성되고,
    상기 저항 소자는 불순물들로 도핑된 폴리 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 반도체 상에 상기 저항 소자 및 상기 소자 분리막을 도포하고 상기 저항 소자의 단부를 노출시키는 홀을 갖는 절연막 패턴;
    상기 홀 내에 제공되는 콘택; 및
    상기 콘택과 연결되도록 상기 절연막 패턴 상에 제공되는 도전성 배선을 더 포함하고,
    상기 제1 층간 절연막은 상기 절연막 패턴 상에 상기 도전성 배선을 도포하도록 형성되는 것을 특징으로 하는 반도체 장치.
  9. 전기 소자를 형성하는 단계;
    상기 전기 소자 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 도전성 물질을 포함하는 보호막을 형성하는 단계;
    상기 보호막 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 상에 상기 전기 소자와 수직적으로 대응하며 수평적으로 연장하는 형상을 갖는 커패시터 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 전기 소자는 저항 소자, 다이오드 소자, 인덕터 소자 또는 트랜지스터 소자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 제 9 항에 있어서, 상기 보호막은 그라운드와 접지되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서, 상기 커패시터 구조물을 형성하는 단계는:
    제1 방향으로 서로 이격하는 도전성 구조물들을 형성하는 단계;
    상기 도전성 구조물들의 사이에 제1 절연성 필름을 형성하는 단계;
    상기 도전성 구조물들 및 상기 제1 절연성 필름들 상에 상기 도전성 구조물들을 노출시키는 홀들을 갖는 제2 절연성 필름을 형성하는 단계; 및
    상기 제2 절연성 필름의 상기 홀들에 콘택 구조물들을 형성하는 단계를 포함하고,
    상기 도전성 구조물들을 형성하는 단계, 상기 제1 절연성 필름을 형성하는 단계, 상기 제2 절연성 필름을 형성하는 단계 및 상기 콘택 구조물들을 형성하는 단계는 상기 도전성 구조물들이 상기 콘택 구조물들과 수직적으로 접촉하도록 반복적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서, 상기 커패시터 구조물을 형성하는 단계는;
    실질적인 평면 형상을 갖는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상기 하부 전극과 실질적으로 수직하게 대응하며 실질적인 평면 형상을 갖는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도 체 장치의 제조 방법.
  15. 제 9 항에 있어서, 상기 전기 소자는 저항 소자이고,
    상기 전기 소자를 형성하는 단계는;
    반도체 기판의 상부에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상에 불순물들로 도핑된 폴리 실리콘막을 형성하는 단계; 및
    상기 폴리 실리콘막에 패터닝 공정을 수행하여 상기 폴리 실리콘막을 상기 소자 분리막 상에 위치하는 상기 전기 소자로 변화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 전기 소자를 형성하는 단계는;
    상기 반도체 상에 상기 저항 소자 및 상기 소자 분리막을 도포하는 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 저항 소자의 단부와 전기적으로 연결되는 콘택을 형성하는 단계; 및
    상기 콘택과 연결되도록 상기 절연막 패턴 상에 도전성 배선을 형성하는 단계를 더 포함하고,
    상기 제1 층간 절연막은 상기 도전성 배선을 도포하도록 상기 절연막 패턴 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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