JP6658441B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6658441B2
JP6658441B2 JP2016198125A JP2016198125A JP6658441B2 JP 6658441 B2 JP6658441 B2 JP 6658441B2 JP 2016198125 A JP2016198125 A JP 2016198125A JP 2016198125 A JP2016198125 A JP 2016198125A JP 6658441 B2 JP6658441 B2 JP 6658441B2
Authority
JP
Japan
Prior art keywords
substrate
electrode
semiconductor device
pad
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016198125A
Other languages
English (en)
Other versions
JP2018060933A5 (ja
JP2018060933A (ja
Inventor
伸介 渡辺
伸介 渡辺
弘一郎 西澤
弘一郎 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016198125A priority Critical patent/JP6658441B2/ja
Priority to US15/493,299 priority patent/US9887284B1/en
Priority to DE102017213144.6A priority patent/DE102017213144B4/de
Priority to KR1020170126864A priority patent/KR101958568B1/ko
Priority to CN201710909111.8A priority patent/CN107919856B/zh
Publication of JP2018060933A publication Critical patent/JP2018060933A/ja
Publication of JP2018060933A5 publication Critical patent/JP2018060933A5/ja
Application granted granted Critical
Publication of JP6658441B2 publication Critical patent/JP6658441B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Description

本発明は、高周波信号を増幅する電界効果トランジスタを備えた半導体装置に関する。
化合物半導体を用いた高周波用のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ゲート電極と入力端子が抵抗を介して接続されることがある。この抵抗は発振の抑制およびＦＥＴに印加されるゲート電圧の調整のために設けられる。ＦＥＴの温度が上昇するとゲートリーク電流が生じることがある。このゲートリーク電流が、ゲート電極に接続された抵抗を流れると、電圧降下によってＦＥＴに印加されるゲート電圧が上昇する。この結果、ＦＥＴに流れるドレイン電流が増加し、ＦＥＴは更に発熱する。これにより、更にゲートリーク電流が増加する。この連鎖によって、ＦＥＴが損傷する可能性がある。
これに対し、特許文献１には、ＮＩＮ素子を備えたバイアス回路を有する半導体装置が開示されている。ＮＩＮ素子は、ゲートバイアス供給電源とゲートとの間に接続された抵抗と並列に接続される。ＮＩＮ素子は、２つのＮ型の導電性コンタクト層の間に半絶縁性の半導体層を挟んだ構成を有する。ＮＩＮ素子は、温度上昇に伴って抵抗値が低下する。このため、温度が上昇するとバイアス回路の抵抗値が減少する。このとき、ゲートリーク電流が増加しても、ゲート電位の上昇は抑えられる。従って、ＦＥＴの温度上昇は抑制される。
特開平１１−２９７９４１号公報
特許文献１に示される半導体装置では、基板にＦＥＴおよびＮＩＮ素子が形成される。このとき、ＦＥＴとＮＩＮ素子を近接して配置することが制限される場合がある。このため、ＦＥＴが高温になっても、ＮＩＮ素子の温度が上昇し難い場合がある。従って、ゲート電位の上昇が十分に抑制できない可能性がある。また、シリコンと比較してバンドギャップが広い化合物半導体を基板に用いると、大電力動作に適したＦＥＴの作成が可能になる。一方で、化合物半導体から形成されたＮＩＮ素子は、ＦＥＴの温度が上昇しても抵抗が下がりにくい場合がある。従って、ＮＩＮ素子によるゲート電位の上昇の抑制が十分にできない可能性がある。
また、ＮＩＮ素子を形成するために、基板の面積が増加する。このため、製造コストが増加する。また、ＦＥＴの性能を十分に引き出すには、整合回路をＦＥＴの近傍に形成することが望ましい。しかし、ＦＥＴの近傍にＮＩＮ素子を形成すると、ＦＥＴの近傍に整合回路を配置することが出来ない場合がある。この時、ＦＥＴの性能が抑制される可能性がある。
本発明は、上述の課題を解決するためになされたもので、基板の面積の増加を抑制できる半導体装置を得ることを目的とする。
本発明に係る半導体装置は、第１基板と、該第１基板に設けられたトランジスタと、該第１基板の上面に設けられ、該トランジスタのゲート電極と接続されたゲートパッドと、該ゲートパッドの上に設けられた導電性バンプと、該第１基板の上方に設けられ、第１面と、該第１面と反対の面である第２面とを有する第２基板と、該第１面から該第２面に貫通し、該第２面側で該導電性バンプと接続される第１電極と、一端が該第１電極の該第１面側に接続され、他端が入力端子に接続された抵抗と、該第１面に該第１電極と隣接して設けられ、該抵抗を介さずに該入力端子に接続された第２電極と、を備え、該第１電極と該第２電極は、該第２基板の母材によって隔てられ、該トランジスタのドレイン電極から該ゲート電極に流れるゲートリーク電流は、該第１電極から該第２基板の該母材および該第２電極を通って該入力端子に流れる。
本発明に係る半導体装置では、ゲートパッドに導電性バンプを介して第２基板が接続される。トランジスタが発熱すると第２基板の母材の抵抗値が低下する。このとき、トランジスタのドレイン電極からゲート電極に流れるゲートリーク電流は、第１電極から第２基板の母材を通って第２電極に流れる。従って、ゲートリーク電流が第１抵抗に流れることによる電圧降下が抑制される。このため、ＦＥＴの発熱が抑制される。また、第１基板にゲートリーク電流を抑制するための素子を形成する必要がない。このため、第１基板の面積の増加を抑制できる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る第１基板の平面図である。 比較例に係る半導体装置の断面図である。 シリコンの導電率の温度特性を示す図である。 実施の形態１の第１の変形例に係る第２基板の平面図である。 実施の形態１の第１の変形例に係る第２基板の底面図である。 実施の形態１の第２の変形例に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４の第１の変形例に係る半導体装置の断面図である。 実施の形態４の第２の変形例に係る半導体装置の断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の断面図である。本実施の形態に係る半導体装置８０は、第１基板１０を備える。第１基板１０にはトランジスタ１２が設けられる。本実施の形態ではトランジスタ１２は高周波用のＦＥＴである。第１基板１０は化合物半導体から形成される。第１基板１０の材料として、ヒ化ガリウム、窒化ガリウム、リン化インジウムなどの化合物半導体が用いられる。
第１基板１０の上面にはゲートパッド１１が設けられる。ゲートパッド１１は、配線１５によってトランジスタ１２のゲート電極１３と接続される。第１基板１０の上面にはドレインパッド１８が設けられる。ドレインパッド１８は、配線１７によってトランジスタ１２のドレイン電極１４と接続される。第１基板１０の裏面には、グラウンド金属５２が設けられている。グラウンド金属５２にはグラウンド電位が印加される。
ゲートパッド１１の上には、導電性バンプ３０が設けられる。また、ドレインパッド１８の上には導電性バンプ３１が設けられる。導電性バンプ３０、３１には、金、銅またははんだを用いることができる。導電性バンプ３０、３１の材料はこれに限らない。
第１基板１０の上方には、第２基板２０が設けられる。第２基板２０は、第１面６１と、第１面６１と反対の面である第２面６２とを有する。第２基板２０は抵抗率が１００Ωｃｍ以上のシリコンから形成される。第２基板２０の材料となるシリコンは、高周波用基板に用いられる真性シリコンである。第２基板２０は、第２面６２が第１基板１０の上面と対向するように、導電性バンプ３０、３１の上に設けられる。第２基板２０は、導電性バンプ３０、３１によって、第１基板１０の上方に実装されている。
第２基板２０には、第１電極４４が形成される。第１電極４４は、第１面６１から第２面６２に貫通する。また、第１電極４４は第２面６２側で導電性バンプ３０と接続される。第１電極４４は、第１パッド２１を第２面６２に備える。第１パッド２１は、導電性バンプ３０と接続される。また、第１電極４４は、第１ボンディングパッド４０を第１面６１に備える。第１ボンディングパッド４０は、ワイヤボンディングを行うためのパッドである。第１パッド２１と第１ボンディングパッド４０は第１面６１から第２面６２に貫通する第１バイアホール２２によって導通している。
半導体装置８０は、抵抗５１を備える。抵抗５１は、一端が第１電極４４の第１面６１側に接続される。抵抗５１の一端は、第１ボンディングパッド４０と配線５３によって接続される。抵抗５１の他端は、入力端子５０に接続される。入力端子５０から高周波信号の入力およびゲート電圧の印加が行われる。抵抗５１によって、発振の抑制およびトランジスタ１２に印加されるゲート電圧の調整ができる。
第２基板２０には、第２電極４５が形成される。本実施の形態では、第２電極４５は、第１面６１に設けられた第２ボンディングパッド４１である。第２電極４５は、第１電極４４と隣接して設けられる。第２電極４５は、配線５４によって入力端子５０と接続される。第２電極４５は抵抗５１を介さずに、入力端子５０に接続される。
本実施の形態では、第２電極４５は第１面６１に設けられた第２ボンディングパッド４１であるものとした。第２電極４５の形状はこれに限らない。第２電極４５は、少なくとも第１面６１に設けられ、第１面６１側が入力端子５０に接続されていればよい。第２電極４５は、他のパッドおよびトランジスタ１２と接続されていない。第２電極４５と第１電極４４は、第２基板２０の母材によって隔てられている。第２電極４５は浮遊状態である。
第２基板２０は、第２面６２に第３パッド２３を備える。第３パッド２３は導電性バンプ３１と接続される。また、第２基板２０は第１面６１に第３ボンディングパッド４３を備える。第３パッド２３と第３ボンディングパッド４３は第１面６１から第２面６２に貫通する第３バイアホール２４によって接続される。第３ボンディングパッド４３は、配線５５によって出力端子５６に接続される。
図２は、実施の形態１に係る第１基板の平面図である。第１基板１０の上面には、ドレイン電極１４とソース電極１６が交互に配置されている。ドレイン電極１４およびソース電極１６は、平面視において長方形である。ドレイン電極１４とソース電極１６の間にはゲート電極１３が配置されている。ゲート電極１３、ドレイン電極１４およびソース電極１６が配置される領域の一端にはゲートパッド１１とソースパッド１９が配置される。ゲート電極１３、ドレイン電極１４およびソース電極１６が配置される領域の他端には、ドレインパッド１８が配置される。
図３は、比較例に係る半導体装置の断面図である。比較例に係る半導体装置８１は第１基板１０を備える。第１基板１０の構造は、半導体装置８０と同様である。半導体装置８１は、第２基板２０を備えない。ゲートパッド１１には配線５３を介して抵抗５１の一端が接続される。抵抗５１の他端には入力端子５０が接続される。ドレインパッド１８は配線５５を介して出力端子５６に接続される。
トランジスタ１２にゲート電圧が印加されドレイン電流が流れると、トランジスタ１２は発熱する。一般に、化合物半導体から形成されたＦＥＴでは、ＦＥＴの温度が一定値以上に上昇するとドレイン電極１４からゲート電極１３へ流れるゲートリーク電流が生じる。このゲートリーク電流は、ゲートパッド１１を通り、抵抗５１を介して入力端子５０へ向かって流れる。ゲートリーク電流が抵抗５１を流れると、電圧降下によってトランジスタ１２に印加されるゲート電圧が上昇する。この結果、トランジスタ１２に流れるドレイン電流が増加する。このため、トランジスタ１２は更に発熱する。これにより、更にゲートリーク電流が増加する。この連鎖によって、トランジスタ１２が損傷する可能性がある。
これに対し、本実施の形態に係る半導体装置８０の動作について説明する。トランジスタ１２の温度が常温の場合、トランジスタ１２の利得が高い。利得が高いＦＥＴでは発振が生じる可能性がある。本実施の形態では、入力端子５０に接続された抵抗５１によって、トランジスタ１２の発振を抑制できる。また、常温において第２基板２０の母材であるシリコンの導電率は低い。このため、第１電極４４と第２電極４５との間には電流が流れない。
入力端子５０にゲート電圧および大電力の高周波信号が入力されると、トランジスタ１２の温度が上昇する。トランジスタ１２が高温になると利得が減少する。このとき、発振が起こる可能性が低減される。一方で、トランジスタ１２が高温になるとゲートリーク電流が生じる。ゲートリーク電流は、ドレイン電極１４からゲート電極１３へ流れ、ゲートパッド１１、導電性バンプ３０を通り第１電極４４に向かう。
このとき、第１基板１０が発する熱は、第１基板１０と第２基板２０の間の空気および導電性バンプ３０、３１を介し第２基板２０に伝達される。この結果、第２基板２０の温度が上昇する。第２基板２０の温度が上昇すると、シリコンの内部に真性キャリアが発生する。このため、第２基板２０の導電率が上昇する。このとき、第２電極４５を第１電極４４と隣接して配置することで、第１電極４４と第２電極４５との間に電流の経路が形成される。
このとき、ドレイン電極１４からゲート電極１３に流れるゲートリーク電流は、第１電極４４から第２基板２０の母材および第２電極４５を通って入力端子５０に流れることとなる。ゲートリーク電流は、第２電極４５を介して入力端子５０から外部に向けて流れる。この結果、抵抗５１を流れるゲートリーク電流は低減され、抵抗５１による電圧降下が抑制される。このため、ゲート電圧の上昇が抑制され、トランジスタ１２の更なる発熱が抑制される。従って、発熱による半導体装置８０の損傷を防止できる。
ここで、第１電極４４と第２電極４５との間の電流の経路は低抵抗であると良い。このため、第２電極４５は、第１電極４４に近接して配置する。第１電極４４と第２電極４５との間の間隔は、１００μｍ以下であることが望ましい。
また、第１基板１０が発する熱は、第１基板１０と第２基板２０の間の空気および導電性バンプ３０、３１を介し第２基板２０に伝達される。空気は熱を伝えにくいため、第２基板２０の温度はトランジスタ１２の温度までは上昇しない。しかし、導電性バンプ３０、３１の高さは一般に数μｍから数十μｍである。このため、第１基板１０と第２基板２０を近接されることができる。従って、第２基板２０の導電率を増加させるのに十分、第２基板２０の温度を上昇させることができる。
トランジスタ１２が発熱した際の第２基板２０の温度を有限要素法による熱解析によって算出した。熱解析では第１基板１０と第２基板２０との間隔を１０μｍとした。また、ゲートリーク電流が流れるときのトランジスタ１２の温度を摂氏１９０度とした。このとき、第２基板２０の温度は摂氏１４０度以上になるという計算結果を得た。
図４は、シリコンの導電率の温度特性を示す図である。シリコンは常温において導電性を有さない。シリコンは摂氏１３０度を超えると急速に真性キャリアが発生する。この結果、導電率が増加する。熱解析によれば、トランジスタ１２が発熱することにより第２基板２０は１４０度になる。従って、トランジスタ１２の発熱により、第２基板２０では真性キャリアが急速に増加する。この結果、第２基板２０の導電率が増加し、第１電極４４と第２電極４５との間に電流経路を形成することが可能になる。従って、ゲートリーク電流を、シリコンを介して第２電極４５に流すことが可能になる。
本実施の形態では、導電性バンプ３０、３１を介して、発熱源であるトランジスタ１２の直上に第２基板２０が配置されている。導電性バンプ３０、３１の高さは変更できる。このため、第１基板１０と第２基板２０の間隔が変更できる。従って、第２基板２０の温度をコントロールできる。第２基板２０の導電率を増加させたい場合は、第２基板２０を第１基板１０に近づける。これにより、第１基板１０から第２基板２０に熱が伝達され易くなる。従って、第２基板２０の温度が上昇し、導電率が増加する。
また、第１基板１０の温度が低い状態において、第２電極４５への電流経路を形成したい場合にも、第１基板１０と第２基板２０との間隔を狭める。これにより、第１基板１０からの熱が伝達され易くなり、第２基板２０の温度が１３０度以上になり易くなる。従って、第１基板１０と第２基板２０との間隔を狭める程、第１基板１０の温度が低い状態において第２電極４５への電流経路を形成できる。これにより、トランジスタ１２として、通常のＦＥＴよりも低温でゲートリーク電流が流れ始める特性を持ったＦＥＴを用いる場合にも、ゲート電圧の上昇を抑制できる。
また、第１電極４４と第２電極４５の間隔を変更することで、第１電極４４と第２電極４５との間の抵抗値を変更できる。第１電極４４と第２電極４５との間隔を近づけることで、第１電極４４と第２電極４５との間に電流を流し易くできる。また、本実施の形態では、第２電極４５は第１電極４４と第３ボンディングパッド４３の間に配置された。第１電極４４と第２電極４５の位置関係は、これ以外でも良い。
本実施の形態では、第１電極４４と第２電極４５の位置関係および第１基板１０と第２基板２０との間隔を調整できる。これにより、ゲートリーク電流が流れ始める温度などのトランジスタ１２の特性に合わせた半導体装置８０を得ることができる。
トランジスタ１２の特性に合わせた半導体装置８０の調整方法として、第２基板２０の材料を変更しても良い。本実施の形態では、第２基板２０は、常温における抵抗率が１００Ωｃｍ以上のシリコンであるものとした。これにより、常温において第２電極４５に電流が流れることを防ぐ事ができる。常温における抵抗率が低くても問題ない場合には、抵抗率が１００Ωｃｍ未満のシリコンを用いても良い。逆に、第２基板２０が高温まで高い抵抗率を維持する必要がある場合には、第２基板２０の材料としてワイドバンドギャップ半導体を用いても良い。
トランジスタ１２の温度上昇の抑制のために、第１基板１０に、抵抗５１と並列にサーミスタを接続する方法が考えられる。しかし、この方法によれば、サーミスタを形成するために第１基板１０の面積が大きくなる。
これに対し、本実施の形態に係る半導体装置８０は、第１基板１０の上方に第２基板２０を設けることで、トランジスタ１２の温度上昇が抑制できる。第１基板１０と第２基板２０を接続する導電性バンプ３０、３１は、それぞれ、ゲートパッド１１およびドレインパッド１８の上に設けられる。ゲートパッド１１およびドレインパッド１８は、ワイヤボンディングのためのパッドである。ゲートパッド１１およびドレインパッド１８は、一般に基板上に設けられるものである。
従って、本実施の形態では、トランジスタ１２の温度上昇の抑制のために第１基板１０に新たな要素を設ける必要がない。このため、第１基板１０の面積を拡大する必要がない。従って、第１基板１０の面積の増加を抑制できる。特に、大電力用ＦＥＴに用いられる化合物半導体基板はシリコン基板と比較して高価であることが多い。従って、化合物半導体から形成される第１基板１０の面積の増加を抑制できることで、製造コストを低減できる。
図５は、実施の形態１の第１の変形例に係る第２基板の平面図である。図６は、実施の形態１の第１の変形例に係る第２基板の底面図である。本実施の形態の第１の変形例として、第２基板１２０が発熱の抑制以外の機能を有しても良い。例えば、第２基板１２０に整合回路などの別の回路を形成しても良い。
第１の変形例に係る第２基板１２０において、第１面６１には第１ボンディングパッド４０が設けられる。第２面６２には、第４パッド１２５が設けられる。第１ボンディングパッド４０と第４パッド１２５は第１バイアホール１２２によって接続される。なお、図５および図６において、便宜上、第１バイアホール１２２の位置は破線で示されている。また、第１の変形例に係る第２基板１２０では、第１ボンディングパッド４０、第２ボンディングパッド４１および第３ボンディングパッド４３の配置が第２基板２０と異なる。
第１の変形例に係る第２基板１２０には、第２面６２に整合回路１２６が形成されている。整合回路１２６は、第４パッド１２５と第１パッド１２１との間に接続されている。整合回路１２６はメアンダインダクタである。整合回路１２６はメアンダインダクタ以外でも良い。
一般に、ＦＥＴを高性能にするために、整合回路をＦＥＴの近傍に配置することが望ましい。一方で、第２基板１２０も、発熱したトランジスタ１２の温度を感知するためにトランジスタ１２に近接して配置される必要がある。本実施の形態では、第２基板１２０に整合回路１２６が設けられる。このため、第２基板１２０と整合回路１２６を共に、トランジスタ１２に近接して配置できる。従って、ＦＥＴの高性能化と、発熱による損傷の抑制の効果を両方得ることができる。また、第２基板１２０に整合回路１２６を設けることで、第１基板１０に整合回路を設ける必要がなくなる。従って、第１基板１０の面積を削減できる。このため、ＦＥＴの高集積化が実現できる。第２基板１２０に形成する回路は整合回路１２６に限らない。
図７は、実施の形態１の第２の変形例に係る半導体装置の断面図である。第２の変形例に係る半導体装置２８０において、第１基板１０と第２基板２０は、樹脂２６０で封止されている。その他の構造は、半導体装置８０と同様である。第１基板１０と第２基板２０が樹脂２６０で封止されることで、衝撃および高湿度の大気から半導体装置２８０を保護できる。樹脂２６０はエポキシ樹脂である。
図８は、比較例に係る半導体装置の断面図である。比較例に係る半導体装置２８１は、第１基板１０が樹脂２６１で封止されている。その他の構造は比較例に係る半導体装置８１と同様である。比較例に係る半導体装置２８１では、第１基板１０を樹脂２６１で封止すると、トランジスタ１２と樹脂２６１が接触する。このため、トランジスタ１２の性能が低下する場合がある。
これに対し、第２の変形例に係る半導体装置２８０では、第１基板１０の上に導電性バンプ３０、３１が設けられる。導電性バンプ３０、３１の上には第２基板２０が設けられる。このため、トランジスタ１２の周辺には中空領域が形成される。つまり、第２基板２０を第１基板１０のキャップとして用いることができる。これにより、トランジスタ１２の性能を下げることなく、半導体装置２８０を封止できる。
これらの変形は以下の実施の形態に係る半導体装置について適宜応用することができる。なお、以下の実施の形態に係る半導体装置については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図９は、実施の形態２に係る半導体装置の断面図である。本実施の形態に係る半導体装置３８０は第２電極３４５の構造が半導体装置８０と異なる。その他の構造は、実施の形態１と同様である。第２電極３４５は、第２基板３２０の第１面６１から第２面６２に貫通する。第２電極３４５は、第１面６１に第２ボンディングパッド４１を備える。また、第２電極３４５は、第２面６２に第２パッド３４２を備える。第２ボンディングパッド４１と第２パッド３４２は第２バイアホール３２７によって接続される。第２電極３４５と第１電極４４は、第２基板３２０の母材によって隔てられている。
第２基板３２０の母材は第２基板２０と同じである。第２基板３２０が高温になると、第２基板３２０の導電率が上昇し、ゲートリーク電流が第２電極３４５に向かって流れる。第１電極４４と第２電極３４５の間の抵抗値は、電流経路の断面積が大きいほど小さくなる。本実施の形態では、第１バイアホール２２と第２バイアホール３２７の間をゲートリーク電流が流れる。このため、実施の形態１と比較して、電流経路の断面積が大きくなる。従って、第１電極４４と第２電極３４５の間の抵抗値を実施の形態１よりも低減できる。このため、第２電極３４５に向けてゲートリーク電流を流し易くなる。従って、トランジスタ１２の発熱の抑制の効果を高めることができる。
実施の形態３．
図１０は、実施の形態３に係る半導体装置の断面図である。本実施の形態に係る半導体装置４８０は第１電極４４４の構造が半導体装置８０と異なる。その他の構造は、実施の形態１と同様である。第１電極４４４は、導電性バンプ３０と接続され、第２面６２に設けられた第１パッド４２１を備える。第１パッド４２１は、第２ボンディングパッド４１の真下まで延びている。第１パッド４２１は、平面視において第２ボンディングパッド４１と重なる位置まで形成される。
実施の形態１および実施の形態２では、第１電極４４と第２電極４５、３４５の間を流れるゲートリーク電流は、主に第１面６１に平行な方向に流れる。これに対し本実施の形態では、第２面６２から第１面６１に向かう方向にゲートリーク電流を流すことができる。平面視において、第１パッド４２１と第２ボンディングパッド４１が重なる面積を拡張することで、電流経路の断面積を大きくできる。従って、第１電極４４４から第２電極４５へのゲートリーク電流の電流経路の抵抗値を低減できる。
実施の形態４．
図１１は、実施の形態４に係る半導体装置の断面図である。本実施の形態に係る半導体装置５８０は、第２基板５２０の形状が実施の形態３と異なる。第２基板５２０の第１面６１には第１凹部５２８が形成される。第２電極４５は、第１凹部５２８の底面に設けられる。その他の形状は実施の形態３と同様である。第１凹部５２８は、第２基板５２０の第１面６１をエッチングして形成される。
本実施の形態に係る第２基板５２０は、第２ボンディングパッド４１が設けられた部分が周囲よりも薄い。このため、第１パッド４２１と第２ボンディングパッド４１の間隔が、実施の形態３よりも小さくなる。従って、第１電極４４４から第２電極４５へのゲートリーク電流の電流経路をさらに低抵抗化できる。
図１２は、実施の形態４の第１の変形例に係る半導体装置の断面図である。第１の変形例に係る半導体装置６８０は、第２電極６４５の形状が半導体装置５８０と異なる。第２電極６４５は第２ボンディングパッド６４１を備える。第２ボンディングパッド６４１は第１凹部５２８を埋め込む。
第２基板５２０は、第１凹部５２８が形成された部分が周囲よりも薄い。第２ボンディングパッド６４１が第１凹部５２８を充填することで、第２基板５２０を補強できる。また、半導体装置５８０では第１凹部５２８の内部において、第２ボンディングパッド４１にワイヤボンディングを実施することとなる。これに対し、第１の変形例に係る半導体装置６８０では、第１凹部５２８が第２ボンディングパッド６４１によって充填される。このため、第１凹部５２８の外部でワイヤボンディングを実施できる。従って、ワイヤボンディングが容易になる。
図１３は、実施の形態４の第２の変形例に係る半導体装置の断面図である。第２の変形例に係る半導体装置７８０は第２基板７２０の第２面６２に第２凹部７２９が形成されている。第２凹部７２９は、第２ボンディングパッド４１の真下に形成される。また、第１電極７４４は、第１パッド７２１を第２面６２に備える。第１パッド７２１は、導電性バンプ３０と接続される。また、第１パッド７２１は、第２凹部７２９を埋め込む。
第２の変形例に示すように、第２面６２に第２凹部７２９を設け、第２凹部７２９を第１パッド７２１で充填しても良い。第２の変形例においても、第１の変形例と同様の効果を得ることができる。また、第１凹部５２８と第２凹部７２９を両方設けても良い。なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
８０、２８０、３８０、４８０、５８０、６８０、７８０ 半導体装置、１０ 第１基板、１２ トランジスタ、１３ ゲート電極、１４ ドレイン電極、１１ ゲートパッド、３０ 導電性バンプ、２０、１２０、３２０、５２０、７２０ 第２基板、６１ 第１面、６２ 第２面、４４、４４４、７４４ 第１電極、５０ 入力端子、５１ 抵抗、４５、３４５、６４５ 第２電極、４１、６４１ 第２ボンディングパッド、２１、１２１、４２１、７２１ 第１パッド、５２８ 第１凹部、７２９ 第２凹部、１２６ 整合回路、２６０ 樹脂

Claims (12)

  1. 第１基板と、
    前記第１基板に設けられたトランジスタと、
    前記第１基板の上面に設けられ、前記トランジスタのゲート電極と接続されたゲートパッドと、
    前記ゲートパッドの上に設けられた導電性バンプと、
    前記第１基板の上方に設けられ、第１面と、前記第１面と反対の面である第２面とを有する第２基板と、
    前記第１面から前記第２面に貫通し、前記第２面側で前記導電性バンプと接続される第１電極と、
    一端が前記第１電極の前記第１面側に接続され、他端が入力端子に接続された抵抗と、
    前記第１面に前記第１電極と隣接して設けられ、前記抵抗を介さずに前記入力端子に接続された第２電極と、
    を備え、
    前記第１電極と前記第２電極は、前記第２基板の母材によって隔てられ、
    前記トランジスタのドレイン電極から前記ゲート電極に流れるゲートリーク電流は、前記第１電極から前記第２基板の前記母材および前記第２電極を通って前記入力端子に流れることを特徴とする半導体装置。
  2. 前記第１電極と前記第２電極との間の間隔は１００μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２電極は、前記第１面に設けられた第２ボンディングパッドであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２電極は、前記第１面から前記第２面に貫通することを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１電極は、前記導電性バンプと接続され、前記第２面に設けられた第１パッドを備え、
    前記第１パッドは、前記第２ボンディングパッドの真下まで延びていることを特徴とする請求項３に記載の半導体装置。
  6. 前記第２基板は、前記第２ボンディングパッドが設けられた部分が周囲よりも薄いことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１面には第１凹部が形成され、
    前記第２ボンディングパッドは前記第１凹部を埋め込むことを特徴とする請求項６に記載の半導体装置。
  8. 前記第２面には、前記第２ボンディングパッドの真下に第２凹部が形成され、
    前記第１パッドは前記第２凹部を埋め込むことを特徴とする請求項６または７に記載の半導体装置。
  9. 前記第２基板の前記母材は、抵抗率が１００Ωｃｍ以上のシリコンであることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
  10. 前記第２基板には、整合回路が形成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
  11. 前記第１基板と前記第２基板は、樹脂で封止されていることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
  12. 前記第１基板は、化合物半導体から形成されることを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
JP2016198125A 2016-10-06 2016-10-06 半導体装置 Active JP6658441B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016198125A JP6658441B2 (ja) 2016-10-06 2016-10-06 半導体装置
US15/493,299 US9887284B1 (en) 2016-10-06 2017-04-21 Semiconductor device
DE102017213144.6A DE102017213144B4 (de) 2016-10-06 2017-07-31 Halbleitervorrichtung
KR1020170126864A KR101958568B1 (ko) 2016-10-06 2017-09-29 반도체 장치
CN201710909111.8A CN107919856B (zh) 2016-10-06 2017-09-29 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016198125A JP6658441B2 (ja) 2016-10-06 2016-10-06 半導体装置

Publications (3)

Publication Number Publication Date
JP2018060933A JP2018060933A (ja) 2018-04-12
JP2018060933A5 JP2018060933A5 (ja) 2019-03-14
JP6658441B2 true JP6658441B2 (ja) 2020-03-04

Family

ID=61027157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016198125A Active JP6658441B2 (ja) 2016-10-06 2016-10-06 半導体装置

Country Status (5)

Country Link
US (1) US9887284B1 (ja)
JP (1) JP6658441B2 (ja)
KR (1) KR101958568B1 (ja)
CN (1) CN107919856B (ja)
DE (1) DE102017213144B4 (ja)

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453968B2 (ja) * 1995-12-06 2003-10-06 松下電器産業株式会社 差動型半導体薄膜磁気抵抗素子
JPH11297941A (ja) * 1998-04-09 1999-10-29 Nec Corp 半導体装置
JP2002110792A (ja) * 2000-09-28 2002-04-12 Toshiba Corp マイクロ波半導体装置
US6495397B2 (en) * 2001-03-28 2002-12-17 Intel Corporation Fluxless flip chip interconnection
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
CN100365798C (zh) * 2003-06-20 2008-01-30 皇家飞利浦电子股份有限公司 电子器件、组件及制造电子器件的方法
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
DE10361714B4 (de) * 2003-12-30 2009-06-10 Infineon Technologies Ag Halbleiterbauelement
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
JP5261636B2 (ja) * 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101213471B1 (ko) * 2008-02-25 2012-12-18 한국전자통신연구원 금속-절연체 전이(ｍｉｔ) 소자의 자체발열 방지회로 및 그방지회로용 집적소자의 제조방법
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US9640638B2 (en) * 2008-05-15 2017-05-02 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure to achieve lower RDSON
US8921186B2 (en) * 2008-05-15 2014-12-30 Great Wall Semiconductor Corporation Semiconductor device and method of forming high voltage SOI lateral double diffused MOSFET with shallow trench insulator
JP5238633B2 (ja) * 2009-07-27 2013-07-17 株式会社東芝 半導体装置
JP5712231B2 (ja) * 2011-02-15 2015-05-07 シャープ株式会社 半導体装置
US8633562B2 (en) * 2011-04-01 2014-01-21 Qualcomm Incorporated Voltage switchable dielectric for die-level electrostatic discharge (ESD) protection
US9190468B2 (en) * 2011-12-01 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
US9202760B2 (en) * 2012-06-26 2015-12-01 Infineon Technologies Ag Semiconductor devices and structures
CN104124174B (zh) * 2013-04-28 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6168145B2 (ja) * 2013-05-30 2017-07-26 富士電機株式会社 半導体装置
DE112013007670B4 (de) * 2013-12-04 2023-07-06 Arigna Technology Ltd. Halbleitervorrichtung
US9633965B2 (en) * 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
JP2016198125A (ja) 2015-04-07 2016-12-01 哲也 新井 進入治具及び該進入治具を用いる部材の固定方法

Also Published As

Publication number Publication date
KR20180038382A (ko) 2018-04-16
KR101958568B1 (ko) 2019-03-14
DE102017213144A1 (de) 2018-04-12
DE102017213144B4 (de) 2021-05-12
CN107919856A (zh) 2018-04-17
US9887284B1 (en) 2018-02-06
JP2018060933A (ja) 2018-04-12
CN107919856B (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
US11502016B2 (en) Power amplifier module
TWI538161B (zh) Semiconductor device
TWI708338B (zh) 半導體裝置
CN109994440B (zh) 半导体装置
JP2015159147A (ja) 半導体装置
WO2015029159A1 (ja) 半導体装置
JP6769458B2 (ja) 半導体装置
TWI750417B (zh) 功率放大器模組
JPWO2014155959A1 (ja) パワー半導体素子
JP2019220668A (ja) 半導体装置
JP2017162866A (ja) 半導体装置
JP6615414B1 (ja) 高周波増幅器および高周波増幅器モジュール
WO2014192348A1 (ja) 半導体装置
TWI712260B (zh) 高頻功率放大器以及功率放大模組
JP6658441B2 (ja) 半導体装置
JP6417758B2 (ja) 半導体装置
JP2019220669A (ja) 半導体装置
JP2011199039A (ja) 半導体装置
JP7353482B2 (ja) 半導体装置
WO2014065124A1 (ja) 半導体装置および電子機器
WO2019022206A1 (ja) 半導体装置
JP2018137479A (ja) 電圧生成装置
WO2018029801A1 (ja) 半導体装置
JP2023023154A (ja) 半導体装置
TW201608692A (zh) 半導體晶片及電子組件

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190129

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200120

R150 Certificate of patent or registration of utility model

Ref document number: 6658441

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250