DE102017213144A1 - Halbleitervorrichtung - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die einen Transistor in einem ersten Substrat umfasst, des Weiteren einen Kontaktierhügel auf dem Gate-Pad, ein zweites Substrat oberhalb des ersten Substrats, eine erste Elektrode, welche das zweite Substrat von einer ersten Fläche zu einer zweiten Fläche durchläuft und mit dem Kontaktierhügel auf der Seite der zweiten Fläche verbunden ist, einen Widerstand dessen eines Ende mit der ersten Elektrode auf der Seite der ersten Fläche und dessen anderes Ende mit einer Eingangsklemme verbunden ist und einer zweiten Elektrode, welche angrenzend an die erste Elektrode auf der ersten Fläche angeordnet und so mit der Eingangsklemme verbunden ist, dass der Widerstand nicht zwischengeschaltet ist, wobei ein Gate-Leckstrom des Transistors von der ersten Elektrode zur Eingangsklemme durch das Basismaterial des zweiten Substrats und der zweiten Elektrode fließt.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung umfassend einen Feldeffekttransistor welcher Hochfrequenzsignale verstärkt.
  • Stand der Technik
  • In einem Hochfrequenz-FET (Feldeffekt Transistor), welcher auf einem Verbindungshalbleiter basiert, können eine Gate-Elektrode und eine Eingangsklemme mittels eines Widerstands verbunden sein. Dieser Widerstand wird zur Unterdrückung von Oszillation und zur Anpassung der Gate-Spannung, welche an den FET angelegt wird, eingesetzt. Bei einem Temperaturanstieg des FET können Gate-Leckströme entstehen. Sobald der Gate-Leckstrom durch den Widerstand fließt, der mit der Gate-Elektrode verbunden ist, wird die an den FET angelegte Gate-Spannung aufgrund des Spannungseinbruchs ansteigen. Dadurch wird ein zum FET fließender Drain-Strom zunehmen und zu einer weiteren Erwärmung des FET führen. Dies wiederum verursacht einen zusätzlichen Anstieg des Gate-Leckstroms. Durch diese Abfolge von Ereignissen kann der FET beschädigt werden.
  • Im Hinblick darauf wird in JP 11-297941 A eine Halbleitervorrichtung mit einer Bias-Schaltung offenbart, die ein NIN-Element umfasst. Das NIN-Element ist parallel zu einem Widerstand geschaltet, der zwischen einer Spannungsquelle, welche die Gate-Vorspannung liefert, und einem Gate angeschlossen ist. Das NIN-Element ist so aufgebaut, dass ein semiisolierender Halbleiter zwischen zwei n-leitenden Kontaktschichten eingefasst ist. Der Widerstandswert des NIN-Elements nimmt mit steigender Temperatur ab. Aus diesem Grund nimmt der Widerstandswert der Bias-Schaltung ab, sobald die Temperatur erhöht wird. Dadurch wird ein Anstieg des Gate-Potentials verhindert, auch wenn sich der Gate-Leckstrom erhöht. Somit wird die Temperaturerhöhung des FET gehemmt.
  • In der Halbleitervorrichtung, welche in JP11-297941 A offenbart ist, werden der FET und das NIN-Element in ein Substrat eingebracht. Dabei kann eine möglichst dichte Anordnung des FET und des NIN-Elements nur eingeschränkt möglich sein. Deshalb kann es problematisch sein, die Temperatur des NIN-Elements zu erhöhen, selbst wenn der FET hohe Temperaturen erreicht. Folglich kann die Erhöhung des Gate-Potentials nicht ausreichend unterdrückt werden. Ferner erlaubt der Einsatz eines Verbindungshalbleiters mit einer breiteren Bandlücke als die von Silicium als Substrat die Erstellung eines FET, der für den Hochleistungsbetrieb geeignet ist. Auf der anderen Seite kann es schwierig sein, den Widerstand im NIN-Element zu verringern, wenn dieses auf einem Verbindungshalbleiter basiert, selbst wenn die Temperatur des FET ansteigt. Dementsprechend kann eine Unterdrückung des Gate-Potentialanstiegs nicht ausreichend sichergestellt werden.
  • Darüber hinaus vergrößert sich der Bereich des Substrats durch die Ausbildung des NIN-Elements. Dies erhöht die Herstellungskosten. Um eine ausreichende Leistung des FET zu erzielen wird bevorzugt eine Anpassungsschaltung in der Nähe des FET angeordnet. Jedoch kann die Anordnung des NIN-Elements im Nahbereich des FET dazu führen, dass eine Anordnung der Anpassungsschaltung ebenfalls im Nahbereich des FET nicht mehr möglich ist. Dadurch kann die Leistung des FET eingeschränkt werden.
  • Es ist eine Aufgabe der vorliegenden Erfindung, die oben beschriebenen Probleme zu lösen und es ist ein Gegenstand der vorliegenden Erfindung eine Halbleitervorrichtung zu definieren, die einen vergrößerten Bereich in einem Substrat vermeidet.
  • Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefasst werden:
    Gemäß der vorliegenden Erfindung umfasst eine Halbleitervorrichtung ein erstes Substrat, einen Transistor, der im ersten Substrat angeordnet ist, ein Gate-Pad (auch „Gate-Kontaktfläche”), welches auf der Oberseite des ersten Substrats angeordnet und mit einer Gate-Elektrode des Transistors verbunden ist, einen Kontaktierhügel, der auf dem Gate-Pad angeordnet ist, ein zweites Substrat, welches oberhalb des ersten Substrats angeordnet ist und eine erste Fläche und eine zweite Fläche besitzt, welche der ersten Fläche gegenüberliegt, eine erste Elektrode, die von der ersten Fläche zur zweiten Fläche verläuft, und mit dem Kontaktierhügel auf der Seite der zweiten Fläche verbunden ist, einen Widerstand, der mit einem Ende mit der ersten Elektrode auf der Seite der ersten Fläche und mit dem anderen Ende mit einer Eingangsklemme verbunden ist, und eine zweite Elektrode, die angrenzend an die erste Elektrode auf der ersten Fläche angeordnet und so mit der Eingangsklemme verbunden ist, dass der Widerstand nicht dazwischengeschaltet ist, wobei die erste Elektrode und die zweite Elektrode durch das Basismaterial des zweiten Substrats getrennt sind und einen Gate-Leckstrom der von der Drain-Elektrode des Transistors zur Gate-Elektrode fließt und weiter von der ersten Elektrode über das Basismaterial des zweiten Substrats und die zweite Elektrode zur Eingangsklemme fließt.
  • Sonstige und zusätzliche Gegenstände, Merkmale und Vorteile der Erfindung ergeben sich ausführlicher aus nachfolgender Beschreibung.
  • Kurze Beschreibung der Zeichnungen
  • 1 ein Querschnitt einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
  • 2 eine Draufsicht eines erstes Substrats gemäß einer ersten Ausführungsform.
  • 3 ein Querschnitt einer Halbleitervorrichtung eines Vergleichsbeispiels.
  • 4 ein Diagramm, welches die Leitfähigkeit von Silicium in Abhängigkeit der Temperatur aufzeigt.
  • 5 eine Draufsicht eines zweiten Substrats gemäß einer ersten Modifikation der ersten Ausführungsform.
  • 6 eine Ansicht von unten auf das zweite Substrat gemäß der ersten Modifikation der ersten Ausführungsform.
  • 7 ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform.
  • 8 ein Querschnitt einer Halbleitervorrichtung eines Vergleichsbeispiels.
  • 9 ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform.
  • 10 ein Querschnitt einer Halbleitervorrichtung gemäß einer dritten Ausführungsform.
  • 11 ein Querschnitt einer Halbleitervorrichtung gemäß einer vierten Ausführungsform.
  • 12 ein Querschnitt einer Halbleitervorrichtung gemäß einer ersten Modifikation der vierten Ausführungsform.
  • 13 ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Modifikation der vierten Ausführungsform.
  • Ausführungsformen der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung einer Halbleitervorrichtung mit Bezug zu den beiliegenden Zeichnungen beschrieben. Identische oder zugehörige Bestandteile werden durch dieselben Bezugszeichen gekennzeichnet, wobei auf eine wiederholte Beschreibung in einigen Fällen verzichtet wird.
  • Erste Ausführungsform
  • 1 stellt einen Querschnitt einer Halbleitervorrichtung gemäß einer ersten Ausführungsform dar. Eine Halbleitervorrichtung 80 gemäß der vorliegenden Ausführungsform umfasst ein erstes Substrat 10. Im ersten Substrat 10 ist ein Transistor 12 angeordnet. In der vorliegenden Ausführungsform ist der Transistor 12 als Hochfrequenz-FET ausgestaltet. Das erste Substrat 10 besteht aus einem Verbindungs-halbleiter. Als Materialien für das erste Substrat 10 können Verbindungshalbleiter wie Galliumarsenid, Galliumnitrid und Indiumphosphid eingesetzt werden.
  • Auf der Oberseite des ersten Substrats 10 wird ein Gate-Pad 11 bereitgestellt. Das Gate-Pad 11 ist mittels einer Verdrahtung 15 mit der Gate-Elektrode 13 des Transistors 12 verbunden. Weiterhin ist auf der Oberseite des ersten Substrats 10 ein Drain-Pad 18 angeordnet. Das Drain-Pad 18 ist mittels einer Verdrahtung 17 mit der Drain-Elektrode 14 des Transistors 12 verbunden. Auf der Unterseite des ersten Substrats ist eine Massekontaktfläche 52 angeordnet. An die Massekontaktfläche 52 wird ein Massepotential angelegt.
  • Ein Kontaktierhügel 30 ist am Gate-Pad 11 angeordnet. Des Weiteren ist ein Kontaktierhügel 31 am Drain-Pad 18 angeordnet. Für die Kontaktierhügel 30, 31 können Materialien wie Gold, Kupfer oder Lötzinn eingesetzt werden. Die für die Kontaktierhügel 30, 31 eingesetzten Materialien sind dabei nicht auf die oben genannten beschränkt.
  • Ein zweites Substrat 20 wird oberhalb des ersten Substrats 10 angeordnet Das zweite Substrat 20 besitzt eine erste Fläche 61 und eine zweite Fläche 62, welche sich auf der gegenüberliegenden Seite der ersten Fläche 61 befindet. Das zweite Substrat 20 besteht aus Silicium mit einem spezifischen Widerstand von 100 Ωcm oder mehr. Für das zweite Substrat 20 wird intrinsisches Silicium für Hochfrequenz-Substrate eingesetzt. Das zweite Substrat 20 wird über die Kontaktierhügel 30, 31 angebunden, so dass dessen zweite Fläche 62 der Oberfläche des ersten Substrats 10 gegenüberliegt. Das zweite Substrat 20 wird über die Kontaktierhügel 30, 31 oberhalb des ersten Substrats 10 angeordnet.
  • Im zweiten Substrat 20 wird eine erste Elektrode 44 ausgebildet. Die erste Elektrode 44 verläuft von der ersten Fläche 61 zur zweiten Fläche 62. Zusätzlich wird die erste Elektrode 44 mit dem Kontaktierhügel 30 der zweiten Fläche 62 verbunden. Die erste Elektrode 44 umfasst ein erstes Pad 21 auf der zweiten Fläche 62. Das erste Pad 21 ist mit dem Kontaktierhügel 30 verbunden. Weiterhin umfasst die erste Elektrode 44 ein erstes Bonding-Pad (auch „Bondinsel”) 40 auf der ersten Fläche 61. Das erste Bonding-Pad 40 dient der Kontaktierung von Bonddrähten. Das erste Pad 21 und das erste Bonding-Pad 40 sind mittels einer ersten Durchkontaktierung 22 leitend miteinander verbunden, welche von der ersten Fläche 61 bis zur zweiten Fläche 62 verläuft.
  • Die Halbleitervorrichtung 80 umfasst einen Widerstand 51. Der Widerstand 51 ist mit einem Ende auf der Seite der ersten Fläche 61 mit der ersten Elektrode 44 verbunden. Das eine Ende des Widerstands 51 ist mittels einer Verdrahtung 53 mit dem ersten Bonding-Pad 40 verbunden. Das andere Ende des Widerstands 51 ist mit einer Eingangsklemme 50 verbunden. Das Einspeisen von Hochfrequenzsignalen und das Anlegen einer Gate-Spannung wird über die Eingangsklemme 50 durchgeführt. Der Widerstand 51 erlaubt die Unterdrückung von Oszillation und die Anpassung der an den Transistor 12 angelegten Gate-Spannung.
  • Im zweiten Substrat 20 ist eine zweite Elektrode 45 ausgebildet. In der vorliegenden Ausführungsform ist die zweite Elektrode 45 in Form eines zweites Bonding-Pads 41 auf der ersten Fläche 61 ausgeführt. Die zweite Elektrode 45 ist angrenzend an die erste Elektrode 44 angeordnet. Die zweite Elektrode 45 ist mittels einer Verdrahtung 54 an die Eingangsklemme 50 angebunden. Die zweite Elektrode 45 ist dabei so an die Eingangsklemme 50 angeschlossen, dass der Widerstand 51 nicht zwischengeschaltet ist.
  • In der vorliegenden Ausführungsform ist die zweite Elektrode 45 in Form des zweiten Bonding-Pads 41 ausgeführt, welches auf der ersten Fläche 61 angeordnet ist. Die Ausgestaltung der zweiten Elektrode 45 ist dabei nicht auf diese Form beschränkt. Es ist lediglich erforderlich, dass die zweite Elektrode 45 auf der ersten Fläche 61 angeordnet und auf der Seite der ersten Fläche 61 mit der Eingangsklemme 50 verbunden ist. Die zweite Elektrode 45 ist nicht mit den anderen Pads und dem Transistor 12 verbunden. Die zweite Elektrode 45 und die erste Elektrode 44 sind durch das Basismaterial des zweiten Substrats 20 getrennt. Die zweite Elektrode 45 befindet sich in einem potentialfreien Zustand (auch „floating state”).
  • Das zweite Substrat 20 umfasst ein drittes Pad 23 auf der zweiten Fläche 62. Das dritte Pad 23 ist mit dem Kontaktierhügel 31 verbunden. Weiterhin umfasst das zweite Substrat 20 ein drittes Bonding-Pad 43 auf der ersten Fläche 61. Das dritte Pad 23 und das dritte Bonding-Pad 43 sind mittels einer dritten Durchkontaktierung 24 verbunden, welche von der ersten Fläche 61 zur zweiten Fläche 62 verläuft. Das dritte Bonding-Pad 43 ist mittels einer Verdrahtung 55 mit einer Ausgangsklemme 56 verbunden.
  • 2 stellt eine Draufsicht auf ein erstes Substrat gemäß der ersten Ausführungsform dar. Die Drain-Elektroden 14 und Source-Elektroden 16 sind auf der Oberseite des ersten Substrats 10 wechselweise angeordnet. Die Drain-Elektrode 14 und die Source-Elektrode 16 besitzen in der Draufsicht eine rechteckige Form. Die Gate-Elektrode 13 ist zwischen der Drain-Elektrode 14 und der Source-Elektrode 16 angeordnet. Das Gate-Pad 11 und das Source-Pad 19 sind an einem Ende eines Bereichs angeordnet, in welchem sich die Gate-Elektrode 13, die Drain-Elektrode 14 und die Source-Elektrode 16 befinden. Das Drain-Pad 18 ist am anderen Ende des Bereichs angeordnet, in welchem sich die Gate-Elektrode 13, die Drain-Elektrode 14 und die Source-Elektrode 16 befinden.
  • 3 ist ein Querschnitt eines Vergleichsbeispiels einer Halbleitervorrichtung. Eine Halbleitervorrichtung 81 gemäß dem Vergleichsbeispiel umfasst das erste Substrat 10. Der Aufbau des ersten Substrats 10 ist ähnlich wie in der Halbleitervorrichtung 80. Die Halbleitervorrichtung 81 umfasst aber nicht das zweite Substrat 20. Ein Ende des Widerstands 51 ist mittels Verdrahtung 53 mit dem Gate-Pad 11 verbunden. Das andere Ende des Widerstands 51 ist mit der Eingangsklemme 50 verbunden. Das Drain-Pad 18 ist mittels der Verdrahtung 55 mit der Ausgangsklemme 56 verbunden.
  • Sobald die Gate-Spannung an den Transistor 12 angelegt wird, um den Drain-Strom zu steuern, wird im Transistor 12 Wärme erzeugt. Im Allgemeinen gilt für einen auf einem Verbindungshalbleiter basierendem FET, dass ein Temperaturanstieg des FET bis zu einem bestimmten Wert oder darüber hinaus zu einem Gate-Leckstrom führt, welcher von der Drain-Elektrode 14 zur Gate-Elektrode 13 fließt. Dieser Gate-Leckstrom fließt durch das Gate-Pad 11 über den Widerstand 51 zur Eingangsklemme 50. Wenn der Gate-Leckstrom durch den Widerstand 51 fließt wird die Gate-Spannung, die am Transistor 12 anliegt aufgrund des Spannungsabfalls erhöht. Dadurch nimmt der Drain-Strom, der zum Transistor 12 fließt zu. Aus diesem Grund wird sich der Transistor 12 weiter erwärmen. Dies führt wiederum zu einer weiteren Erhöhung des Gate-Leckstroms. Durch diese Abfolge von Ereignissen kann der Transistor 12 beschädigt werden.
  • In Bezug darauf wird die Funktionsweise der Halbleitervorrichtung 80 gemäß der vorliegenden Ausführungsform beschrieben. Wenn sich die Temperatur des Transistors 12 auf Raumtemperaturniveau befindet, besitzt der Transistor eine hohe Verstärkung. Ein FET mit einer hohen Verstärkung kann zur Oszillation neigen. In der vorliegenden Ausführung kann die Oszillation durch den Widerstand 51 unterdrückt werden, welcher mit der Eingangsklemme 50 verbunden ist. Zusätzlich besitzt Silicium, welches das Basismaterial für das zweite Substrat 20 ist, bei Raumtemperatur eine geringe Leitfähigkeit. Aus diesem Grund fließt zwischen der ersten Elektrode 44 und der zweiten Elektrode 45 kein Strom.
  • Wenn die Gate-Spannung und die Hochleistungs-Hochfrequenzsignale an die Eingangsklemme 50 angelegt werden, wird die Temperatur des Transistors 12 erhöht. Sobald der Transistor 12 den hohen Temperaturbereich erreicht, nimmt seine Verstärkung ab. Dadurch wird die Wahrscheinlichkeit, dass es zur Oszillation kommt, verringert. Unterdessen treten Gate-Leckströme auf, sobald der Transistor 12 hohe Temperaturen erreicht. Der Gate-Leckstrom fließt von der Drain-Elektrode 14 zur Gate-Elektrode 13 und von dort weiter über das Gate-Pad 11 und den Kontaktierhügel 30 zur Elektrode 44.
  • Dabei wird Wärme, die im ersten Substrat 10 erzeugt wird über die Luft zwischen dem ersten und zweiten Substrat 10, 20 und über die Kontaktierhügel 30, 31 in das zweite Substrat übertragen. Infolgedessen erhöht sich die Temperatur des zweiten Substrats 20. Bei einem Anstieg der Temperatur des zweiten Substrats werden Eigenleitungsträger im Silicium freigesetzt. Dadurch wird die Leitfähigkeit des zweiten Substrats 20 erhöht. Dies führt zur Ausbildung eines Strompfades zwischen der ersten und zweiten Elektrode 44, 45, da sich die zweite Elektrode 45 in der unmittelbaren Umgebung der ersten Elektrode 44 befindet.
  • An dieser Stelle wird der Gate-Leckstrom, der von der Drain-Elektrode 14 zur Gate-Elektrode 13 fließt, von der ersten Elektrode 44 durch das Basismaterial des zweiten Substrats und die zweite Elektrode 45 zur Eingangsklemme 50 fließen. Der Gate-Leckstrom fließt extern von der Eingangsklemme 50 über die zweite Elektrode 45. Deshalb nimmt der Gate-Leckstrom, welcher in den Widerstand 51 fließt ab, wodurch der Spannungseinbruch durch den Widerstand 51 verhindert wird. Aus diesem Grund wird der Anstieg der Gate-Spannung unterdrückt, wodurch gleichzeitig eine weitere Wärmeentwicklung des Transistors 12 verhindert wird. Dadurch kann eine Beschädigung der Halbleitervorrichtung 80 durch Wärmeentwicklung vermieden werden.
  • Bevorzugt besitzt der Strompfad zwischen der ersten und zweiten Elektrode 44, 45 einen geringen Widerstand. Aus diesem Grund ist die zweite Elektrode 45 in unmittelbarer Nähe der ersten Elektrode 44 angeordnet. Die Entfernung zwischen der ersten und zweiten Elektrode 44, 45 beträgt bevorzugt 100 μm oder weniger.
  • Des Weiteren wird Wärme, die im ersten Substrat 10 erzeugt wird über die Luft zwischen dem ersten und zweiten Substrat 10, 20 und über die Kontaktierhügel 30, 31 in das zweite Substrat 20 übertragen. Da Luft Wärme jedoch schlecht leitet, wird die Temperatur des zweiten Substrats 20 nicht so hoch ansteigen wie die Temperatur des Transistors 12. Die Höhe der Kontaktierhügel 30, 31 liegt aber im Allgemeinen zwischen einigen wenigen μm und einigen zehn μm, wodurch das erste Substrat 10 und das zweite Substrat 20 nahe beieinander liegen können. Somit kann die Temperatur des zweiten Substrats 20 stark genug ansteigen, um die Leitfähigkeit des zweiten Substrats 20 zu erhöhen.
  • Die Temperatur des zweiten Substrats 20 bei einer Wärmeerzeugung durch den Transistor 12 wurde mittels Thermalanalyse unter Einsatz der Finite Elemente Methode berechnet. Für die Thermalanalyse wurde der Abstand zwischen dem ersten und zweiten Substrat 10, 20 auf 10 μm festgelegt. Weiterhin wurde die Temperatur des Transistors 12 bei einem fließenden Gate-Leckstrom auf 190 Grad Celsius festgelegt. Zu diesem Zeitpunkt ergab das Ergebnis der Berechnung, dass das zweite Substrat 20 eine Temperatur von 140 Grad Celsius oder mehr erreicht.
  • 4 zeigt ein Diagramm, welches die Leitfähigkeit von Silicium in Abhängigkeit der Temperatur aufzeigt. Silicium besitzt bei Raumtemperatur keine Leitfähigkeit. Silicium erzeugt aber rasch eine hohe Anzahl an Eigenleitungsträgern sobald seine Temperatur 130 Grad Celsius überschreitet. Dies resultiert in einer Zunahme seiner Leitfähigkeit. Gemäß der Thermalanalyse erreicht das zweite Substrat 20 140 Grad Celsius, sobald der Transistor 12 Wärme produziert. Somit erhöht sich die Anzahl der Eigenleitungsträger im zweiten Substrat 20 schnell, sobald der Transistor 12 Wärme produziert. Dies resultiert in einer Erhöhung der Leitfähigkeit des zweiten Substrats 20 und führt zur Ausbildung eines Strompfades zwischen der ersten Elektrode 44 und der zweiten Elektrode 45. So kann der Gate-Leckstrom durch das Silicium zur zweiten Elektrode 45 fließen.
  • In der vorliegenden Ausführungsform ist das zweite Substrat 20 mittels der Kontaktierhügel 30, 31 unmittelbar oberhalb des Transistors 12 angeordnet, welcher eine Wärmequelle darstellt. Die Höhe der Kontaktierhügel 30, 31 kann verändert werden. Dies erlaubt eine Anpassung des Abstandes zwischen dem ersten Substrat 10 und dem zweiten Substrat 20. Daraus ergibt sich die Möglichkeit, die Temperatur des zweiten Substrats 20 zu steuern. Falls eine Erhöhung der Leitfähigkeit des zweiten Substrats 20 erwünscht ist, wird das zweite Substrat 20 näher an das erste Substrat 10 herangeführt. Dies erleichtert den Wärmetransport vom ersten Substrat 10 zum zweiten Substrat 20. Somit wird die Temperatur des zweiten Substrats 20 erhöht, was wiederum zu einer Erhöhung seiner Leitfähigkeit führt.
  • Darüber hinaus kann die Ausbildung des Strompfades zur zweiten Elektrode 45 bei Bedarf auch bei niedrigen Temperaturen des ersten Substrats 10 erreicht werden, indem der Abstand zwischen dem ersten und zweiten Substrat 10, 20 verringert wird. Dies erleichtert den Wärmetransport vom ersten Substrat 10, so dass die Temperatur des zweiten Substrats 20 problemlos 130 Grad oder mehr erreicht. Folglich kann der Strompfad zur zweiten Elektrode 45 auch bei niedrigen Temperaturen des ersten Substrats 10 ausgebildet werden, wenn der Abstand zwischen dem ersten und zweiten Substrat 10, 20 kleiner wird. Auf diese Weise kann eine Erhöhung der Gate-Spannung sogar dann unterdrückt werden, wenn ein FET, der als Transistor 12 eingesetzt werden soll, die Eigenschaft besitzt, bereits bei niedrigeren Temperaturen als bei normalen FETs Gate-Leckströme zu produzieren.
  • Des Weiteren kann der Widerstandswert zwischen der ersten und zweiten Elektrode 44, 45 angepasst werden, indem der Abstand zwischen der ersten und zweiten Elektrode 44, 45 variiert wird. Indem die erste und zweite Elektrode 44, 45 dicht beieinander angeordnet werden, kann der Strom zwischen der ersten und zweiten Elektrode 44, 45 leicht fließen. Weiterhin wurde die zweite Elektrode 45 in der vorliegenden Ausführungsform zwischen der ersten Elektrode 44 und dem dritten Bonding-Pad 43 angeordnet. Die relative Anordnung zwischen der ersten und zweiten Elektrode 44, 45 kann dabei auch anderweitig ausfallen.
  • In der vorliegenden Ausführungsform können die relative Anordnung zwischen der ersten und zweiten Elektrode 44, 45 und der Abstand zwischen dem ersten und zweiten Substrat 10, 20 angepasst werden. Dies erlaubt eine Anpassung der zu erzeugenden Halbleitervorrichtung 80 an die Eigenschaften des Transistors 12, wie beispielsweise die Temperaturen, bei denen der Gate-Leckstrom zu fließen beginnt.
  • Eine weitere Anpassungsmöglichkeit für die Halbleitervorrichtung 80, die eingerichtet ist an Eigenschaften des Transistors 12 angepasst zu werden, ist die Veränderung des Materials für das zweite Substrats 20. In der vorliegenden Ausführungsform besitzt das zweite Substrat 20 bei Raumtemperatur einen spezifischen Widerstand von 100 Ωcm oder mehr. Dadurch kann ein Stromfluss durch die zweite Elektrode 45 bei Raumtemperatur verhindert werden. Für den Fall, dass ein niedriger spezifischen Widerstand bei Raumtemperatur kein Problem darstellt, kann auch Silicium mit einem spezifischen Widerstand von unter 100 Ωcm eingesetzt werden. Im Gegensatz dazu kann ein Halbleiter mit einer breiten Bandlücke als Material für das zweite Substrat 20 eingesetzt werden, wenn ein hoher spezifischer Widerstand auch bei hohen Temperaturen erforderlich ist.
  • Um einen Temperaturanstieg des Transistors 12 zu unterbinden ist auch eine Methode denkbar, bei der ein Thermistor parallel zum Widerstand 51 am ersten Substrat 10 angeordnet wird. Jedoch wird bei dieser Methode aufgrund der Ausbildung des Thermistors ein Bereich des ersten Substrats 10 vergrößert.
  • Dies wird dahingehend berücksichtigt, dass die Halbleitervorrichtung 80 der vorliegenden Ausführungsform einen Temperaturanstieg des Transistors 12 verhindert, indem ein zweites Substrats 20 oberhalb des ersten Substrats 10 angeordnet wird. Die Kontaktierhügel 30, 31, die das erste und zweite Substrat 10, 20 verbinden, werden jeweils auf dem Gate-Pad 11 und dem Drain-Pad 18 angeordnet. Das Gate-Pad 11 und das Drain-Pad 18 sind als Pads für die Kontaktierung von Bonddrähten ausgestaltet. Das Gate-Pad 11 und das Drain-Pad 18 sind Pads, die im Allgemeinen auf einem Substrat zur Verfügung gestellt werden.
  • Aus diesem Grund müssen in der vorliegenden Ausführungsform keine neuen Elemente in das erste Substrat 10 eingebracht werden, um den Temperaturanstieg des Transistors 12 zu unterdrücken. Deshalb muss auch der Bereich des ersten Substrats 10 nicht erweitert werden. Somit kann die Vergrößerung des Bereichs des ersten Substrats 10 vermieden werden. So ist insbesondere der Einsatz eines Verbindungshalbleitersubstrats für Hochleistungs-FETs häufig teuer im Vergleich zu einem Siliciumsubstrat, weshalb die Herstellungskosten reduziert werden können, wenn die Bereichsvergrößerung des ersten Substrats 10, welches aus einem Verbindungshalbleiter besteht, vermieden werden kann.
  • 5 stellt eine Draufsicht eines zweiten Substrats gemäß einer ersten Modifikation der ersten Ausführungsform dar. 6 stellt eine Ansicht von unten auf das zweite Substrat gemäß der ersten Modifikation der ersten Ausführungsform dar. In der ersten Modifikation der vorliegenden Ausführungsform kann dem zweiten Substrat 120 eine andere Funktion als die Unterdrückung einer Wärmeentwicklung zukommen. So kann beispielsweise ein weiterer Schaltkreis, wie eine Anpassungsschaltung auf dem zweiten Substrat 120 angeordnet werden.
  • Gemäß der ersten Modifikation ist das Bonding-Pad 40 auf der ersten Fläche 61 des zweiten Substrats 120 angeordnet. Ein viertes Pad 125 ist auf der zweiten Fläche 62 angeordnet. Das erste Bonding-Pad 40 und das vierte Pad 125 sind mittels einer ersten Durchkontaktierung 122 verbunden. Dabei ist die Position der ersten Durchkontaktierung 122 aus Übersichtsgründen durch gestrichelte Linien in den 5 und 6 dargestellt. Darüber hinaus weicht die Anordnung des ersten, zweiten und dritten Bonding-Pads 40, 41, 43 gemäß der ersten Modifikation im zweiten Substrat 120 gegenüber der Anordnung im zweiten Substrat 20 ab.
  • Gemäß der ersten Modifikation ist im zweiten Substrat 120 eine Anpassungsschaltung 126 auf der zweiten Fläche 62 angeordnet. Die Anpassungsschaltung 126 wird zwischen dem vierten Pad 125 und dem ersten Pad 121 angeschlossen. Die Anpassungsschaltung 126 ist eine Mäanderspule. Die Anpassungsschaltung 126 kann statt als Mäanderspule auch anderweitig ausgestaltet sein.
  • Generell gilt, dass die Anpassungsschaltung bevorzugt in der unmittelbaren Nähe des FET angeordnet sein sollte, um einen Hochleistungs-FET realisieren zu können. Andererseits muss auch das zweite Substrat 120 in der Nähe des Transistors 12 angeordnet werden, um die Temperatur des wärmeproduzierenden Transistors 12 erfassen zu können.
  • In der vorliegenden Ausführungsform ist die Anpassungsschaltung 126 im zweiten Substrat 120 angeordnet. Dies erlaubt eine dichte Anbringung des zweiten Substrats 120 am Transistor 12 zusammen mit der Anpassungsschaltung 126. Somit können beide Effekte – eine höhere Leistung des FET und eine Vermeidung von Schäden durch Wärmeentwicklung – erreicht werden. Darüber hinaus muss die Anpassungsschaltung 126 durch ihre Anordnung im zweiten Substrat 120 nicht im ersten Substrat 10 angeordnet werden. Somit kann kann der Bereich des ersten Substrats 10 verkleinert werden. Aus diesem Grund ist eine höhere Integration bei der FET-Realisierung möglich. Die Ausgestaltung einer Schaltung im zweiten Substrat 120 ist dabei nicht beschränkt auf die Anpassungsschaltung 126.
  • 7 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform. In einer Halbleitervorrichtung 280 gemäß der zweiten Modifikation sind das erste und zweite Substrat 10, 20 mit einem Harz 260 versiegelt. Die übrigen Strukturen sind ähnlich ausgebildet wie bei der Halbleitervorrichtung 80. Durch das Versiegeln des ersten und zweiten Substrats 10, 20 mit Harz 260 kann die Halbleitervorrichtung 280 gegen Stoßeinwirkung und hohe Umgebungsfeuchtigkeit geschützt werden. Das Harz 260 ist ein Epoxidharz.
  • 8 ist ein Querschnitt einer Halbleitervorrichtung eines Vergleichsbeispiels. In einer Halbleitervorrichtung 281 gemäß dem Vergleichsbeispiel ist das erste Substrat 10 mit Harz 261 versiegelt. Die übrigen Strukturen sind ähnlich ausgebildet wie im Vergleichsbeispiel der Halbleitervorrichtung 81. In der Halbleitervorrichtung 281 des Vergleichsbeispiels kommt der Transistor 12 bei einer Versiegelung des ersten Substrats 10 in Kontakt mit dem Harz 261. Dies kann zu einer reduzierten Leistung des Transistors 12 führen.
  • In Anbetracht dessen sind in der Halbleitervorrichtung 280 gemäß der zweiten Modifikation die Kontaktierhügel 30, 31 auf dem ersten Substrat 10 angeordnet. Das zweite Substrat 20 wird wiederum auf den Kontaktierhügeln 30, 31 angeordnet. Dadurch wird ein Hohlraum in der Umgebung des Transistors 12 erzeugt. Somit kann das zweite Substrat 20 als Abdeckung für das erste Substrat 10 eingesetzt werden. Dies erlaubt eine Versiegelung der Halbleitervorrichtung 280 ohne dabei die Leistung des Transistors 12 zu reduzieren.
  • Diese Modifikationen können in geeigneter Weise auf die Ausführungsformen von Halbleitervorrichtungen unten angewendet werden. Dabei werden vorwiegend die Unterschiede zwischen der ersten Ausführungsform und den Ausführungsformen unten erläutert, da sie viele Übereinstimmungen mit der ersten Ausführungsform besitzen.
  • Zweite Ausführungsform
  • 9 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform. In einer Halbleitervorrichtung 380 gemäß der vorliegenden Ausführungsform ist die Struktur einer zweiten Elektrode 345 eine andere, als die in der Halbleitervorrichtung 80. Die sonstigen Strukturen sind identisch zur ersten Ausführungsform. Die zweite Elektrode 345 verläuft von der ersten Fläche 61 zur zweiten Fläche 62 des Substrats 320. Die zweite Elektrode 345 umfasst das zweite Bonding-Pad 41 auf der ersten Fläche 61. Weiter umfasst die zweite Elektrode 345 ein zweites Pad 342 auf der zweiten Fläche 62. Das zweite Bonding-Pad 41 und das zweite Pad 342 sind mittels einer zweiten Durchkontaktierung verbunden. Die zweite Elektrode 345 und die erste Elektrode 44 sind durch das Basismaterial des zweiten Substrats 320 getrennt.
  • Das Basismaterial des zweiten Substrats 320 ist dasselbe wie das des zweiten Substrats 20. Sobald das zweite Substrat 320 hohe Temperaturen erreicht, erhöht sich die Leitfähigkeit des zweiten Substrats 320, wodurch der Gate-Leckstrom zur zweiten Elektrode 345 fließt. Für den Widerstandswert zwischen der ersten und zweiten Elektrode 44, 345 gilt, je größer die Querschnittsfläche des Strompfades ist, desto kleiner wird der Widerstandswert. In der vorliegenden Ausführungsform fließt der Gate-Leckstrom zwischen der ersten Durchkontaktierung 22 und der zweiten Durchkontaktierung 327. Somit ist die Querschnittsfläche des Strompfades im Vergleich zur ersten Ausführungsform erhöht. Daher kann der Widerstandswert zwischen der ersten und zweiten Elektrode 44, 345 stärker verringert werden als in der ersten Ausführungsform. Aus diesem Grund kann der Gate-Leckstrom problemlos in Richtung der zweiten Elektrode 345 fließen. Folglich kann dadurch die Effektivität der Unterdrückung der Wärmeentwicklung des Transistor 12 verbessert werden.
  • Dritte Ausführungsform
  • 10 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer dritten Ausführungsform. In einer Halbleitervorrichtung 480 gemäß der vorliegenden Ausführungsform weicht die Struktur einer ersten Elektrode 444 von der in der Halbleitervorrichtung 80 ab. Die sonstigen Strukturen sind identisch zur ersten Ausführungsform. Die erste Elektrode 444 umfasst ein erstes Pad 421, welches mit dem Konktaktierhügel 30 verbunden und auf der zweiten Fläche 62 angeordnet ist. Das erste Pad 421 erstreckt sich gerade bis unter das zweite Bonding-Pad 41. Das erste Pad 421 ist so angeordnet, dass es in der Draufsicht das zweite Bonding-Pad 41 überlagert.
  • In der ersten und zweiten Ausführungsform fließt der Gate-Leckstrom zwischen der ersten Elektrode 44 und den zweiten Elektroden 45, 345 vorwiegend parallel zur ersten Fläche 61. Im Gegensatz dazu fliest der Gate-Leckstrom in der vorliegenden Ausführungsform von der zweiten Fläche 62 in Richtung der ersten Fläche 61. Indem der Überlappungsbereich des ersten Pads 412 und des zweiten Bonding-Pads 41 in der Draufsicht vergrößert wird, kann die Querschnittsfläche des Strompfades erhöht werden. Somit kann der Widerstandswert des Strompfades des Gate-Leckstroms von der ersten Elektrode 444 zur zweiten Elektrode 45 verringert werden.
  • Vierte Ausführungsform
  • 11 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer vierten Ausführungsform. In einer Halbleitervorrichtung 580 gemäß der vorliegenden Ausführungsform unterscheidet sich die Form des zweiten Substrats 520 von der der dritten Ausführungsform. Eine erste Vertiefung 528 ist im zweiten Substrat 520 ausgebildet. Die zweite Elektrode 45 ist auf der unteren Oberfläche der ersten Vertiefung 528 angeordnet. Die sonstigen Formen entsprechen denen der dritten Ausführungsform. Die erste Vertiefung 528 wird mittels Ätzung in die erste Fläche 61 des zweiten Substrats 520 eingebracht.
  • Gemäß der vorliegenden Ausführungsform besitzt das zweite Substrat 520 an der Stelle, an der das zweite Bonding-Pad 41 angeordnet ist, einen Bereich, der dünner ist als seine Umgebung. Dadurch wird die Entfernung zwischen dem ersten Pad 421 und dem zweiten Bonding-Pad 41 im Vergleich zur dritten Ausführungsform verringert. Folglich wird dadurch der Widerstandswert des Strompfades des Gate-Leckstroms von der ersten Elektrode 444 zur zweiten Elektrode 45 weiter verringert.
  • 12 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer ersten Modifikation der vierten Ausführungsform. In einer Halbleitervorrichtung 680 gemäß der ersten Modifikation unterscheidet sich die Form der zweiten Elektrode 645 von der der Halbleitervorrichtung 580. Die zweite Elektrode 645 umfasst ein zweites Bonding-Pad 641. Das zweite Bonding-Pad 641 ist in die erste Vertiefung 528 eingebettet.
  • Im zweiten Substrat 520 ist dort, wo die erste Vertiefung 528 ausgebildet ist, ein Bereich, der dünner ist als seine Umgebung. Durch das Ausfüllen der ersten Vertiefung 528 mit dem zweiten Bonding-Pad 641 kann das zweite Substrat 520 verstärkt werden. Die Halbleitervorrichtung 580 erfordert außerdem eine Kontaktierung der Drahtbonde am zweiten Bonding-Pad 41 innerhalb der ersten Vertiefung 528. Im Gegensatz dazu wird in der Halbleitervorrichtung 680 gemäß der ersten Modifikation die erste Vertiefung 528 durch das zweite Bonding-Pad 641 aufgefüllt. Aufgrund dieser Tatsache kann die Kontaktierung der Drahtbonde außerhalb der ersten Vertiefung 528 durchgeführt werden. Dadurch wird die Anbringung des Bonddrahtes vereinfacht.
  • 13 ist ein Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Modifikation der vierten Ausführungsform. In einer Halbleitervorrichtung 780 gemäß der zweiten Modifikation wird eine zweite Vertiefung 729 in der zweiten Fläche 62 des zweiten Substrats 720 ausgebildet. Die zweite Vertiefung 729 ist direkt unterhalb des zweiten Bonding-Pads 41 angeordnet. Weiterhin umfasst die erste Elektrode 744 ein erstes Pad 721 auf der zweiten Fläche 62. Das erste Pad 721 ist mit dem Kontaktierhügel 30 verbunden. Außerdem ist das erste Pad 721 in die zweite Vertiefung 729 eingebettet. Wie bei der zweiten Modifikation gezeigt wurde, kann die zweite Vertiefung 729 auf der zweiten Fläche 62 angeordnet und durch das erste Pad 721 aufgefüllt werden. Folglich kann in der zweiten Modifikation ein ähnlicher Effekt erzielt werden wie bei der ersten Modifikation. Weiterhin können sowohl die erste, als auch die zweite Vertiefung 528, 729 ausgebildet sein. Darüber hinaus können die in den einzelnen Ausführungsformen beschriebenen technischen Merkmale in geeigneter Weise kombiniert werden.
  • In der Halbleitervorrichtung der vorliegenden Erfindung ist das zweite Substrat mittels des Kontaktierhügels mit dem Gate-Pad verbunden. Sobald der Transistor Wärme produziert verringert sich der Widerstandswert des Basismaterials des zweiten Substrats. An diesem Punkt beginnt der Gate-Leckstrom, der von der Drain-Elektrode zur Gate-Elektrode des Transistors fließt, von der ersten Elektrode zur zweiten Elektrode durch das Basismaterial des zweiten Substrats zu fließen. Somit lässt sich der Spannungseinbruch, der dadurch verursacht wird, dass der Gate-Leckstrom zum ersten Widerstand fliest, unterdrücken. Somit wird die Wärmeproduktion des FET gehemmt. Außerdem muss das Element zur Hemmung des Gate-Leckstroms nicht im ersten Substrat angeordnet werden. Dies vermeidet eine Vergrößerung des Bereichs im ersten Substrat.
  • Auch wenn die erfindungsgemäßen Aspekte und vorteilhaften Ausführungsformen anhand der in Verbindung mit den beigefügten Zeichnungsfiguren erläuterten Ausführungsbeispiele im Detail beschrieben worden sind, sind für den Fachmann Modifikationen und Kombinationen von Merkmalen der dargestellten Ausführungsbeispiele möglich, ohne den Bereich der vorliegenden Erfindung zu verlassen, deren Schutzbereich durch die beigefügten Ansprüche definiert wird.
  • Die vollständige Offenbarung der japanischen Patentanmeldung Nr. 2016-198125 , eingereicht am 6. Oktober 2016, welche die Beschreibung, die Ansprüche, die Zeichnungen und die Zusammenfassung beinhaltet, auf denen die vorliegende Anmeldung basiert, sind hier vollständig durch Bezugnahme aufgenommen.
  • Bezugszeichenliste
    • 10
    Substrat
    11
    Transistor
    12
    Gate-Pad
    13
    Gate-Elektrode
    14
    Drain-Elektrode
    15
    Verdrahtung
    16
    Source-Elektrode
    17
    Verdrahtung
    18
    Drain-Pad
    19
    Source-Pad
    20
    Substrat
    21
    Pad
    22
    Durchkontaktierung
    23
    Pad
    24
    Durchkontaktierung
    30
    Kontaktierhügel
    31
    Kontaktierhügel
    40
    Pad
    41
    Bonding-Pad
    43
    Bonding-Pad
    44
    Elektrode
    45
    Elektrode
    50
    Eingangsklemme
    51
    Widerstand
    52
    Massekontaktfläche
    53
    Verdrahtung
    54
    Verdrahtung
    55
    Verdrahtung
    56
    Ausgangsklemme
    61
    Fläche des Substrats
    62
    Fläche des Substrats
    80
    Halbleitervorrichtung
    120
    Substrat
    121
    Pad
    122
    Durchkontaktierung
    125
    Pad
    126
    Anpassungsschaltung
    260
    Harz
    261
    Harz
    280
    Halbleitervorrichtung
    281
    Halbleitervorrichtung
    320
    Substrat
    380
    Halbleitervorrichtung
    345
    Elektrode
    421
    Pad
    444
    Elektrode
    480
    Halbleitervorrichtung
    520
    Substrat
    580
    Halbleitervorrichtung
    641
    Bonding-Pad
    645
    Elektrode
    680
    Halbleitervorrichtung
    720
    Substrat
    744
    Elektrode
    780
    Halbleitervorrichtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 11-297941 A [0003, 0004]
    • JP 2016-198125 [0071]

Claims (12)

  1. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) umfassend: – ein erstes Substrat (10), – einen im ersten Substrat (10) angeordneten Transistor (12), – ein Gate-Pad (11), welches auf der Oberseite des ersten Substrats (10) angeordnet und mit einer Gate-Elektrode (13) des Transistors (12) verbunden ist, – einen Kontaktierhügel (30), welcher auf dem Gate-Pad (11) angeordnet ist, – ein zweites Substrat (20, 120, 320, 520, 720) welches oberhalb des ersten Substrats (10) angeordnet ist und eine erste Fläche (61) und eine zweite Fläche (62) besitzt, wobei Letztere sich auf der gegenüberliegenden Seite der ersten Fläche (61) befindet, – eine erste Elektrode (44, 444, 744), welche von der ersten Fläche (61) zur zweiten Fläche (62) verläuft und mit dem Kontaktierhügel (30) der zweiten Fläche (62) verbunden ist, – einen Widerstand (51), welcher mit einem Ende auf der Seite der ersten Fläche (61) mit der ersten Elektrode (44, 444, 744) und mit dem anderen Ende mit einer Eingangsklemme (50) verbunden ist, und – eine zweite Elektrode (45, 345, 645), welche angrenzend an die erste Elektrode (44, 444, 744) auf der ersten Fläche (61) angeordnet und so mit der Eingangsklemme (50) verbunden ist, dass der Widerstand (51) nicht zwischengeschaltet ist, wobei – die erste Elektrode (44, 444, 744) und die zweite Elektrode (45, 345, 645) durch das Basismaterial des zweiten Substrats (20, 120, 320, 520, 720) getrennt sind und – ein Gate-Leckstrom, welcher von einer Drain-Elektrode (14) des Transistors (12) zur Gate-Elektrode (13) fließt, von der ersten Elektrode (44, 444, 744) zur Eingangsklemme (50) durch das Basismaterial des zweiten Substrats (20, 120, 320, 520, 720) und der zweiten Elektrode (45, 345, 645) fließt.
  2. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 1, wobei der Abstand zwischen der ersten Elektrode (44, 444, 744) und der zweiten Elektrode (45, 345, 645) 100 μm oder weniger beträgt.
  3. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 1 oder 2, wobei die zweite Elektrode (45, 345, 645) in Form eines zweites Bonding-Pads (41, 641) auf der ersten Fläche (61) ausgeführt ist.
  4. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 1 oder 2, wobei die zweite Elektrode (45, 345, 645) von der ersten Fläche (61) bis zur zweiten Fläche (62) verläuft.
  5. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 3 umfassend, ein erstes Pad (21, 121, 421, 721), welches mit dem Kontaktierhügel (30) verbunden und auf der zweiten Fläche (62) angeordnet ist, wobei sich das erste Pad (21, 121, 421, 721) gerade bis unter das zweite Bonding-Pad erstreckt (41, 641).
  6. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 5, wobei ein Bereich um das zweite Bonding-Pad (41, 641) innerhalb des zweiten Substrats (20, 120, 320, 520, 720) dünner ist als seine Umgebung.
  7. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 6, wobei eine erste Vertiefung (528) in der ersten Fläche (61) ausgebildet und das zweite Bonding-Pad (41, 641) in die erste Vertiefung (528) eingebettet ist.
  8. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach Anspruch 6 oder 7, wobei eine zweite Vertiefung (729) in der zweiten Fläche (62) direkt unterhalb des zweiten Bonding-Pads ausgebildet (41, 641) und das erste Pad (21, 121, 421, 721) in die zweite Vertiefung (729) eingebettet ist.
  9. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach einem der Ansprüche 1–8, wobei das Basismaterial des zweiten Substrats (20, 120, 320, 520, 720) aus Silicium mit einem spezifischen Widerstand von 100 Ωcm oder mehr besteht.
  10. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach einem der Ansprüche 1–9, wobei eine Anpassungsschaltung (126) im zweiten Substrat (20, 120, 320, 520, 720) angeordnet ist.
  11. Die Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach einem der Ansprüche 1–10, wobei des erste Substrat (10) und das zweite Substrat (20, 120, 320, 520, 720) mit Harz (260) versiegelt sind.
  12. Halbleitervorrichtung (80, 280, 380, 480, 580, 680, 780) nach einem der Ansprüche 1–11, wobei das erste Substrat (10) aus einem Verbindungshalbleiter besteht.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297941A (ja) 1998-04-09 1999-10-29 Nec Corp 半導体装置
JP2016198125A (ja) 2015-04-07 2016-12-01 哲也 新井 進入治具及び該進入治具を用いる部材の固定方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453968B2 (ja) * 1995-12-06 2003-10-06 松下電器産業株式会社 差動型半導体薄膜磁気抵抗素子
JP2002110792A (ja) * 2000-09-28 2002-04-12 Toshiba Corp マイクロ波半導体装置
US6495397B2 (en) * 2001-03-28 2002-12-17 Intel Corporation Fluxless flip chip interconnection
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
CN100365798C (zh) * 2003-06-20 2008-01-30 皇家飞利浦电子股份有限公司 电子器件、组件及制造电子器件的方法
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
DE10361714B4 (de) * 2003-12-30 2009-06-10 Infineon Technologies Ag Halbleiterbauelement
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
JP5261636B2 (ja) * 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101213471B1 (ko) * 2008-02-25 2012-12-18 한국전자통신연구원 금속-절연체 전이(ｍｉｔ) 소자의 자체발열 방지회로 및 그방지회로용 집적소자의 제조방법
US8921186B2 (en) * 2008-05-15 2014-12-30 Great Wall Semiconductor Corporation Semiconductor device and method of forming high voltage SOI lateral double diffused MOSFET with shallow trench insulator
US9640638B2 (en) * 2008-05-15 2017-05-02 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure to achieve lower RDSON
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
JP5238633B2 (ja) * 2009-07-27 2013-07-17 株式会社東芝 半導体装置
WO2012111393A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 半導体装置
US8633562B2 (en) * 2011-04-01 2014-01-21 Qualcomm Incorporated Voltage switchable dielectric for die-level electrostatic discharge (ESD) protection
JP5769818B2 (ja) * 2011-12-01 2015-08-26 三菱電機株式会社 半導体装置
US9202760B2 (en) * 2012-06-26 2015-12-01 Infineon Technologies Ag Semiconductor devices and structures
CN104124174B (zh) * 2013-04-28 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2014192298A1 (ja) * 2013-05-30 2014-12-04 富士電機株式会社 半導体装置
CN105794094B (zh) * 2013-12-04 2018-09-28 三菱电机株式会社 半导体装置
US9633965B2 (en) * 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297941A (ja) 1998-04-09 1999-10-29 Nec Corp 半導体装置
JP2016198125A (ja) 2015-04-07 2016-12-01 哲也 新井 進入治具及び該進入治具を用いる部材の固定方法

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