WO2014065124A1 - 半導体装置および電子機器 - Google Patents

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electrode pad
die
source electrode
groove
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井尻　良
誠治 石原
栄治 荻野
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device in which a plurality of chips are mounted on a die pad and an electronic apparatus including the semiconductor device.
  • Patent Document 1 in a semiconductor device in which a semiconductor device in which two semiconductor elements are arranged and mounted on a die pad is resin-sealed so as to be packaged, one semiconductor element is mounted with solder, and the other semiconductor element is resin It is described that it is mounted with a die bond material.
  • FIG. 12 shows a semiconductor device 900 having a configuration in which two chips (GaN transistor 903 and MOS transistor 904) are die-bonded on a die pad portion 920a.
  • the gate electrode pad 933 of the GaN transistor 903 is indirectly formed on the back surface of the MOS transistor 904 in contact with the die pad portion 920a by being electrically connected to the die pad portion 920a.
  • the source electrode pad 942 is connected. Therefore, a space for connecting the second wire 962 extending from the gate electrode pad 933 is required on the die pad portion 920a. This leads to an increase in the area of the die pad portion 920a and leads to an increase in the package size of the semiconductor device 900.
  • the conventional semiconductor device 900 when a chip (GaN transistor 903, MOS transistor 904) is die-bonded on the die pad portion 920a via the die-bonding material 951, a liquefied low-viscosity die-bonding material is used. If the chip moves or rotates on 951, there is a possibility that it cannot be arranged at the designed position.
  • a chip GaN transistor 903, MOS transistor 904
  • each chip moves or rotates on the die bonding material 951, so that wiring between the chips (pads formed therein) is performed. It becomes difficult. In particular, the smaller the pad size, the more difficult the wiring as designed.
  • the semiconductor device 900 it is necessary to change the wiring of the first wire 961, the second wire 962, and the bonding wires 971 and 972 according to the arrangement position of the chip.
  • the MOS transistor 904 when one chip (MOS transistor 904) is die-bonded with a die-bonding material 951 and the other chip (GaN transistor 903) is die-bonded with a die-bonding material 952 different from the die-bonding material 951, the MOS transistor When die-bonding 904 with the die-bonding material 951, the die-bonding material 951 may flow into the position where the GaN transistor 903 is disposed. In that case, when the GaN transistor 903 is die-bonded with the die-bonding material 952, the die-bonding material 951 may enter between the die-bonding material 952 and the die pad portion 920a.
  • the bonding strength of the die bond material 952 is generally assumed to be die bonded to the surface of the die pad portion 920a such as an Ag plating surface. Therefore, when the die bond material 951 enters between the die bond material 952 and the die pad portion 920a and the die bond materials 951 and 952 overlap with each other, the die bond material 952 does not have sufficient bonding strength to the die pad portion 920a. .
  • the thermal resistance of the current path from the die pad portion 920a to the GaN transistor 903 increases by the thickness of the die bond material 951.
  • the MOS transistor 904 is die-bonded at a position where the die-bonding material 951 is not attached. There was a need to do.
  • the GaN transistor 903 is disposed via the die bond material 951, a region where the die bond material 951 protrudes from the MOS transistor 904 and spreads is considered so that the die bond material 951 does not flow to the position where the MOS transistor 904 is disposed. It is necessary to set the interval between the GaN transistor 903 and the MOS transistor 904 on the die pad portion 920a. This causes an increase in the area of the die pad portion 920a, and consequently increases the package size of the semiconductor device 900.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device and an electronic apparatus capable of reducing the package size.
  • a semiconductor device is a semiconductor device in which a first chip portion and a second chip portion are arranged over a substrate, and at least the above-described surface is formed on the surface of the substrate. A groove is formed between the first chip part and the second chip part.
  • FIG. 2 is a cross-sectional view of the semiconductor device taken along the line AA in FIG. (A) And (b) is the elements on larger scale of arrow sectional drawing shown in FIG. 2, (a) shows a MOS transistor chip and the enlarged view of the vicinity, (b) is the fillet of MOS transistor chip vicinity. The enlarged view of a part is shown.
  • FIG. 2 is a circuit diagram showing a circuit configuration of the semiconductor device shown in FIG. 1.
  • FIG. 7 is a plan view showing a configuration of a modification of the semiconductor device shown in FIG. 1.
  • FIG. 9 is a plan view illustrating a comparative example of the semiconductor device illustrated in FIG. 8. It is a top view which shows the structure of the conventional semiconductor device.
  • FIG. 1 is a plan view showing the configuration of the semiconductor device 1.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG. 3A and 3B show enlarged views of the vicinity of the groove 21 in the cross-sectional view of the semiconductor device 1 shown in FIG.
  • the semiconductor device 1 includes two chips (a GaN transistor (first chip portion) 3 and a MOS transistor (second chip portion) 4) arranged on a die pad portion 20 a (substrate) of a lead frame 20. It has a mounted configuration. The two chips are cascode-connected.
  • the GaN transistor 3 and the MOS transistor 4 each have a rectangular shape and are arranged in parallel to each other on the die pad portion 20a.
  • the semiconductor device 1 has a packaged structure by being entirely sealed with resin.
  • the semiconductor device according to the present invention may be a surface mount type such as TO263, a discrete type package such as TO220, or a small package such as DPAK with a small mounting area.
  • the GaN transistor 3 is a field effect transistor having a GaN transistor layer, and is a normally-on type switching active element.
  • the GaN transistor 3 has a drain electrode pad 31, a source electrode pad 32, and a gate electrode pad 33, and these three components are provided on the surface of the GaN transistor 3.
  • the MOS transistor 4 is a MOS field effect transistor (MOS transistor FET) and is a normally-off type switching active element.
  • the MOS transistor 4 is a control element provided for controlling the switching operation of the GaN transistor 3 as a power device.
  • the MOS transistor 4 has a drain electrode pad 41, a source electrode pad 42, and a gate electrode pad 43. Among these components, the drain electrode pad 41 and the gate electrode pad 43 are formed on the surface of the MOS transistor 4. On the other hand, the source electrode pad 42 is provided on the back surface of the MOS transistor 4 and is in contact with the die pad portion 20a.
  • a current path including the GaN transistor 3 and the MOS transistor 4 is formed in the semiconductor device 1.
  • the current path of the semiconductor device 1 will be described later.
  • the semiconductor device 1 can reduce the parasitic inductance included in the current path formed in the semiconductor device 1 by providing the source electrode pad 42 on the back surface of the MOS transistor 4. Thereby, ringing can be suppressed.
  • the relationship between the current path and ringing will be described later.
  • the GaN transistor 3 and the MOS transistor 4 are joined to the die pad portion 20a via different die bond materials. That is, the solder 51 is used as the die bond material of the MOS transistor 4, while the high heat dissipation resin die bond material 52 is used as the die bond material of the GaN transistor 3.
  • the resin die bond material 52 may be, for example, Ag paste or Cu paste.
  • the thickness of the solder 51 is 0.05 mm or more in order to avoid the chip from cracking during the heating process due to a difference in thermal expansion between the chip (GaN transistor 3, MOS transistor 4) and the lead frame 20. It is desirable.
  • the thickness of the resin die-bonding material 52 is desirably 20 ⁇ m or more in order to avoid cohesive failure due to thermal stress or stress.
  • the thicknesses of the solder 51 and the resin die bond material 52 are desirably 0.15 mm or less and 0.1 mm or less, respectively.
  • the source electrode pad 42 is electrically connected to the die pad portion 20a.
  • the source electrode pad 32 is connected to the drain electrode pad 41 by the first wire 61
  • the gate electrode pad 33 is connected to the die pad portion 20 a by the second wire 62.
  • the gate electrode pad 43 is connected to the gate terminal 7 and the drain electrode pad 31 is connected to the drain terminal 5 by bonding wires 71 and 72, respectively.
  • the height of the first wire 61 that connects the source electrode pad 32 and the drain electrode pad 41 is within the limits determined by the above-described sealing resin thickness, wire performance, mounting conditions, and the like. It is desirable to make it as low as possible.
  • a groove 21 is provided on the die pad portion 20a of the semiconductor device 1 between the position where the GaN transistor 3 is disposed and the position where the MOS transistor 4 is disposed.
  • the GaN transistor 3 and the MOS transistor 4 are disposed on the die pad portion 20a with the groove 21 therebetween. Both the GaN transistor 3 and the MOS transistor 4 are arranged so that the long sides thereof are substantially parallel to the groove 21.
  • the excess solder 51 protruding from between the die pad portion 20 a and the MOS transistor 4 enters the groove 21. And flow into. Therefore, the movement range of the solder 51 is limited by the groove 21. That is, when the solder 51 flows into the groove 21, the solder 51 does not flow to the position where the GaN transistor 3 is disposed.
  • the movement range of the solder 51 is limited by the groove 21 as described above. Therefore, the GaN transistor 3 and the MOS transistor 4 can be brought closer to each other through the groove 21 than in the past.
  • the length of the first wire 61 connecting the source electrode pad 32 and the drain electrode pad 41 can be made shorter than the conventional one. Therefore, the loop area of the current path of the semiconductor device 1 can be reduced. As a result, the decay rate of ringing generated in the current path is improved.
  • the semiconductor device 1 unlike the conventional semiconductor device 900, two types of die bond materials (solder 51 and resin die bond material 52) do not overlap each other. Thereby, it is possible to avoid a decrease in bonding strength and an increase in thermal resistance of the resin die bond material 52.
  • the distance between the MOS transistor 4 and the groove 21 is set wider than the thickness A of the solder 51 in consideration of the width w of the fillet portion 51a.
  • the interval is preferably at least twice the thickness A of the solder 51.
  • the depth h of the groove 21 is set to at least twice (0.1 mm or more) the thickness A of the solder 51 (0.05 mm in this embodiment). It is desirable that the width w be equal to or greater than the thickness A of the solder 51 (0.05 mm or more).
  • Desirable lower limit values of the depth and width of the groove 21 described above are the excess solder 51 other than the solder 51 necessary for bonding the chip (MOS transistor 4) (that is, the solder 51 protruding from between the chip and the die pad portion 20a). ) Is determined by how much flows into the groove 21.
  • the lower limit values of the desired depth and width of the groove 21 are assumed to be that excess solder 51 having a thickness equal to the thickness A flows out uniformly into the groove 21 in all directions on the die pad portion 20a.
  • the solder 51 does not exceed the groove 21, that is, the condition that the solder 51 that flows into the groove 21 does not overflow from the groove 21 is set. Is.
  • the groove 21 according to the present invention is particularly useful when the viscosity of the solder 51 used for chip die bonding is equal to or lower than a predetermined value. Specifically, when the solder 51 having a viscosity of 0.01 Pa ⁇ S or less is used, since the solder 51 flows on the die pad portion 20a (over a certain range) as it is, The effect of limiting the movement range is increased.
  • the GaN transistor 3 is a normally-on type
  • the MOS transistor 4 is a normally-off type.
  • the GaN transistor 3 and the MOS transistor 4 are cascode-connected.
  • the MOS transistor 4 drives the GaN transistor 3, so that the semiconductor device 1 functions as a normally-off type switching element.
  • FIG. 2 is a circuit diagram showing a circuit configuration of the semiconductor device 1.
  • the circuit formed in the semiconductor device 1 includes a GaN transistor 3, a MOS transistor 4, a drain terminal 5, a source electrode (not shown), and a gate terminal 7.
  • the source electrode is connected to the lead frame 20 (see FIG. 1).
  • the drain electrode pad 31 is connected to the drain terminal 5 and the source electrode pad 32 is connected to the drain electrode pad 41.
  • the gate electrode pad 33 is connected to the source electrode pad 42.
  • the source electrode pad 42 is connected to the source electrode.
  • the gate electrode pad 43 is connected to the gate terminal 7.
  • the normally-off type MOS transistor 4 When the control voltage is not applied to the gate terminal 7, the normally-off type MOS transistor 4 is off, and the normally-on type GaN transistor 3 is in a steady state at a voltage at the drain cutoff current value of the MOS transistor 4. It has become. At this time, the semiconductor device 1 is in an off state.
  • the MOS transistor 4 In a state where a positive control voltage is applied to the gate terminal 7, the MOS transistor 4 is turned on, so that the potential of the source electrode pad 32 is lowered. As a result, the potential of the gate electrode pad 33 rises and the GaN transistor 3 is turned on. As a result, conduction is established between the drain terminal 5 and the source electrode.
  • the semiconductor device 1 operates as a normally-off type switching element.
  • the semiconductor device 1 has a configuration in which the groove 21 is provided only between the GaN transistor 3 and the MOS transistor 4, but the present invention is not limited to this. That is, the groove may be formed at least between the position where the GaN transistor 3 is disposed and the position where the MOS transistor 4 is disposed on the die pad portion 20a.
  • FIG. 5 shows a configuration diagram of a semiconductor device 1A having a configuration in which a groove 21A is provided around the entire MOS transistor 4 as a modification of the configuration in which the groove 21 is provided only between the GaN transistor 3 and the MOS transistor 4. .
  • the groove 21A is formed in a rectangular shape so as to surround the MOS transistor 4 on the die pad portion 20a.
  • the semiconductor device 1A Similar to the semiconductor device 1, in the semiconductor device 1A, when the MOS transistor 4 is disposed on the die pad portion 20a via the solder 51, the excess solder 51 protruding from between the die pad portion 20a and the MOS transistor 4 is formed in the groove 21A. Flow into.
  • the groove 21A is formed all around the MOS transistor 4, the solder 51 flows into the groove 21A regardless of the direction in which the solder 51 protrudes from the MOS transistor 4. Therefore, the region where the solder 51 protrudes from the MOS transistor 4 and expands can be limited to a rectangular region defined by the groove 21A.
  • the groove 21A is formed so as to surround the MOS transistor 4, but the present invention is not limited to this. That is, the groove may be formed so as to surround at least one of the region where the GaN transistor 3 is arranged and the region where the MOS transistor 4 is arranged on the surface of the die pad portion 20a.
  • FIG. 6A is a circuit diagram showing an equivalent circuit of a current path when the semiconductor devices 1 and 1A are switched on.
  • FIG. 6B is a circuit diagram showing an equivalent circuit of the current path when the semiconductor devices 1 and 1A are switched off.
  • ringing is a phenomenon that occurs in a current path formed in a semiconductor device. Specifically, ringing refers to current reflection and harmonics overlapping in the current path by changing the impedance of the current path due to parasitic parameters when the voltage applied to the current path is switched on and off. Is a phenomenon that occurs. While ringing occurs, current continues to leak from the current path, which causes power loss in the semiconductor device.
  • the current path (see FIG. 1) includes a resistor R1 and a capacitor C1.
  • the MOS transistor 4 functions as a resistor R1 when switching is on. Thereby, at the time of switching off, the current path forms a circuit shown in FIG.
  • the MOS transistor 4 functions as a capacitor C1 when switching off.
  • the current path forms a circuit shown in FIG.
  • parasitic parameters (capacitance, resistance, inductance) of each electrode pad and wires exist in the electrical path of the semiconductor devices 1 and 1A.
  • an RLC resonance circuit is formed in the current path. The formation of such an RLC resonant circuit causes ringing in the semiconductor device 1.
  • the attenuation coefficient ⁇ of the RLC resonance circuit is expressed by the following equation.
  • R, L, and C represent the resistance, inductance, and capacitance in the current path, respectively.
  • R includes a resistor R1 and C includes a capacitor C1.
  • the attenuation coefficient ⁇ (R / 2) ⁇ (C / L) If the attenuation coefficient ⁇ is 1 or more, the oscillation of the current path can be suppressed. Further, the larger the value of the attenuation coefficient ⁇ , the faster the ringing generated in the current path is attenuated.
  • the inductance L of the RLC resonant circuit should be as small as possible.
  • the inductance L can be reduced by reducing the loop length (or loop area) of the current path.
  • the loop area of the current path formed in the semiconductor device should be made as small as possible.
  • FIG. 7 is a plan view showing the configuration of the semiconductor device 200 according to the present embodiment. As shown in the figure, the semiconductor device 200 is different from the semiconductor device 1 according to the first embodiment in the pad layout of the MOS transistor 204.
  • the MOS transistor 204 further includes a surface source electrode pad 42 a in addition to the element formed in the MOS transistor 4.
  • the gate electrode pad 33 is connected to the surface source electrode pad 42 a by the second wire 62.
  • Other configurations of the semiconductor device 200 are the same as those of the semiconductor device 1.
  • the surface source electrode pad 42 a is electrically connected to the source electrode pad 42. Therefore, in the semiconductor device 200, the gate electrode pad 33, the surface source electrode pad 42a, and the source electrode pad 42 are connected without passing through the die pad portion 20a.
  • the loop area of the current path can be reduced.
  • the height difference between the both ends of the second wire 62 is smaller than that of the second wire 62. This can reduce the possibility of wire breakage and the like.
  • the semiconductor device 200 has a configuration in which the groove 21 is provided around the entire MOS transistor 4 instead of providing the groove 21 between the GaN transistor 3 and the MOS transistor 4. Also good.
  • FIG. 8 is a plan view showing the configuration of the semiconductor device 300 according to the present embodiment. As shown in the figure, the semiconductor device 300 differs from the semiconductor device 200 according to the second embodiment in the arrangement positions of the elements arranged in the GaN transistor 303 and the MOS transistor 304. Other configurations of the semiconductor device 300 are the same as those of the semiconductor device 200.
  • the source electrode pad 32 and the drain electrode pad 41 are arranged on the die pad portion 20a with the sides closest to each other facing each other.
  • the source electrode pad 32 and the drain electrode pad 41 are arranged as close as possible through the groove 21. It is desirable that
  • connection relationship of each element is the same as that of the semiconductor device 200 of the second embodiment.
  • the source electrode pad 32 and the drain electrode pad 41 are connected by the first wire 61.
  • the gate electrode pad 33 and the surface source electrode pad 42 a are connected by the second wire 62.
  • the gate electrode pad 43 is connected to the gate terminal 7 and the drain electrode pad 31 is connected to the drain terminal 5 by bonding wires 71 and 72, respectively.
  • the gate electrode pad 33 is arranged on the GaN transistor 303 between the source electrode pad 32 and the drain electrode pad 41 of the MOS transistor 304.
  • the surface source electrode pad 42 a is disposed between the source electrode pad 32 and the drain electrode pad 41 on the MOS transistor 304. More specifically, the source electrode pad 32, the gate electrode pad 33, the surface source electrode pad 42a, and the drain electrode pad 41 are arranged in a line in this order.
  • the second wire 62 that connects between the gate electrode pad 33 and the surface source electrode pad 42 a is connected between the source electrode pad 32 and the drain electrode pad 41.
  • the 1st wire 61 and the 2nd wire 62 are arranged so that it may become right under the wire 61, respectively.
  • FIG. 9 is a graph showing the result of simulating the time change of the voltage of the gate electrode pad 33 at the time of switching off.
  • the graph also shows a graph of the result of the same simulation performed on the gate electrode pad 833 of the semiconductor device 800 having a configuration in which the loop area of the current path is larger than that of the semiconductor device 300. Yes.
  • FIG. 11 is a plan view showing the configuration of the semiconductor device 800. As shown in the figure, the semiconductor device 800 has a configuration in which a source electrode pad 842 is formed on the surface of a MOS transistor 804.
  • the semiconductor device 800 is different from the configuration of the semiconductor device 300 in the arrangement configuration of elements and the configuration of wiring.
  • the second wires 862a and 862b that connect between the gate electrode pad 833 and the source electrode pad 842 include the source electrode pad 832 and the drain electrode pad 841. It is not arranged to be directly below the first wire 861 that connects the two.
  • the loop area of the current path is larger than that of the semiconductor device 300.
  • the semiconductor device 300 (broken line graph) is approximately half the delay time from the switching-off time to the stabilization of the off voltage, compared to the semiconductor device 800 (solid line graph). It can be seen that ringing is suppressed. Therefore, according to the configuration of the semiconductor device 300, power loss due to ringing can be reduced.
  • the present invention is not limited to this. That is, the elements arranged on the die pad portion 20a may be various power devices and various control devices. Further, more than two elements may be arranged on the die pad portion 20a. In the case of this configuration, a groove is formed between elements or between elements bonded by different die bonding materials.
  • FIG. 10 is a plan view showing the configuration of the semiconductor device 400 according to this embodiment.
  • the drain electrode pad 31 of the GaN transistor 403 is connected to the drain terminal 5 through the bonding wire 72
  • the gate electrode pad of the GaN transistor 403. 33 is connected to the surface source electrode pad 42a (the same potential as the source electrode pad 42 disposed on the back surface of the MOS transistor 404) on the surface of the MOS transistor 404
  • the gate electrode pad 43 of the MOS transistor 404 is The device mounting structure is connected to the gate terminal 7 through the bonding wire 71.
  • the semiconductor device 400 does not include the second wire 62 that connects the gate electrode pad 33 and the die pad portion 20a as compared with the semiconductor device 1 of the above embodiment, but instead (similar to the semiconductor devices 200 and 300).
  • the difference is that a second wire 62 is provided to connect the gate electrode pad 33 and the surface source electrode pad 42a.
  • the configuration of the semiconductor device 400 there is no need for a space for connecting the second wire 62 on the die pad portion 20a. Therefore, the area of the die pad portion 20a can be reduced as compared with the semiconductor device 1. As a result, the package size of the semiconductor device 400 can be reduced.
  • a step of pressing the second wire 62 to the die pad portion 20a is performed.
  • the resin die-bonding material 52 protruding from the GaN transistor 3 and the contamination (contamination) of the solvent component of the resin die-bonding material 52 may cause defective bonding of the second wire 62 to the die pad portion 20a. is there.
  • the defective crimping of the second wire 62 to the die pad portion 20a causes the yield of the semiconductor device 1 to decrease.
  • the semiconductor device 400 there is no second wire 62 that connects the gate electrode pad 33 and the die pad portion 20a. Therefore, the yield of the semiconductor device 400 does not decrease due to the poor pressure bonding of the second wire 62 to the die pad portion 20a.
  • the groove 21 is not formed between the GaN transistor 403 and the MOS transistor 404, and (ii) The point that the die bond material of the MOS transistor 404 is not the solder 51 but the resin die bond material 52, in other words, both the GaN transistor 403 and the MOS transistor 404 are bonded to the die pad portion 20 a by the thermosetting resin die bond material 52. It is different in that it is joined.
  • the MOS transistor 204 or the MOS transistor 304 is die-bonded by the resin die bond material 52.
  • the solder 51 may be remelted due to the heating temperature of the resin die bond material 52.
  • the GaN transistor 203 or the GaN transistor 303 may be displaced.
  • the resin die-bonding material 52 is cured by curing. Thereby, the position of the GaN transistor 403 is fixed. The resin die bond material 52 thus cured does not remelt even by the heating temperature when the MOS transistor 404 is die bonded. Therefore, the GaN transistor 403 is not misaligned when the MOS transistor 404 is die-bonded.
  • both the GaN transistor 403 and the MOS transistor 404 are fixed at accurate positions on the die pad portion 20 a via the resin die bond material 52. Therefore, unlike the semiconductor device 200 and the semiconductor device 300 in which the GaN transistor 203 or the GaN transistor 303 is die-bonded by the solder 51, the semiconductor device 400 does not need to have the groove 21 into which the solder 51 flows. In other words, the semiconductor device 400 can omit the groove 21 in the configuration of the semiconductor device 200 or the semiconductor device 300.
  • the semiconductor device according to aspect 1 of the present invention is a semiconductor device in which the first chip portion and the second chip portion are arranged on the substrate, and the source electrode is formed on the surface of the first chip portion.
  • a pad and a gate electrode pad are formed, a surface source electrode pad and a drain electrode pad are formed on the surface of the second chip portion, and the source electrode pad and the drain electrode pad are connected to the first wire.
  • the gate electrode pad and the surface source electrode pad are connected by a second wire.
  • the gate electrode pad is formed on the first chip portion, the surface source electrode pad is formed on the surface of the second chip portion, and the surface source electrode pad and the gate electrode pad are formed. Are connected to each other by a second wire.
  • a source electrode pad is formed on the back surface of the second chip portion, and compared with a configuration in which the source electrode pad and the gate electrode pad are connected.
  • the length of the current path between the surface source electrode pad and the gate electrode pad can be made shorter than the length of the current path between the source electrode pad and the gate electrode pad.
  • the gate electrode pad of the first chip part is connected to the surface source electrode pad of the second chip part via the second wire.
  • This front surface source electrode pad has the same potential as the source electrode pad formed on the back surface (the surface in contact with the substrate) of the second chip portion.
  • the die pad portion 920a has A space for arranging the second wire 962 was necessary.
  • the configuration of this aspect since there is no wire for connecting the gate electrode pad of the first chip portion and the substrate, a space for arranging the wire on the substrate is not necessary. Therefore, the area of the substrate can be reduced, and consequently the package size of the semiconductor device can be reduced.
  • the semiconductor device according to aspect 2 of the present invention is the structure according to aspect 1, wherein a groove is formed at least between the first chip portion and the second chip portion on the surface of the substrate. Also good.
  • the groove is formed between the first chip portion and the second chip portion on the surface of the substrate.
  • the one die bond material has sufficient bonding strength to the substrate. Cannot be obtained. Furthermore, when the thickness of the other die bond material is added to the thickness of the one die bond material, the thermal resistance of the current path formed in the semiconductor device is increased.
  • the other die bond material does not flow to the position where one die bond material is bonded. Accordingly, the one die-bonding material does not overlap the other die-bonding material, so that sufficient bonding strength to the substrate can be obtained. In the semiconductor device, the thermal resistance of the current path does not increase.
  • the die bond material protruding from between the first or second chip portion and the substrate flows into the groove. It will be. Therefore, the die bond material does not flow beyond the position of the groove.
  • the die-bonding material that protrudes from between one of the first or second chip portions and the substrate may flow to a position where the other of the first or second chip portions is disposed on the substrate. Absent.
  • the first and second chip portions and the substrate are bonded to each other in consideration of a region where the die bonding material for joining the first and second chip portions protrudes from the first or second chip portion. There is no need to set an interval between the tip portion and the second tip portion.
  • the interval between the arrangement position of the first chip portion and the arrangement position of the second chip portion can be made narrower than before.
  • the length of the wire which connects between the said 1st chip part and the said 2nd chip part can be shortened.
  • occurrence of ringing in the semiconductor device can be suppressed.
  • the chip portion when a chip portion on a die bond material in a liquefied state is placed, the chip portion can move within a range where the die bond material expands.
  • the range in which the die bonding material flows is limited by the groove, the moving range of the first chip portion and the second chip portion is also limited by the groove.
  • the mounting positions of the first chip part and the second chip part on the substrate can be defined more accurately.
  • the semiconductor device according to aspect 3 of the present invention is the semiconductor device according to aspect 2, in which the region of the entire surface of the substrate is disposed in the first region where the first chip portion is disposed, and the second chip portion.
  • the groove may be formed so as to be divided into two regions including the second region.
  • the groove is formed between the first chip portion and the second chip portion so as to divide the substrate into two regions.
  • the die bonding material that protrudes from between one of the first or second chip portions and the substrate is a region in which the other of the first or second chips is disposed no matter where on the surface of the substrate moves. Without flowing into the groove.
  • the range in which the die bond material flows and expands can be limited by a simple configuration in which the groove on the substrate is divided into two regions.
  • the semiconductor device according to aspect 4 of the present invention is the above aspect 2 or 3, wherein at least one of the region where the first chip part is arranged and the region where the second chip part is arranged on the surface of the substrate.
  • the groove may be formed so as to surround one of the regions.
  • the groove is formed so as to surround at least one of the region where the first chip portion is disposed and the region where the second chip portion is disposed.
  • the groove is formed on the substrate so as to surround a region where the second chip portion is disposed.
  • the die bond material protruding from between the second chip portion and the substrate protrudes in any of the four directions on the substrate. Will also flow into the groove.
  • the moving range in which the die bond material flows is limited to an area defined by the shape of the groove. Accordingly, when an element other than the second chip part, such as the first chip part, is disposed on the substrate, if the position outside the region defined by the groove is selected and disposed, the die bond material is , It does not flow into the position where the element is arranged.
  • a groove surrounding the region where the first chip portion is disposed may be further formed.
  • the movement range of the die bond material used for joining the first chip portion and the second chip portion to the substrate is limited to the region defined by each groove.
  • the semiconductor device according to aspect 5 of the present invention is the semiconductor device according to any one of the aspects 2 to 4, wherein the depth of the groove is disposed between the first chip part or the second chip part and the substrate.
  • the thickness of the die bond material may be twice or more and the width of the groove may be equal to or greater than the thickness of the die bond material.
  • the die bond material when it is assumed that an excess die bond material having a thickness equal to the thickness of the die bond material flows out in all directions on the substrate and flows into the groove, the die bond material does not exceed the groove. To have a sufficient groove depth. Further, the die bond material that has flowed into the groove does not overflow from the groove, so that the groove has a sufficient width.
  • the movement range in which the die bond material flows on the substrate can be more reliably limited by the groove.
  • the semiconductor device according to Aspect 6 of the present invention is the semiconductor device according to any one of Aspects 1 to 5, wherein the source electrode pad, the gate electrode pad, the surface source electrode pad, and the drain electrode pad are formed on the substrate.
  • the first wire and the second wire are arranged in a line in this order so that the second wire is positioned directly below the first wire in a plan view of the semiconductor device. Each may be arranged.
  • the first wire and the second wire are respectively disposed so that the second wire is located immediately below the first wire in a plan view of the semiconductor device.
  • the loop area of the current path when the semiconductor device is viewed in plan is almost zero. As a result, occurrence of ringing in the semiconductor device can be minimized.
  • the semiconductor device according to Aspect 7 of the present invention is the semiconductor device according to any one of Aspects 1 to 6, wherein the first chip portion and the second chip portion are disposed on the substrate via a thermosetting resin die bond material.
  • positioned may be sufficient.
  • both the first chip part and the second chip part are arranged on the substrate via the die-bonding material made of a thermosetting resin, for example, an epoxy resin such as Ag paste.
  • the die-bonding material is cured by curing.
  • the thermosetting resin is characterized by not being remelted even if it is heated again after being cured by heat. Therefore, the die-bonding material cured in this way is not remelted by the heating temperature when the second chip portion is die-bonded. For this reason, the first chip portion is not displaced at the time of die bonding of the second chip portion. Accordingly, both the first chip portion and the second chip portion are accurately die-bonded at predetermined positions on the substrate.
  • the first chip part is a field effect transistor having a GaN layer
  • the second chip part is a MOS field effect.
  • the structure which is a transistor may be sufficient.
  • the first chip portion is a field effect transistor having a GaN layer having excellent properties such as high breakdown voltage, high speed operation, high heat resistance, and low on-resistance.
  • the semiconductor device that operates by combining such a first chip portion with a second chip portion as a control element of the first chip portion has a relatively high switching characteristic.
  • an electronic device including any one of the semiconductor devices described above as a switching element is also included in the scope of the present invention.
  • the present invention can be particularly suitably used for electronic devices such as refrigerators and air conditioners.

Abstract

　ＧａＮトランジスタ（３）表面に、ソース電極パッド（３２）およびゲート電極パッド（３３）が形成されており、ＭＯＳトランジスタ（４）表面に、表面ソース電極パッド（４２ａ）およびドレイン電極パッド（４１）が形成されており、ソース電極パッド（４２ａ）とドレイン電極パッド（４１）、およびゲート電極パッド（３３）と表面ソース電極パッド（４２ａ）が、それぞれ接続されている。

Description

半導体装置および電子機器
　本発明は、ダイパッド上に複数のチップが実装された半導体装置およびその半導体装置を備えた電子機器に関する。
　近年、半導体装置の低コスト化および小型化等を目的として、互いに異なる機能を有する半導体素子（チップ）または互いに異なるプロセスにより形成された半導体素子（チップ）を、基板上に並べて実装するマルチ素子パッケージが提案されている。
　例えば、特許文献１には、ダイパッド上に２つの半導体素子を並べて実装したものをパッケージ化するように樹脂封止した半導体装置において、一方の半導体素子が半田で実装され、他方の半導体素子は樹脂ダイボンド材で実装されることが記載されている。
　また、他の例として、図１２に、ダイパッド部９２０ａ上に２つのチップ（ＧａＮトランジスタ９０３、ＭＯＳトランジスタ９０４）をダイボンドした構成を有する半導体装置９００を示す。
日本国公開特許公報「特開２００９－２７７９４９号公報（２００９年１１月２６日公開）」
　図１２に示す従来の半導体装置９００において、ＧａＮトランジスタ９０３のゲート電極パッド９３３は、ダイパッド部９２０ａと電気的に接続されることにより、間接的に、ダイパッド部９２０ａと接するＭＯＳトランジスタ９０４の裏面に形成されたソース電極パッド９４２と接続される構成である。そのため、ダイパッド部９２０ａ上に、ゲート電極パッド９３３から延びる第２ワイヤー９６２を接続するためのスペースが必要となることになる。このことは、ダイパッド部９２０ａの面積が増大する原因となり、半導体装置９００のパッケージサイズが大きくなる結果を導く。
　また、図１２に示すように、従来の半導体装置９００では、ダイボンド材９５１を介してダイパッド部９２０ａ上にチップ（ＧａＮトランジスタ９０３、ＭＯＳトランジスタ９０４）をダイボンドする際、液状化した粘性の低いダイボンド材９５１上でチップが移動したり回転したりすることによって、設計通りの位置に配置することができなくなる可能性がある。
　また、ダイパッド部９２０ａに２つのチップが実装された構成を有する半導体装置９００では、各チップがダイボンド材９５１上を移動したり回転したりすることによって、チップ（に形成したパッド）同士のワイヤリングが困難になる。特に、パッドのサイズが小さいほど、設計通りのワイヤリングが難しくなる。
　具体的には、半導体装置９００では、第１ワイヤー９６１、第２ワイヤー９６２、およびボンディングワイヤー９７１、９７２のワイヤリングを、チップの配置位置に応じて変更する必要がある。
　さらに、半導体装置９００では、一方のチップ（ＭＯＳトランジスタ９０４）をダイボンド材９５１でダイボンドし、もう一方のチップ（ＧａＮトランジスタ９０３）を上記ダイボンド材９５１とは異なるダイボンド材９５２でダイボンドする場合、ＭＯＳトランジスタ９０４をダイボンド材９５１でダイボンドする際に、ＧａＮトランジスタ９０３を配置する位置にダイボンド材９５１が流れ込む可能性がある。その場合、ＧａＮトランジスタ９０３をダイボンド材９５２でダイボンドする際に、ダイボンド材９５２とダイパッド部９２０ａとの間にダイボンド材９５１が入り込む可能性がある。
　ここで、ダイボンド材９５２の接合強度は、一般的に、Ａｇメッキ面などのダイパッド部９２０ａ表面にダイボンドされることを想定した強度となっている。そのため、ダイボンド材９５２とダイパッド部９２０ａとの間にダイボンド材９５１が入り込み、ダイボンド材９５１、９５２が重なった場合、ダイボンド材９５２は、ダイパッド部９２０ａに対する十分な接合強度が得られないという結果になる。
　さらに、ダイボンド材９５１、９５２が重なった部分では、ダイボンド材９５１の厚みの分、ダイパッド部９２０ａからＧａＮトランジスタ９０３までの電流経路の熱抵抗が上昇することになる。
　そのため、ダイパッド部９２０ａに２つのチップを実装する従来の半導体装置９００の製造時には、ＧａＮトランジスタ９０３をダイボンド材９５１でダイボンドした後、上記ダイボンド材９５１が付着していない位置に、ＭＯＳトランジスタ９０４をダイボンドする必要があった。あるいは、ダイボンド材９５１を介してＧａＮトランジスタ９０３を配置する際に、ＭＯＳトランジスタ９０４を配置する位置までダイボンド材９５１が流れ込まないように、ダイボンド材９５１がＭＯＳトランジスタ９０４からはみ出て拡がる領域を考慮して、ダイパッド部９２０ａ上におけるＧａＮトランジスタ９０３とＭＯＳトランジスタ９０４との間隔を設定する必要があった。このことは、ダイパッド部９２０ａの面積が増大する原因となり、ひいては、半導体装置９００のパッケージサイズが大きくなる原因となる。
　本発明は上記課題に鑑みてなされたものであり、その目的は、パッケージサイズを小型化することができる半導体装置および電子機器を提供することにある。
　上記の課題を解決するために、本発明の一態様に係る半導体装置は、第１チップ部および第２チップ部が基板上に配置された半導体装置であって、上記基板の表面において、少なくとも上記第１チップ部と上記第２チップ部との間に溝が形成されている構成である。
　本発明の一態様によれば、パッケージサイズを小型化することができるという効果を奏する。
本発明の実施形態１に係る半導体装置の構成を示す平面図である。 図１にＡ－Ａ線で示す位置における半導体装置の矢視断面図である。 （ａ）および（ｂ）は、図２に示す矢視断面図の部分拡大図であり、（ａ）はＭＯＳトランジスタチップおよびその近傍の拡大図を示し、（ｂ）はＭＯＳトランジスタチップ近傍のフィレット部の拡大図を示す。 図１に示す半導体装置の回路構成を示す回路図である。 図１に示す半導体装置の変形例の構成を示す平面図である。 （ａ）は図１に示す半導体装置のスイッチングオン時における電流経路を模式的に表した等価回路を示す回路図であり、（ｂ）は上記半導体装置のスイッチングオフ時における電流経路を模式的に表した等価回路を示す回路図である。 本発明の実施形態２に係る半導体装置の構成を示す平面図である。 本発明の実施形態３に係る半導体装置の構成を示す平面図である。 図８に示す半導体装置に含まれるＭＯＳトランジスタのゲート電極パッドにおける電圧の時間変化を示すグラフである。 本発明の実施形態４に係る半導体装置の構成を示す平面図である。 図８に示す半導体装置の比較例を示す平面図である。 従来の半導体装置の構成を示す平面図である。
　〔実施形態１〕
　以下、本発明の一実施形態について、図１～図６を用いて詳細に説明する。
　（半導体装置の構成）
　まず、本実施形態に係る半導体装置１の構成を、図１～３を用いて説明する。
　図１は、半導体装置１の構成を示す平面図である。図２は、図１にＡ－Ａで示す破線の位置における矢視断面図を示す。また、図３の（ａ）および（ｂ）は、図２に示す半導体装置１の断面図において、溝２１の部位近傍の拡大図を示す。
　図１に示すように、半導体装置１は、リードフレーム２０のダイパッド部２０ａ（基板）上に２つのチップ（ＧａＮトランジスタ（第１チップ部）３およびＭＯＳトランジスタ（第２チップ部）４）を並べて実装した構成を有している。上記２つのチップはカスコード接続されている。
　ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、それぞれ長方形を有しており、ダイパッド部２０ａ上に、互いに平行に配置されている。
　なお、図示しないが、半導体装置１は、その全体が樹脂封止されることによって、パッケージングされた構造となっている。本発明における半導体装置は、ＴＯ２６３のような表面実装タイプのほか、ＴＯ２２０などのディスクリートタイプのパッケージ、またはＤＰＡＫのような実装面積が小さい小型パッケージであってよい。
　ＧａＮトランジスタ３は、ＧａＮトランジスタ層を有する電界効果トランジスタであり、ノーマリオン型のスイッチング能動素子である。
　ＧａＮトランジスタ３は、ドレイン電極パッド３１と、ソース電極パッド３２と、ゲート電極パッド３３とを有しており、これらの３つの構成要素は、ＧａＮトランジスタ３の表面に設けられている。
　ＭＯＳトランジスタ４は、ＭＯＳ型の電界効果トランジスタ（ＭＯＳトランジスタＦＥＴ）であり、ノーマリオフ型のスイッチング能動素子である。ＭＯＳトランジスタ４は、パワーデバイスとしてのＧａＮトランジスタ３のスイッチング動作を制御するために設けられた制御素子である。
　ＭＯＳトランジスタ４は、ドレイン電極パッド４１と、ソース電極パッド４２と、ゲート電極パッド４３とを有している。これらの構成要素のうち、ドレイン電極パッド４１およびゲート電極パッド４３はＭＯＳトランジスタ４の表面に形成されている。一方、ソース電極パッド４２は、ＭＯＳトランジスタ４の裏面に設けられており、ダイパッド部２０ａと接触している構成である。
　上記構成によって、半導体装置１には、ＧａＮトランジスタ３およびＭＯＳトランジスタ４を含む電流経路が形成されている。半導体装置１の電流経路については後述する。
　このように、半導体装置１は、ソース電極パッド４２がＭＯＳトランジスタ４の裏面に設けられていることによって、半導体装置１において形成される電流経路に含まれる寄生インダクタンスを小さくすることができる。これにより、リンギングを抑制することができる。なお、電流経路とリンギングとの関係については後述する。
　ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、互いに異なるダイボンド材を介してダイパッド部２０ａと接合されている。すなわち、ＭＯＳトランジスタ４のダイボンド材としては半田５１が使用される一方、ＧａＮトランジスタ３のダイボンド材としては高放熱性の樹脂ダイボンド材５２が使用されている。樹脂ダイボンド材５２は、例えばＡｇペーストまたはＣｕペーストなどであってよい。
　このように、高放熱性の樹脂ダイボンド材５２を使用して、ＧａＮトランジスタ３をダイパッド部２０ａに接合することにより、接合時に、ＧａＮトランジスタ３の裏面メタライズ工程を行うことが不要となる。これにより、半導体装置１の作製コストを削減することができる。
　なお、チップ（ＧａＮトランジスタ３、ＭＯＳトランジスタ４）とリードフレーム２０との間の熱膨張差によって、加熱工程時に上記チップが割れることを回避するため、半田５１の厚みは、０．０５ｍｍ以上であることが望ましい。樹脂ダイボンド材５２の厚みは、熱ストレスや応力による凝集破壊を回避するため、２０μｍ以上であることが望ましい。また、厚みによる熱抵抗を抑制するため、半田５１および樹脂ダイボンド材５２の厚みは、それぞれ、０．１５ｍｍ以下および０．１ｍｍ以下であることが望ましい。
　さて、半導体装置１においては、ソース電極パッド４２がダイパッド部２０ａと電気接続されている。また、ソース電極パッド３２が第１ワイヤー６１によってドレイン電極パッド４１と接続され、ゲート電極パッド３３が第２ワイヤー６２によってダイパッド部２０ａと接続されている。さらに、ゲート電極パッド４３がゲート端子７と、ドレイン電極パッド３１がドレイン端子５と、それぞれボンディングワイヤー７１、７２によって接続されている。
　なお、ソース電極パッド３２とドレイン電極パッド４１との間を接続する第１ワイヤー６１の高さは、上述した封止樹脂の厚さ、ワイヤーの性能、実装条件などによって定まる制限の範囲内で、できる限り低くすることが望ましい。
　これにより、第１ワイヤー６１の長さ、ひいては上記電流経路のループ面積を縮小することができる。その結果、後述するように、リンギングを抑制することができる。
　さて、図１に示すように、半導体装置１のダイパッド部２０ａ上において、ＧａＮトランジスタ３が配置された位置と、ＭＯＳトランジスタ４が配置された位置との間には溝２１が設けられている。
　言い換えれば、ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、ダイパッド部２０ａ上において、溝２１を隔てて配置されている。ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、どちらも、その長辺が溝２１と略平行になるように配置されている。
　図２に示すように、ダイパッド部２０ａ上に、半田５１を介してＭＯＳトランジスタ４を配置する際、ダイパッド部２０ａとＭＯＳトランジスタ４との間からはみ出した余分な半田５１は、溝２１の中へと流れ込む。そのため、半田５１の移動範囲は、溝２１によって制限されることになる。すなわち、半田５１が溝２１の中に流れ込むことによって、ＧａＮトランジスタ３が配置される位置にまで半田５１が流れることがない。
　また、このようにして、半田５１の移動範囲が制限されることによって、液状化した半田５１の上に配置したＭＯＳトランジスタ４が移動する範囲も制限することができる。
　前述のように、従来の半導体装置では、２つのチップ同士の間に、ダイボンド材の移動範囲を見込んだ間隔を設定する必要があった。
　一方、半導体装置１では、上述したように、溝２１によって半田５１の移動範囲が制限される。そのため、ＧａＮトランジスタ３とＭＯＳトランジスタ４とは、溝２１を介して従来よりも接近させることができる。
　これにより、ソース電極パッド３２とドレイン電極パッド４１とを接続する第１ワイヤー６１の長さを、従来よりも短くすることができる。そのため、半導体装置１の電流経路のループ面積を縮小化することができる。その結果、上記電流経路において発生するリンギングの減衰速度が向上する。
　また、半導体装置１では、従来の半導体装置９００のようには、２種類のダイボンド材（半田５１および樹脂ダイボンド材５２）同士が重なることがない。これにより、樹脂ダイボンド材５２の接合強度低下や熱抵抗上昇を回避することができる。
　なお、図３の（ａ）に示すように、ＭＯＳトランジスタ４と溝２１との間隔は、フィレット部５１ａの幅ｗを見込んで、それぞれ半田５１の厚みＡよりも広く設定することが望ましい。特に、上記間隔は、半田５１の厚みＡの２倍以上であることが望ましい。
　また、図３の（ｂ）に示すように、溝２１の深さｈを、半田５１の厚みＡ（本実施形態では０．０５ｍｍ）の２倍以上（０．１ｍｍ以上）とし、溝２１の幅ｗを、半田５１の厚みＡ以上（０．０５ｍｍ以上）とすることが望ましい。
　上述した溝２１の深さおよび幅の望ましい下限値は、チップ（ＭＯＳトランジスタ４）の接合に必要となる半田５１以外の余分な半田５１（すなわち、チップとダイパッド部２０ａとの間からはみ出る半田５１）が、溝２１に対してどれほどの量だけ流れ込むかにより定められる。
　詳細には、上記望ましい溝２１の深さおよび幅の下限値は、ダイパッド部２０ａ上における全ての方向に、厚みＡと等しい厚みの余分な半田５１が均等に流れ出て、溝２１に流れ込むと仮定し、溝２１に流れ込む半田５１の量を考慮して、半田５１が溝２１を超えることがない、すなわち溝２１に流れ込んだ半田５１が溝２１から溢れ出ることがないという条件の下で設定されるものである。
　なお、本発明に係る溝２１は、チップのダイボンドに使用する半田５１の粘度が所定値以下である場合において、特に有用である。具体的には、０．０１Ｐａ・Ｓ以下の粘度を有する半田５１を使用する場合、そのままでは、半田５１がダイパッド部２０ａ上を（一定の範囲を超えて）流れるため、溝２１による半田５１の移動範囲の制限効果が大きくなる。
　（半導体装置１の回路図および動作）
　前述のように、ＧａＮトランジスタ３はノーマリオン型であり、ＭＯＳトランジスタ４はノーマリオフ型である。また、ＧａＮトランジスタ３とＭＯＳトランジスタ４とは、カスコード接続されている。半導体装置１の動作時には、ＭＯＳトランジスタ４がＧａＮトランジスタ３を駆動することにより、半導体装置１は、ノーマリオフ型のスイッチング素子として機能する。
　ここでは、図４を用いて、半導体装置１の動作を説明する。同図は、半導体装置１の回路構成を示す回路図である。
　図４に示すように、半導体装置１において形成される回路には、ＧａＮトランジスタ３と、ＭＯＳトランジスタ４と、ドレイン端子５と、ソース電極（図示せず）と、ゲート端子７とが含まれる。なお、上記ソース電極は、リードフレーム２０（図１参照）に接続される。
　上記回路において、ドレイン電極パッド３１はドレイン端子５に接続され、ソース電極パッド３２は、ドレイン電極パッド４１に接続されている。ゲート電極パッド３３は、ソース電極パッド４２に接続されている。ソース電極パッド４２は、ソース電極に接続されている。また、ゲート電極パッド４３は、ゲート端子７に接続されている。
　ゲート端子７に制御電圧が印加されていない状態では、ノーマリオフ型のＭＯＳトランジスタ４がオフしており、ノーマリオン型のＧａＮトランジスタ３は、ＭＯＳトランジスタ４のドレイン遮断電流値での電圧で定常状態となっている。このとき、半導体装置１はオフ状態になっている。
　ゲート端子７に正の制御電圧が印加された状態では、ＭＯＳトランジスタ４がオンすることにより、ソース電極パッド３２の電位が下降する。これにより、ゲート電極パッド３３の電位が上昇して、ＧａＮトランジスタ３がオンする。その結果、ドレイン端子５とソース電極との間が導通する。
　このようにして、半導体装置１はノーマリオフ型のスイッチング素子として動作する。
　（変形例）
　本実施形態に係る半導体装置１は、ＧａＮトランジスタ３とＭＯＳトランジスタ４との間にのみ溝２１が設けられた構成であるが、本発明はこれに限られない。すなわち、溝は、ダイパッド部２０ａ上において、ＧａＮトランジスタ３が配置される位置とＭＯＳトランジスタ４が配置される位置との間に少なくとも形成されていればよい。
　図５に、ＧａＮトランジスタ３とＭＯＳトランジスタ４との間のみに溝２１を設ける構成の変形例として、ＭＯＳトランジスタ４の周囲全体に溝２１Ａが設けられた構成を有する半導体装置１Ａの構成図を示す。
　溝２１Ａは、ダイパッド部２０ａ上において、ＭＯＳトランジスタ４の周りを囲むように矩形状に形成されている。
　半導体装置１と同様、半導体装置１Ａでは、ダイパッド部２０ａ上に、半田５１を介してＭＯＳトランジスタ４を配置する際、ダイパッド部２０ａとＭＯＳトランジスタ４との間からはみ出した余分な半田５１は溝２１Ａに流れ込む。
　溝２１ＡがＭＯＳトランジスタ４の周囲全体に形成されているため、半田５１は、ＭＯＳトランジスタ４から四方のどの方向にはみ出したとしても、全て溝２１Ａに流れ込むことになる。そのため、半田５１がＭＯＳトランジスタ４からはみ出て拡がる領域を、溝２１Ａにより規定される矩形の領域内に制限することができる。
　なお、図５では、溝２１ＡがＭＯＳトランジスタ４を囲うように形成されているが、本発明はこれに限られない。すなわち、溝は、ダイパッド部２０ａの表面において、ＧａＮトランジスタ３が配置された領域およびＭＯＳトランジスタ４が配置された領域の少なくともいずれか一方の領域を囲むように形成されていればよい。
　（リンギングと電流経路のループ面積との関係）
　以下に、補足として、リンギングと電流経路のループ面積との関係について、図６の（ａ）および（ｂ）を用いて説明する。
　図６の（ａ）は、半導体装置１、１Ａのスイッチングオン時における電流経路の等価回路を示す回路図である。また、図６の（ｂ）は、半導体装置１、１Ａのスイッチングオフ時における上記電流経路の等価回路を示す回路図である。
　ここで、リンギングとは、半導体装置において形成される電流経路において発生する現象である。詳細には、リンギングとは、電流経路に印加する電圧のオンオフを切り替えた際、寄生パラメータを原因として、電流経路のインピーダンスが変化することにより、電流経路内において、電流の反射や高調波の重複が発生する現象である。リンギングが発生している間は、電流経路より電流が漏れ続けることになり、このことは、半導体装置における電力損失の原因となる。
　図６の（ａ）および（ｂ）に示すように、電流経路（図１参照）は、抵抗Ｒ１、容量Ｃ１をそれぞれ含んでいる。
　上記電流経路において、ＭＯＳトランジスタ４は、スイッチングオン時に抵抗Ｒ１として機能する。これにより、スイッチングオフ時において、電流経路は、図６（ａ）に示す回路を形成する。
　一方、ＭＯＳトランジスタ４は、スイッチングオフ時に容量Ｃ１として機能する。これにより、上記電流経路は、図６の（ｂ）に示す回路を形成する。
　さらに、半導体装置１、１Ａの電気経路中には、各電極パッドやワイヤー類が有する寄生パラメータ（容量、抵抗、インダクタンス）が存在している。これにより、上記電流経路においては、ＲＬＣ共振回路が形成されることになる。このようなＲＬＣ共振回路の形成は、半導体装置１においてリンギングが発生する原因となる。
　上記ＲＬＣ共振回路の減衰係数ζは、次式で表される。次式において、Ｒ、Ｌ、Ｃは、それぞれ、上記電流経路における抵抗、インダクタンス、容量を表している。Ｒには抵抗Ｒ１が、Ｃには容量Ｃ１がそれぞれ含まれる。
　　ζ＝（Ｒ／２）√（Ｃ／Ｌ）
　上記減衰係数ζが１以上であれば、電流経路の発振は抑えられる。また、減衰係数ζの値が大きいほど、電流経路に発生したリンギングが早く減衰する。
　上式から分かるとおり、発振を抑え、リンギングを素早く減衰させるには、ＲＬＣ共振回路のインダクタンスＬができるだけ小さいほうがよい。そして、電流経路のループの長さ（あるいはループ面積）を縮小化することによって、インダクタンスＬを小さくすることができる。
　以上のことから、リンギングをできるだけ早く減衰させるためには、半導体装置において形成される電流経路のループ面積をできるだけ小さくすればよいことが分かる。
　〔実施形態２〕
　本発明の他の実施形態について、図７に基づいて説明すれば、以下のとおりである。なお、本実施形態およびそれ以降の実施形態において、説明の便宜上、前の実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（半導体装置２００の構成）
　図７は、本実施形態に係る半導体装置２００の構成を示す平面図である。同図に示すように、半導体装置２００は、前記実施形態１に係る半導体装置１と比較して、ＭＯＳトランジスタ２０４のパッドレイアウトが異なっている。
　詳細には、ＭＯＳトランジスタ２０４には、ＭＯＳトランジスタ４に形成された素子に加えて、表面ソース電極パッド４２ａがさらに形成されている。そして、ゲート電極パッド３３が第２ワイヤー６２によって表面ソース電極パッド４２ａと接続されている。半導体装置２００のその他の構成は半導体装置１と同じである。
　表面ソース電極パッド４２ａは、ソース電極パッド４２と電気的に接続されている。従って、半導体装置２００では、ゲート電極パッド３３と表面ソース電極パッド４２ａおよびソース電極パッド４２とが、ダイパッド部２０ａを介さずに接続されることになる。
　これにより、半導体装置１と比較して、電流経路のループ面積を縮小することができる。また、第２ワイヤー６２の両端同士の高低差が、第２ワイヤー６２のそれよりも小さくなる。これにより、ワイヤー切れなどが発生する可能性を低下させることができる。
　なお、半導体装置２００は、前記実施形態１の変形例と同様に、ＧａＮトランジスタ３とＭＯＳトランジスタ４との間に溝２１を設ける代わりに、ＭＯＳトランジスタ４の周囲全体に溝２１を設けた構成としてもよい。
　〔実施形態３〕
　本発明のさらに他の実施形態について、図８に基づいて説明すれば、以下のとおりである。
　（半導体装置３００の構成）
　図８は、本実施形態に係る半導体装置３００の構成を示す平面図である。同図に示すように、半導体装置３００は、前記実施形態２に係る半導体装置２００と比較して、ＧａＮトランジスタ３０３およびＭＯＳトランジスタ３０４に配置される各素子の配置位置が異なっている。半導体装置３００のその他の構成は、半導体装置２００と同じである。
　半導体装置３００において、ソース電極パッド３２とドレイン電極パッド４１とは、互いに最も接近する辺同士を対向させて、ダイパッド部２０ａ上に配置されている。
　なお、ソース電極パッド３２とドレイン電極パッド４１とを接続する第１ワイヤー６１の長さを短くするために、ソース電極パッド３２およびドレイン電極パッド４１は、溝２１を介してできるだけ近くなるように配置されていることが望ましい。
　半導体装置３００において、各素子の接続関係は、前記実施形態２の半導体装置２００のそれと同じである。
　すなわち、ソース電極パッド３２とドレイン電極パッド４１とは、第１ワイヤー６１によって接続されている。また、ゲート電極パッド３３と表面ソース電極パッド４２ａとは、第２ワイヤー６２によって接続されている。さらに、ゲート電極パッド４３がゲート端子７と、ドレイン電極パッド３１がドレイン端子５と、それぞれボンディングワイヤー７１、７２によって接続されている。
　図８に示すように、ゲート電極パッド３３は、ＧａＮトランジスタ３０３上において、ソース電極パッド３２とＭＯＳトランジスタ３０４のドレイン電極パッド４１との間に配置されている。また、表面ソース電極パッド４２ａは、ＭＯＳトランジスタ３０４上において、ソース電極パッド３２とドレイン電極パッド４１との間に配置されている。より詳細には、ソース電極パッド３２、ゲート電極パッド３３、表面ソース電極パッド４２ａ、およびドレイン電極パッド４１は、この順で一列に並ぶように配置されている。
　そして、半導体装置３００を平面視したとき、ゲート電極パッド３３と表面ソース電極パッド４２ａとの間を接続する第２ワイヤー６２が、ソース電極パッド３２とドレイン電極パッド４１との間を接続する第１ワイヤー６１の真下になるように、第１ワイヤー６１および第２ワイヤー６２がそれぞれ配置されている。
　これにより、半導体装置３００を平面視したときにおける電流経路のループ面積はほぼゼロとなる。その結果、リンギングによる電力損失を最小限に抑制することができる。
　（半導体装置３００のスイッチング時における電圧変化）
　ここで、半導体装置３００の構成によってリンギングが抑制されることを、図９および図１１を用いて説明する。
　図９は、スイッチングオフ時におけるゲート電極パッド３３の電圧の時間変化をシミュレーションした結果を示すグラフである。また、同図には、比較のため、電流経路のループ面積が半導体装置３００のそれよりも大きい構成を有する半導体装置８００のゲート電極パッド８３３について、同様のシミュレーションを行った結果のグラフも示している。
　図１１は、上記半導体装置８００の構成を示す平面図である。同図に示すように、半導体装置８００は、ＭＯＳトランジスタ８０４表面にソース電極パッド８４２が形成された構成である。
　半導体装置８００は、各素子の配置構成およびワイヤリングの構成において、半導体装置３００の構成とは異なっている。特に、半導体装置８００は、該半導体装置８００を平面視したとき、ゲート電極パッド８３３とソース電極パッド８４２との間を接続する第２ワイヤー８６２ａ、８６２ｂが、ソース電極パッド８３２とドレイン電極パッド８４１との間を接続する第１ワイヤー８６１の真下になる配置にはなっていない。
　そのため、半導体装置８００は、電流経路のループ面積が半導体装置３００のそれよりも大きくなっている。
　図９のグラフに示すように、半導体装置３００（破線のグラフ）は、半導体装置８００（実線のグラフ）と比較して、スイッチングオフ時点からオフ電圧に安定するまでの遅延時間が約半分となっており、リンギングが抑制されていることがわかる。従って、半導体装置３００の構成によれば、リンギングによる電力の損失を低減することができる。
　以上の実施形態１～４では、ダイパッド部２０ａ上に、ＧａＮトランジスタ３、３０３およびＭＯＳトランジスタ４、２０４、３０４が配置された構成を説明したが、本発明はこれに限られない。すなわち、ダイパッド部２０ａ上に配置される素子は、各種のパワーデバイスおよび各種制御デバイスであってよい。また、ダイパッド部２０ａ上に、２つを超える素子が配置されてもかまわない。この構成の場合、各素子同士の間、または異なるダイボンド材により接合される素子同士の間に、溝が形成されることになる。
　〔実施形態４〕
　本発明のさらに他の実施形態について、図１０に基づいて説明すれば、以下のとおりである。
　図１０は、本実施形態に係る半導体装置４００の構成を示す平面図である。同図に示すように、半導体装置４００は、（ａ）ＧａＮトランジスタ４０３のドレイン電極パッド３１が、ボンディングワイヤー７２を介してドレイン端子５と接続されており、（ｂ）ＧａＮトランジスタ４０３のゲート電極パッド３３が、ＭＯＳトランジスタ４０４表面に存在する表面ソース電極パッド４２ａ（ＭＯＳトランジスタ４０４裏面に配置されたソース電極パッド４２と同電位）と接続されており、（ｃ）ＭＯＳトランジスタ４０４のゲート電極パッド４３が、ボンディングワイヤー７１を介してゲート端子７と接続されてなるデバイス実装構造を有する。 
　半導体装置４００は、前記実施形態の半導体装置１と比較して、ゲート電極パッド３３とダイパッド部２０ａとを接続する第２ワイヤー６２を備えず、代わりに、（半導体装置２００、３００と同様に）ゲート電極パッド３３と表面ソース電極パッド４２ａとを接続する第２ワイヤー６２を備えている点が異なる。半導体装置４００の構成によれば、ダイパッド部２０ａ上に、第２ワイヤー６２を接続するためのスペースが必要でない。従って、半導体装置１と比較して、ダイパッド部２０ａの面積を縮小することができる。また、その結果として、半導体装置４００のパッケージサイズを小型化することができる。
　また、前記実施形態の半導体装置１の製造においては、ゲート電極パッド３３とダイパッド部２０ａとを接続するために、第２ワイヤー６２をダイパッド部２０ａに圧着する工程が実施される。この工程が実施されるとき、ＧａＮトランジスタ３からはみだした樹脂ダイボンド材５２および樹脂ダイボンド材５２の溶剤成分のコンタミネーション（汚染）により、ダイパッド部２０ａに対する第２ワイヤー６２の圧着不良が発生する場合がある。ダイパッド部２０ａに対する第２ワイヤー６２の圧着不良は、半導体装置１の歩留の低下の原因となる。一方、半導体装置４００では、ゲート電極パッド３３とダイパッド部２０ａとを接続する第２ワイヤー６２は存在しない。従って、ダイパッド部２０ａに対する第２ワイヤー６２の圧着不良を原因とする半導体装置４００の歩留の低下は発生しない。
　また、半導体装置４００は、前記実施形態の半導体装置２００および半導体装置３００と比較して、（ｉ）ＧａＮトランジスタ４０３とＭＯＳトランジスタ４０４との間に溝２１が形成されていない点、および（ｉｉ）ＭＯＳトランジスタ４０４のダイボンド材が半田５１ではなく樹脂ダイボンド材５２が使用されている点、言い換えれば、ＧａＮトランジスタ４０３およびＭＯＳトランジスタ４０４の両方が、熱硬化性を有する樹脂ダイボンド材５２によりダイパッド部２０ａと接合されている点が異なる。
　前記実施形態の半導体装置２００または半導体装置３００の製造においては、ＧａＮトランジスタ２０３またはＧａＮトランジスタ３０３が半田５１によりダイボンドされた後、ＭＯＳトランジスタ２０４またはＭＯＳトランジスタ３０４を樹脂ダイボンド材５２によりダイボンドする工程が実施される際に、樹脂ダイボンド材５２に対する加熱温度により半田５１が再溶融する場合がある。この場合、ＧａＮトランジスタ２０３またはＧａＮトランジスタ３０３の位置ずれが発生する可能性がある。
　一方、半導体装置４００の製造においては、ＧａＮトランジスタ４０３が樹脂ダイボンド材５２を介してダイパッド部２０ａ上にダイボンドされた後、キュアにより樹脂ダイボンド材５２が硬化される。これにより、ＧａＮトランジスタ４０３の位置が固定される。このように硬化された樹脂ダイボンド材５２は、ＭＯＳトランジスタ４０４がダイボンドされるときの加熱温度によっても再溶融することがない。そのため、ＭＯＳトランジスタ４０４のダイボンド時に、ＧａＮトランジスタ４０３の位置ずれが発生することがない。
　このように、半導体装置４００の構成によれば、ＧａＮトランジスタ４０３およびＭＯＳトランジスタ４０４が、どちらも、樹脂ダイボンド材５２を介して、ダイパッド部２０ａ上における正確な位置に固定される。そのため、半導体装置４００は、ＧａＮトランジスタ２０３またはＧａＮトランジスタ３０３が半田５１によりダイボンドされる半導体装置２００および半導体装置３００のようには、半田５１が流入する溝２１が形成されている必要がない。言い換えれば、半導体装置４００は、半導体装置２００または半導体装置３００の構成において、溝２１を省略することができる。
　〔まとめ〕
　以上のように、本発明の態様１に係る半導体装置は、第１チップ部および第２チップ部が基板上に配置された半導体装置であって、上記第１チップ部の表面には、ソース電極パッドおよびゲート電極パッドが形成されており、上記第２チップ部の表面には、表面ソース電極パッドおよびドレイン電極パッドが形成されており、上記ソース電極パッドと上記ドレイン電極パッドとが、第１ワイヤーによって接続されており、上記ゲート電極パッドと上記表面ソース電極パッドとが、第２ワイヤーによって接続されている構成である。
　上記の構成によれば、第１チップ部にはゲート電極パッドが形成されており、第２チップ部の表面には表面ソース電極パッドが形成されており、上記表面ソース電極パッドと上記ゲート電極パッドとは、互いに第２ワイヤーによって接続されている。
　そのため、上記表面ソース電極パッドが形成される代わりに、上記第２チップ部の裏面にソース電極パッドが形成されており、上記ソース電極パッドと上記ゲート電極パッドとが接続される構成と比較して、上記ソース電極パッドと上記ゲート電極パッドとの間の電流経路の長さよりも、上記表面ソース電極パッドと上記ゲート電極パッドとの間の電流経路の長さを短くすることができる。
　これにより、当該半導体装置におけるリンギングの発生を抑制することができる。
　さらに、本態様に係る構成によれば、第１チップ部のゲート電極パッドが、第２ワイヤーを介して、第２チップ部の表面ソース電極パッドと接続される。この表面ソース電極パッドは、第２チップ部の裏面（基板と接する面）に形成されたソース電極パッドと同電位である。ここで、図１２に示す従来の半導体装置の構成では、ＧａＮトランジスタ９０３のゲート電極パッド９３３は、第２ワイヤー９６２を介してダイパッド部９２０ａと接続される構成であるため、ダイパッド部９２０ａ上に、第２ワイヤー９６２を配置するためのスペースが必要であった。一方、本態様の構成では、第１チップ部のゲート電極パッドと基板とを接続するワイヤーを持たないので、上記基板上に、ワイヤーを配置するためのスペースが必要でない。そのため、基板の面積を小さくすることができ、ひいては、半導体装置のパッケージサイズを小型化することができる。
　また、本発明の態様２に係る半導体装置は、上記態様１において、上記基板の表面において、少なくとも上記第１チップ部と上記第２チップ部との間に溝が形成されている構成であってもよい。
　上記の構成によれば、基板の表面において、第１チップ部と第２チップ部との間に溝が形成されている。
　ところで、２つのチップを互いに異なるダイボンド材を用いて基板上に接合する場合、一方のダイボンド材と他方のダイボンド材とが重なっていると、上記一方のダイボンド材は、上記基板に対する十分な接合強度が得られない。さらに、上記一方のダイボンド材の厚みに上記他方のダイボンド材の厚みが加わることによって、半導体装置において形成される電流経路の熱抵抗が上昇することになる。
　しかし、当該半導体装置では、ダイボンド材の流れる範囲が溝によって限定されるために、一方のダイボンド材を接着する位置まで他方のダイボンド材が流れ込むことがない。従って、上記一方のダイボンド材は、上記他方のダイボンド材の上に重なることがないので、上記基板に対する十分な接合強度を得ることができる。また、当該半導体装置では、電流経路の熱抵抗の上昇が発生しない。
　また、第１または第２チップ部を、ダイボンド材を介して上記基板上に配置する際、上記第１または第２チップ部と上記基板との間からはみ出た上記ダイボンド材は、上記溝に流れ込むことになる。そのため、上記ダイボンド材が、上記溝の位置を越えて流れることがない。
　従って、上記第１または第２チップ部の一方と上記基板との間からはみ出た上記ダイボンド材は、上記基板上において、上記第１または第２チップ部の他方を配置する位置にまで流れることがない。
　そのため、当該半導体装置では、上記第１または第２チップ部と上記基板とを接合するための上記ダイボンド材が、上記第１または第２チップ部からはみ出て拡がる領域を考慮して、上記第１チップ部と上記第２チップ部との間隔を設定する必要がない。
　従って、上記第１チップ部の配置位置と上記第２チップ部の配置位置との間隔を、従来よりも狭くすることができる。これにより、上記第１チップ部と上記第２チップ部との間を接続するワイヤーの長さを短小化することができる。その結果、当該半導体装置におけるリンギングの発生を抑制することができる。
　さらに、液状化した状態のダイボンド材上にあるチップ部を置いた場合、そのチップ部は、上記ダイボンド材が拡がる範囲において移動し得る。しかし、当該半導体装置では、ダイボンド材の流れる範囲が溝によって制限されるので、上記第１チップ部および上記第２チップ部の移動範囲も上記溝によって制限される。
　従って、基板上における第１チップ部および第２チップ部の搭載位置をより正確に規定することができる。
　さらに、本発明の態様３に係る半導体装置は、上記態様２において、上記基板の表面全体の領域を、上記第１チップ部が配置された第１の領域、および上記第２チップ部が配置された第２の領域からなる２つの領域に分割するように、上記溝が形成されている構成であってもよい。
　上記の構成によれば、第１チップ部と、第２チップ部との間に、基板を２つの領域に分割するように溝が形成されている。
　そのため、第１または第２チップ部の一方と上記基板との間からはみ出したダイボンド材は、上記基板の表面のどこを移動するとしても、上記第１または第２チップの他方が配置される領域に流れ込むことなく、上記溝の中に流入する。
　このように、基板上の領域を２つ領域に分割する溝を設けるという単純な構成によって、上記ダイボンド材が流れて拡がる範囲を制限することができる。
　さらに、本発明の態様４に係る半導体装置は、上記態様２または３において、上記基板の表面において、上記第１チップ部が配置された領域および上記第２チップ部が配置された領域の少なくともいずれか一方の領域を囲むように、上記溝が形成されている構成であってもよい。
　上記の構成によれば、溝は、第１チップ部が配置された領域および第２チップ部が配置された領域の少なくともいずれか一方の領域を囲むように形成されている。
　例えば、上記基板上において、上記第２チップ部が配置される領域を囲むように、上記溝が形成されているとする。この構成の場合、上記第２チップ部を上記基板に配置する際に、上記第２チップ部と上記基板との間からはみ出したダイボンド材は、上記基板上における四方のいずれの方向にはみ出したとしても、上記溝の中に流入することになる。
　そのため、上記ダイボンド材が流れる移動範囲は、上記溝の形状によって規定される領域内に制限されることになる。これにより、上記第１チップ部など、上記第２チップ部以外の素子を上記基板上に配置する際に、上記溝によって規定される領域外の位置を選択して配置すれば、上記ダイボンド材が、上記素子を配置する位置に流れ込むことがない。
　また、上記第２チップ部が配置される領域を囲む溝の他に、上記第１チップ部が配置される領域を囲む溝がさらに形成されていてもよい。この場合、上記第１チップ部および上記第２チップ部を上記基板に接合するために使用するダイボンド材の移動範囲が、各溝によって規定される領域内にそれぞれ制限されることになる。
　さらに、本発明の態様５に係る半導体装置は、上記態様２～４のいずれかにおいて、上記溝の深さが、上記第１チップ部または上記第２チップ部と上記基板との間に配置されたダイボンド材の厚みの２倍以上であり、上記溝の幅が、上記ダイボンド材の厚み以上である構成であってもよい。
　上記構成によれば、基板上における全ての方向に、ダイボンド材の厚みと等しい厚みの余分なダイボンド材が均等に流れ出て、溝に流れ込むと仮定した場合に、ダイボンド材が溝を超えることがないために十分な溝の深さを有する。また、溝に流れ込んだダイボンド材が溝から溢れ出ることがないために十分な溝の幅を有する。
　従って、上記溝により、上記ダイボンド材が基板上において流れる移動範囲を、より確実に制限することができる。
　さらに、本発明の態様６に係る半導体装置は、上記態様１～５のいずれかにおいて、上記基板上において、上記ソース電極パッド、上記ゲート電極パッド、上記表面ソース電極パッド、および上記ドレイン電極パッドが、この順で一列に並ぶように配置されており、上記第１ワイヤーおよび上記第２ワイヤーは、上記半導体装置の平面視において、上記第２ワイヤーが上記第１ワイヤーの真下の位置となるようにそれぞれ配設されている構成であってもよい。
　上記の構成によれば、第１ワイヤーおよび第２ワイヤーは、当該半導体装置の平面視において、上記第２ワイヤーが上記第１ワイヤーの真下の位置となるようにそれぞれ配設されている。
　そのため、当該半導体装置を平面視したときにおける電流経路のループ面積はほぼゼロとなる。その結果、当該半導体装置におけるリンギングの発生を最小限に抑制することができる。
　さらに、本発明の態様７に係る半導体装置は、上記態様１～６のいずれかにおいて、上記第１チップ部および上記第２チップ部が、熱硬化性樹脂のダイボンド材を介して、上記基板上に配置されている構成であってもよい。
　上記の構成によれば、第１チップ部および第２チップ部の両者が、熱硬化性樹脂のダイボンド材、例えばＡｇペーストなどのエポキシ樹脂からなるダイボンド材を介して、基板上に配置される。本態様に係る半導体装置の製造においては、第１チップ部が硬化性樹脂のダイボンド材を介して基板上にダイボンドされた後、キュアによりダイボンド材が硬化される。ここで、熱硬化性樹脂は、熱により硬化した後、再度加熱されたとしても再融解しないという特徴を有する。従って、このように硬化されたダイボンド材は、第２チップ部がダイボンドされるときの加熱温度によっても再溶融することがない。そのため、第２チップ部のダイボンド時に、第１チップ部の位置ずれが発生することがない。従って、第１チップ部および第２チップ部の両者が、基板上における所定の位置に正確にダイボンドされる。
　なお、本発明の態様８に係る半導体装置は、上記態様１～７のいずれかにおいて、上記第１チップ部はＧａＮ層を有する電界効果トランジスタであり、上記第２チップ部はＭＯＳ型の電界効果トランジスタである構成であってもよい。
　上記の構成によれば、第１チップ部が、高耐圧、高速動作性、高耐熱性、低オン抵抗などの優れた性質を有しているＧａＮ層を有する電界効果トランジスタである。
　このような第１チップ部を、該第１チップ部の制御素子としての第２チップ部と組み合わせて動作させる当該半導体装置は、そのスイッチング特性が比較的高いものとなる。
　また、上記いずれかの半導体装置をスイッチング素子として備えた電子機器も、本発明の範囲に含まれる。
　〔付記事項〕
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、冷蔵庫、エアコンなどの電子機器類に特に好適に利用することができる。
　１、１Ａ、２００、３００　半導体装置
　３、３０３、４０３　ＧａＮトランジスタ（第１チップ部）
　４、２０４、３０４、４０４　ＭＯＳトランジスタ（第２チップ部）
　５１　半田（ダイボンド材）
　５２　樹脂ダイボンド材
　２０　リードフレーム
　２０ａ　ダイパッド部（基板）
　２１、２１Ａ　溝
　３２　ソース電極パッド
　３３　ゲート電極パッド
　４１　ドレイン電極パッド
　４２ａ　表面ソース電極パッド

Claims (5)

  1. 　第１チップ部および第２チップ部が基板上に配置された半導体装置であって、
    　上記第１チップ部の表面には、ソース電極パッドおよびゲート電極パッドが形成されており、
    　上記第２チップ部の表面には、表面ソース電極パッドおよびドレイン電極パッドが形成されており、
    　上記ソース電極パッドと上記ドレイン電極パッドとが、第１ワイヤーによって接続されており、
    　上記ゲート電極パッドと上記表面ソース電極パッドとが、第２ワイヤーによって接続されていること
    を特徴とする半導体装置。
  2. 　上記基板の表面において、少なくとも上記第１チップ部と上記第２チップ部との間に溝が形成されていること
    を特徴とする請求項１に記載の半導体装置。
  3. 　上記基板の表面全体の領域を、上記第１チップ部が配置された第１の領域、および上記第２チップ部が配置された第２の領域からなる２つの領域に分割するように、上記溝が形成されていること
    を特徴とする請求項２に記載の半導体装置。
  4. 　上記基板上において、上記ソース電極パッド、上記ゲート電極パッド、上記表面ソース電極パッド、および上記ドレイン電極パッドが、この順で一列に並ぶように配置されており、
    　上記第１ワイヤーおよび上記第２ワイヤーは、上記半導体装置の平面視において、上記第２ワイヤーが上記第１ワイヤーの真下の位置となるようにそれぞれ配設されていること
    を特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 　請求項１～４のいずれか１項に記載の半導体装置をスイッチング素子として備えていること
    を特徴とする電子機器。
     
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