JP7090579B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7090579B2
JP7090579B2 JP2019088315A JP2019088315A JP7090579B2 JP 7090579 B2 JP7090579 B2 JP 7090579B2 JP 2019088315 A JP2019088315 A JP 2019088315A JP 2019088315 A JP2019088315 A JP 2019088315A JP 7090579 B2 JP7090579 B2 JP 7090579B2
Authority
JP
Japan
Prior art keywords
frame portion
semiconductor element
frame
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019088315A
Other languages
English (en)
Other versions
JP2020184578A (ja
Inventor
英樹 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2019088315A priority Critical patent/JP7090579B2/ja
Priority to CN202010363436.2A priority patent/CN111916420B/zh
Publication of JP2020184578A publication Critical patent/JP2020184578A/ja
Application granted granted Critical
Publication of JP7090579B2 publication Critical patent/JP7090579B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、段差のあるリードフレームに複数の半導体素子が搭載され、ボンディングヘッドに取り付けられたキャピラリの先端を複数の半導体素子のワイヤボンディング領域に接触させることでワイヤボンディングされる半導体装置およびその製造方法に関するものである。
パワー半導体装置では、複数の半導体素子間を配線するために、金ワイヤ、銀ワイヤ、銅ワイヤ、またはアルミワイヤを用いて、熱を加えながら超音波を印加し接合する方法が採用されている。キャピラリが取り付けられたボンディングヘッドの円弧動作によりワイヤボンディングされる。
例えば特許文献１には、段差のないリードフレームなどの基板に搭載された半導体素子を傾けた状態で配置することで、キャピラリのワイヤボンディング領域への接触を避けてワイヤボンディング領域下の集積回路にクラックなどのダメージを与えないようにする技術が開示されている。
特開２００４－１４６３７号公報
段差のあるリードフレームでは、上側部分に搭載された半導体素子、下側部分に搭載された半導体素子の順にワイヤボンディングされ、ボンディングヘッドにおける上側部分に搭載された半導体素子から下側部分に搭載された半導体素子への高さ分の移動は円弧動作により行われる。
上側部分と下側部分に搭載された半導体素子が水平面に配置されている場合、上側部分に搭載された半導体素子についてはキャピラリの先端が接合面であるワイヤボンディング領域に垂直に当たるが、下側部分に搭載された半導体素子についてはキャピラリが傾くことからキャピラリの先端がワイヤボンディング領域に片当たりする。そのため、下側部分に搭載された半導体素子については接合エネルギーが適切に接合面に伝わらず、半導体素子とワイヤとの接合性が低下するという問題があった。
また、特許文献１に記載の技術では、第１半導体チップ側の第２半導体チップのワイヤボンディング領域の高さ位置が第１半導体チップのワイヤボンディング領域の高さ位置より高くなるように第２半導体チップが基板上に接着材で傾斜させて搭載されており、段差のあるリードフレームに第１，第２半導体チップが搭載されることについては想定されていない。
そこで、本発明は、キャピラリの先端に対する半導体素子の接合面への片当たりを抑制し、半導体素子とワイヤとの接合性を向上させる技術を提供することを目的とする。
本発明に係る半導体装置は、第１半導体素子および第２半導体素子と、前記第１半導体素子が搭載された第１フレーム部と、前記第２半導体素子が搭載された第２フレーム部とを有し、かつ、前記第１フレーム部が第１高さに位置し前記第２フレーム部が前記第１高さよりも低い第２高さに位置するリードフレームとを備え、前記第２フレーム部の上面は、前記第１フレーム部の上面に対して傾斜し、前記第２フレーム部の下面は水平面である。
本発明によれば、キャピラリの先端に対する第２半導体素子の接合面への片当たりを抑制することができる。これにより、第２半導体素子の接合面に対して接合エネルギーが伝わりやすくなることから、第２半導体素子とワイヤとの接合性を向上させることができる。
実施の形態１に係る半導体装置の断面模式図である。 第１フレーム部上の第１半導体素子にワイヤボンディングする際のボンディングヘッドと第１フレーム部の位置関係を示す断面模式図である。 第２フレーム部上の第２半導体素子にワイヤボンディングする際のボンディングヘッドと第２フレーム部の位置関係を示す断面模式図である。 実施の形態１に係る半導体装置であって、第２半導体素子の位置ずれと第２半導体素子の表面にはんだ付着が生じた状態における第２フレーム部およびその周辺の断面模式図である。 実施の形態２に係る半導体装置が備える第２フレーム部およびその周辺の断面模式図である。 実施の形態２に係る半導体装置が備える第２半導体素子の表面へのはんだ這い上がりが発生した場合における第２フレーム部およびその周辺の断面模式図である。 実施の形態３に係る半導体装置が備える第２フレーム部およびその周辺の断面模式図である。 実施の形態３に係る半導体装置においてはんだ流れが発生した場合における第２フレーム部およびその周辺の断面模式図である。 実施の形態４に係る半導体装置が備える第２フレーム部およびその周辺の断面模式図である。
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置の断面模式図である。
図１に示すように、半導体装置は、半導体素子５，６，７、第１リードフレーム１、第２リードフレーム２、第３リードフレーム３、放熱板１１、絶縁層１２、および封止材１０を備えている。
第２リードフレーム２は、第１リードフレーム１に対して同じ高さ位置に横方向に離間した状態で配置されている。半導体素子５は、はんだ４を介して第２リードフレーム２のフレーム部２ａに搭載されている。第２リードフレーム２のフレーム部２ａは第１高さに位置し、フレーム部２ａの上面は水平面である。
ここで、フレーム部２ａは第２リードフレーム２における半導体素子５が搭載される部分およびその周辺である。フレーム部２ａが第１フレーム部に相当し、半導体素子５が第１半導体素子に相当する。
第３リードフレーム３は、第２リードフレーム２に対して横方向に離間した状態で配置されている。半導体素子６は、はんだ４を介して第３リードフレーム３のフレーム部３ａに搭載されている。半導体素子７は、はんだ４を介して第３リードフレーム３のフレーム部３ｂに搭載されている。
フレーム部３ａ，３ｂは、絶縁層１２を介して放熱板１１に配置されている。フレーム部３ａ，３ｂは第１高さよりも低い第２高さに位置している。フレーム部３ａ，３ｂの上面は、フレーム部２ａの上面に対して傾斜する傾斜面である。具体的には、フレーム部３ａ，３ｂの上面は、フレーム部２ａ側からフレーム部２ａとは反対側に渡って上方から下方に傾斜する傾斜面である。そのため、フレーム部３ａ，３ｂにおけるフレーム部２ａとは反対側のそれぞれの端部に隣接する位置に、段差３ｄ，３ｅが形成されている。なお、段差３ｄはフレーム部３ｂにおけるフレーム部２ａ側の端部により形成され、段差３ｅは第３リードフレーム３のフレーム部３ｃにおける内側の端部に形成されている。
また、フレーム部３ａ，３ｂの下面は水平面である。このようにフレーム部３ａ，３ｂ全体が傾いているのではなく、フレーム部３ａ，３ｂの上面のみに傾斜面が形成されることで、フレーム部３ａ，３ｂの下側に配置される絶縁層１２の厚みを均一にすることができる。
ここで、フレーム部３ａは第３リードフレーム３における半導体素子６が搭載される部分およびその周辺であり、フレーム部３ｂは第３リードフレーム３における半導体素子７が搭載される部分およびその周辺である。フレーム部３ａ，３ｂが第２フレーム部に相当し、半導体素子６，７が第２半導体素子に相当する。また、第１リードフレーム１、第２リードフレーム２、および第３リードフレーム３が第１フレーム部と第２フレーム部とを有するリードフレームに相当する。
第１リードフレーム１と半導体素子５はワイヤ８ａで接続され、半導体素子５と半導体素子６はワイヤ８ｂで接続されている。半導体素子６と半導体素子７と第３リードフレーム３はワイヤ９で接続されている。なお、ワイヤ８ａ，８ｂ，９は、金ワイヤ、銀ワイヤ、銅ワイヤ、またはアルミワイヤである。
封止材１０は樹脂からなり、半導体素子５，６，７、第１リードフレーム１の一端部を除く部分、第２リードフレーム２、第３リードフレーム３の一端部を除く部分、絶縁層１２、および放熱板１１の底面を除く部分を覆いこれらを保護する。
次に、図２と図３を用いて、半導体装置の製造方法におけるワイヤボンディングについて説明する。図２は、フレーム部２ａ上の半導体素子５にワイヤボンディングする際のボンディングヘッド１３とフレーム部２ａの位置関係を示す断面模式図である。図３は、フレーム部３ｂ上の半導体素子７にワイヤボンディングする際のボンディングヘッド１３とフレーム部３ｂの位置関係を示す断面模式図である。
図２に示すように、ボンディングヘッド１３はボンディングヘッド１３の中心軸とフレーム部２ａの上面が平行となるように配置される。ボンディングヘッド１３に取り付けられたアルミナからなるキャピラリ１４の先端が半導体素子５のボンディングパッドなどのワイヤボンディング領域に対して垂直に接触することで、半導体素子５に対してワイヤボンディングが行われる。
次に、ボンディングヘッド１３は図２に示す位置から図３に示す位置へ円弧動作により移動する。そのため、ボンディングヘッド１３およびキャピラリ１４はフレーム部２ａの上面に対して傾いた状態となるが、フレーム部３ｂの上面はフレーム部２ａの上面に対して傾斜しており、図３に示すように、ボンディングヘッド１３はボンディングヘッド１３の中心軸とフレーム部３ｂの上面が平行となるように配置される。
キャピラリ１４の先端が半導体素子７のワイヤボンディング領域に対して垂直に接触することで、半導体素子７に対してワイヤボンディングが行われる。ワイヤボンディングの際、キャピラリ１４の先端が接合面であるワイヤボンディング領域に対して垂直に接触することで接合面に対して接合エネルギーが伝わりやすくなる。半導体素子６についても半導体素子７と同様の方法でワイヤボンディングが行われるため説明を省略する。
なお、第１フレームであるフレーム部２ａは第２リードフレーム２に形成され、第２フレームであるフレーム部３ａ，３ｂは第３リードフレーム３に形成されるとして説明を行ったが、フレーム部２ａおよびフレーム部３ａ，３ｂは共に第２リードフレーム２または第３リードフレーム３に形成されていてもよい。
また、キャピラリ１４はアルミナにジルコニアを添加した材料により形成されていてもよい。さらに、キャピラリ１４の先端はポリッシュ仕上げ加工またはマット仕上げ加工されていてもよい。
以上のように、実施の形態１に係る半導体装置は、半導体素子５，６，７と、半導体素子５が搭載されたフレーム部２ａと、半導体素子６，７が搭載されたフレーム部３ａ，３ｂとを有し、かつ、フレーム部２ａが第１高さに位置しフレーム部３ａ，３ｂが第１高さよりも低い第２高さに位置するリードフレームとを備え、フレーム部３ａ，３ｂの上面は、フレーム部２ａの上面に対して傾斜する。
また、実施の形態１に係る半導体装置の製造方法は、ボンディングヘッド１３の中心軸とフレーム部２ａの上面が平行となるようにボンディングヘッド１３を配置し、ボンディングヘッド１３に取り付けられたキャピラリ１４の先端を半導体素子５のワイヤボンディング領域に対して垂直に接触させる工程（ａ）と、ボンディングヘッド１３の中心軸とフレーム部３ａ，３ｂの上面が平行となるようにボンディングヘッド１３を配置し、キャピラリ１４の先端を半導体素子６，７のワイヤボンディング領域に対して垂直に接触させる工程（ｂ）とを備え、ボンディングヘッド１３における工程（ａ）から工程（ｂ）への高さ分の移動は円弧動作により行われる。
したがって、キャピラリ１４の先端に対する半導体素子６，７の接合面への片当たりを抑制することができる。これにより、半導体素子６，７の接合面に対して接合エネルギーが伝わりやすくなることから、半導体素子６，７とワイヤ９との接合性を向上させることができる。以上より、半導体装置の耐久性の向上と歩留りの向上を図ることが可能となる。
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図４は、実施の形態１に係る半導体装置であって、半導体素子７の位置ずれと半導体素子７の表面にはんだ付着が生じた状態におけるフレーム部３ｂおよびその周辺の断面模式図である。図５は、実施の形態２に係る半導体装置が備えるフレーム部３ｂおよびその周辺の断面模式図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
最初に、実施の形態１に係る半導体装置において発生し得る問題点について簡単に説明する。図４に示すように、半導体素子７が搭載されるフレーム部３ｂの上面が傾斜面であるため、フレーム部３ｂにおけるフレーム部２ａとは反対側の端部に隣接する位置に段差３ｅが形成されている。そのため、半導体素子７のダイボンディング後に、はんだ流れが発生することで半導体素子７に位置ずれが発生したり、さらには位置ずれに伴い段差３ｅからはみ出たはんだ４ａが半導体素子７の表面に付着する可能性がある。実施の形態２はこのような課題を解決するものである。
図５に示すように、実施の形態２では、フレーム部３ｂにおけるフレーム部２ａとは反対側の端部に、フレーム部３ｂにおけるフレーム部２ａ側の上面よりも上方に突出する段差３ｅが形成されている。段差３ｅの上端部には、半導体素子７側に突出する突起部１５が形成されている。突起部１５の先端が半導体素子７におけるフレーム部２ａとは反対側の端に当接することで、突起部１５は半導体素子７を支持している。
以上のように、実施の形態２に係る半導体装置では、フレーム部３ｂの上面は、フレーム部２ａ側からフレーム部２ａとは反対側に渡って上方から下方に傾斜し、フレーム部３ｂにおけるフレーム部２ａとは反対側の端部に隣接する位置に、フレーム部２ａ側の上面よりも上方に突出する段差３ｅと、段差３ｅの上端部から半導体素子７側に突出し半導体素子７を支持する突起部１５が形成されている。
したがって、突起部１５により、はんだ流れが発生することで半導体素子７に位置ずれが発生したり、半導体素子７の表面にはんだ４ａが付着することを抑制できる。
実施の形態２では、フレーム部３ｂに突起部１５が形成された場合について説明を行ったが、フレーム部３ａにも突起部１５が形成されていてもよい。この場合、上記と同様の効果が得られる。
＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図６は、実施の形態２に係る半導体装置が備える半導体素子７の表面へのはんだ這い上がりが発生した場合におけるフレーム部３ｂおよびその周辺の断面模式図である。図７は、実施の形態３に係る半導体装置が備えるフレーム部３ｂおよびその周辺の断面模式図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
最初に、実施の形態２に係る半導体装置において発生し得る問題点について簡単に説明する。図６に示すように、フレーム部３ｂにおけるフレーム部２ａとは反対側の端部に段差３ｅと突起部１５が形成されたため、半導体素子７のダイボンディング後に段差３ｅと突起部１５を伝ってはんだ４ａが半導体素子７の表面側へ這い上がる可能性がある。実施の形態３はこのような課題を解決するものである。
図７に示すように、実施の形態３では、フレーム部３ｂにおける段差３ｅの基端部の周辺にＶ字状の溝１６が形成されている。溝１６はフレーム部３ｂにおける突起部１５の下側に形成され、溝１６の開口側は溝１６の奥側よりも広くなっている。
以上のように、実施の形態３に係る半導体装置では、フレーム部３ｂにおける段差３ｅの基端部の周辺にＶ字状の溝１６が形成されたため、溝１６が半導体素子７を接合する際にはみ出したはんだ４ａのはんだ溜まりとして機能する。これにより、半導体素子７のダイボンディング後に段差３ｅと突起部１５を伝ってはんだ４ａが半導体素子７の表面側へ這い上がることを抑制できる。
実施の形態３では、フレーム部３ｂに溝１６が形成された場合について説明を行ったが、フレーム部３ａにも突起部１５と共に溝１６が形成されていてもよい。この場合、上記と同様の効果が得られる。
＜実施の形態４＞
次に、実施の形態４に係る半導体装置について説明する。図８は、実施の形態３に係る半導体装置においてはんだ流れが発生した場合におけるフレーム部３ｂおよびその周辺の断面模式図である。図９は、実施の形態４に係る半導体装置が備えるフレーム部３ｂおよびその周辺の断面模式図である。なお、実施の形態４において、実施の形態１～３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
最初に、実施の形態３に係る半導体装置において発生し得る問題点について簡単に説明する。図８に示すように、フレーム部３ｂにおける突起部１５の基端部の周辺にＶ字状の溝１６が形成されたため、半導体素子７を接合する際にはみ出したはんだ４ａが溝１６に流れることにより、半導体素子７の下面にあるはんだ４が不足する可能性がある。実施の形態４はこのような課題を解決するものである。
図９に示すように、実施の形態４では、フレーム部３ｂの上面における半導体素子７が搭載される搭載部３ｆに、半導体素子７の平面視輪郭よりも０．１ｍｍ以上０．３ｍｍ以下大きいサイズを有するＡｇめっき層１７が形成されている。Ａｇめっき層１７は、フレーム部３ｂの上面で材質および表面性状を変化させることではんだの濡れ性を低下させる目的で形成されている。Ａｇめっき層１７の上面にはんだ４を介して半導体素子７が接合される。
以上のように、実施の形態４に係る半導体装置では、フレーム部３ｂの上面における半導体素子７が搭載される搭載部３ｆに、半導体素子７の平面視輪郭よりも０．１ｍｍ以上０．３ｍｍ以下大きいサイズを有するＡｇめっき層１７が形成されている。
したがって、フレーム部３ｂの上面におけるはんだ４の濡れ性を低下させることで、はんだ流れにより半導体素子７の下面にあるはんだ４が不足することを、半導体素子７の位置ずれと共に抑制できる。
実施の形態４では、フレーム部３ｂにＡｇめっき層１７が形成された場合について説明を行ったが、フレーム部３ａにも突起部１５および溝１６と共にＡｇめっき層１７が形成されていてもよい。この場合、上記と同様の効果が得られる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 第１リードフレーム、２ 第２リードフレーム、２ａ フレーム部、３ 第３リードフレーム、３ａ，３ｂ フレーム部、３ｆ 搭載部、５，６，７ 半導体素子、１３ ボンディングヘッド、１４ キャピラリ、１５ 突起部、１６ 溝、１７ Ａｇめっき層。

Claims (5)

  1. 第１半導体素子および第２半導体素子と、
    前記第１半導体素子が搭載された第１フレーム部と、前記第２半導体素子が搭載された第２フレーム部とを有し、かつ、前記第１フレーム部が第１高さに位置し前記第２フレーム部が前記第１高さよりも低い第２高さに位置するリードフレームと、を備え、
    前記第２フレーム部の上面は、前記第１フレーム部の上面に対して傾斜し、
    前記第２フレーム部の下面は水平面である、半導体装置。
  2. 前記第２フレーム部の前記上面は、前記第１フレーム部側から前記第１フレーム部とは反対側に渡って上方から下方に傾斜し、
    前記第２フレーム部における前記第１フレーム部とは反対側の端部に隣接する位置に、前記第１フレーム部側の上面よりも上方に突出する段差と、
    前記段差の上端部から前記第２半導体素子側に突出し前記第２半導体素子を支持する突起部が形成された、請求項１に記載の半導体装置。
  3. 前記第２フレーム部における前記段差の基端部の周辺にＶ字状の溝が形成された、請求項２に記載の半導体装置。
  4. 前記第２フレーム部の前記上面における前記第２半導体素子が搭載される搭載部に、前記第２半導体素子の平面視輪郭よりも０．１ｍｍ以上０．３ｍｍ以下大きいサイズを有するＡｇめっき層が形成された、請求項１から請求項３のいずれか１つに記載の半導体装置。
  5. 請求項１から請求項４のいずれか１つに記載の半導体装置を製造する半導体装置の製造方法であって、
    （ａ）ボンディングヘッドの中心軸と前記第１フレーム部の上面が平行となるように前記ボンディングヘッドを配置し、前記ボンディングヘッドに取り付けられたキャピラリの先端を前記第１半導体素子のワイヤボンディング領域に対して垂直に接触させる工程と、
    （ｂ）前記ボンディングヘッドの中心軸と前記第２フレーム部の上面が平行となるように前記ボンディングヘッドを配置し、前記キャピラリの先端を前記第２半導体素子のワイヤボンディング領域に対して垂直に接触させる工程と、を備え、
    前記ボンディングヘッドにおける前記工程（ａ）から前記工程（ｂ）への高さ分の移動は円弧動作により行われる、半導体装置の製造方法。
JP2019088315A 2019-05-08 2019-05-08 半導体装置およびその製造方法 Active JP7090579B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019088315A JP7090579B2 (ja) 2019-05-08 2019-05-08 半導体装置およびその製造方法
CN202010363436.2A CN111916420B (zh) 2019-05-08 2020-04-30 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019088315A JP7090579B2 (ja) 2019-05-08 2019-05-08 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2020184578A JP2020184578A (ja) 2020-11-12
JP7090579B2 true JP7090579B2 (ja) 2022-06-24

Family

ID=73044247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019088315A Active JP7090579B2 (ja) 2019-05-08 2019-05-08 半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP7090579B2 (ja)
CN (1) CN111916420B (ja)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223640A (ja) 1999-01-29 2000-08-11 Nec Kyushu Ltd 半導体装置用リードフレーム、半導体装置、および半導体装置の製造方法
JP2003347347A (ja) 2002-05-29 2003-12-05 Sharp Corp ワイヤボンディング装置およびワイヤボンディング方法
JP2007258433A (ja) 2006-03-23 2007-10-04 Sharp Corp 半導体装置およびその製造方法、並びに、電子機器
JP2009141068A (ja) 2007-12-05 2009-06-25 Panasonic Corp 半導体装置
CN101788110A (zh) 2009-01-23 2010-07-28 财团法人工业技术研究院 发光二极管照明模块与封装方法
WO2014065124A1 (ja) 2012-10-25 2014-05-01 シャープ株式会社 半導体装置および電子機器
JP2015032802A (ja) 2013-08-07 2015-02-16 三菱電機株式会社 半導体装置
JP2015043380A (ja) 2013-08-26 2015-03-05 富士電機株式会社 半導体装置
US20160343644A1 (en) 2014-05-12 2016-11-24 Mitsubishi Electric Corporation Power semiconductor device and method of manufacturing the same
WO2017138072A1 (ja) 2016-02-08 2017-08-17 三菱電機株式会社 半導体装置
JP2018157222A (ja) 2013-04-16 2018-10-04 ローム株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770676B2 (ja) * 1986-09-29 1995-07-31 松下電子工業株式会社 半導体装置
JPS6379651U (ja) * 1986-11-12 1988-05-26
JPS63136684A (ja) * 1986-11-28 1988-06-08 Hitachi Ltd 光電子装置およびその製造方法ならびにその方法に用いるリ−ドフレ−ム
JP2518247Y2 (ja) * 1990-11-09 1996-11-27 兵庫日本電気株式会社 リードフレーム
JPH0729944A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp ワイヤボンダ装置及びそのベースボンドレベル検出方法
JPH09260577A (ja) * 1996-03-25 1997-10-03 Iwate Toshiba Electron Kk リードフレーム及び半導体装置及びその製造方法
JP2005109029A (ja) * 2003-09-29 2005-04-21 Nichiden Seimitsu Kogyo Kk リードフレーム及びその製造方法
JP4590961B2 (ja) * 2004-07-20 2010-12-01 株式会社デンソー 電子装置
JP2006294710A (ja) * 2005-04-06 2006-10-26 Nec Corp 傾き補正方法、ワイヤボンディング方法及びワイヤボンディング装置
JP5256159B2 (ja) * 2009-09-30 2013-08-07 新電元工業株式会社 半導体パッケージ
KR20120081459A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지
JP6787118B2 (ja) * 2016-12-28 2020-11-18 三菱電機株式会社 半導体装置、電力変換装置、リードフレーム、および半導体装置の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223640A (ja) 1999-01-29 2000-08-11 Nec Kyushu Ltd 半導体装置用リードフレーム、半導体装置、および半導体装置の製造方法
JP2003347347A (ja) 2002-05-29 2003-12-05 Sharp Corp ワイヤボンディング装置およびワイヤボンディング方法
JP2007258433A (ja) 2006-03-23 2007-10-04 Sharp Corp 半導体装置およびその製造方法、並びに、電子機器
JP2009141068A (ja) 2007-12-05 2009-06-25 Panasonic Corp 半導体装置
CN101788110A (zh) 2009-01-23 2010-07-28 财团法人工业技术研究院 发光二极管照明模块与封装方法
WO2014065124A1 (ja) 2012-10-25 2014-05-01 シャープ株式会社 半導体装置および電子機器
JP2018157222A (ja) 2013-04-16 2018-10-04 ローム株式会社 半導体装置
JP2015032802A (ja) 2013-08-07 2015-02-16 三菱電機株式会社 半導体装置
JP2015043380A (ja) 2013-08-26 2015-03-05 富士電機株式会社 半導体装置
US20160343644A1 (en) 2014-05-12 2016-11-24 Mitsubishi Electric Corporation Power semiconductor device and method of manufacturing the same
WO2017138072A1 (ja) 2016-02-08 2017-08-17 三菱電機株式会社 半導体装置
US20190043788A1 (en) 2016-02-08 2019-02-07 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
JP2020184578A (ja) 2020-11-12
CN111916420A (zh) 2020-11-10
CN111916420B (zh) 2024-07-23

Similar Documents

Publication Publication Date Title
US6621152B2 (en) Thin, small-sized power semiconductor package
JP5732286B2 (ja) 半導体装置の製造方法
US8102035B2 (en) Method of manufacturing a semiconductor device
JP3748849B2 (ja) 樹脂封止型半導体装置
JP2006517744A (ja) 代替のｆｌｍｐパッケージ設計およびそのパッケージ製造方法
JP2014220439A (ja) 半導体装置の製造方法および半導体装置
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
JP2006261485A (ja) 半導体装置およびその製造方法
TW201505145A (zh) 半導體裝置及其製造方法
JP6092084B2 (ja) 半導体装置および半導体装置の製造方法
JP2006344898A (ja) 半導体装置及びその製造方法
JP5767294B2 (ja) 半導体装置
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
JP5795411B2 (ja) 半導体装置
JP7090579B2 (ja) 半導体装置およびその製造方法
JP2016157880A (ja) 半導体装置の製造方法および半導体装置
JP7200899B2 (ja) 半導体装置および半導体装置の製造方法
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP2010165777A (ja) 半導体装置及びその製造方法
JP5420737B2 (ja) 半導体装置の製造方法
US7582974B2 (en) Semiconductor device and method of manufacturing same
WO2024111058A1 (ja) 半導体装置および半導体装置の製造方法
KR20130004395U (ko) 반도체 패키지
JP4695672B2 (ja) 半導体装置
JP7473156B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220614

R150 Certificate of patent or registration of utility model

Ref document number: 7090579

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150