JP6897869B2 - 半導体モジュール - Google Patents

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Description

本発明は、半導体モジュールに関する。
複数の半導体素子のパッドにワイヤをボンディングして複数の半導体素子を並列駆動する半導体モジュールが用いられている（例えば、特許文献１参照）。
国際公開第２０１４／０４６０５８号
エポキシ系樹脂などで封止される半導体モジュールでは樹脂流入によってワイヤが流れる。従って、製造性と信頼性を確保するためにワイヤの細線化が難しい。しかし、ワイヤ径が太いと、ワイヤがボンディングされる半導体素子のパッドも大きくする必要があり、半導体素子の有効面積が減少するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は製造性と信頼性を確保しつつ、半導体素子の有効面積を増加させることができる半導体モジュールを得るものである。
本発明に係る半導体モジュールは、ベース板と、前記ベース板の上に配置され、パッドを有する半導体素子と、外部電極と、前記ベース板の上に配置され、第１の中継パッドと、前記第１の中継パッドよりも前記パッドの近くに配置された第２の中継パッドと、前記第１及び第２の中継パッドを接続する配線とを有する配線用素子と、前記外部電極と前記第１の中継パッドを接続する第１のワイヤと、前記パッドと前記第２の中継パッドを接続する第２のワイヤと、前記半導体素子、前記配線用素子及び前記第１及び第２のワイヤを封止する樹脂とを備え、前記第２のワイヤは前記第１のワイヤより細く、前記パッドは前記第１の中継パッドより小さく、前記半導体素子は複数のトランジスタを有し、前記第２の中継パッドは、前記複数のトランジスタのゲートにそれぞれ接続された複数のパッドを有し、前記複数のパッドと前記配線との間に複数のゲート抵抗がそれぞれ接続され、前記ゲート抵抗はシリコンを主たる成分とする材料からなることを特徴とする。
本発明では、配線用素子を用いることで半導体素子のパッドと配線用素子の中継パッドの距離を短くできるため、両者を接続するワイヤを細くしてもワイヤ強度を担保することができる。また、細いワイヤをボンディングする半導体素子のパッドは小さくできる。これにより、製造性と信頼性を確保しつつ、半導体素子の有効面積を増加させることができる。
実施の形態１に係る半導体モジュールを示す平面図である。 図１のＩ−ＩＩに沿った断面図である。 実施の形態１に係る配線用素子を示す平面図である。 図３のＩ−ＩＩに沿った断面図である。 図３の破線で囲んだ領域を拡大した平面図である。 実施の形態２に係る半導体モジュールを示す断面図である。
実施の形態に係る半導体モジュールについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体モジュールを示す平面図である。図２は図１のＩ−ＩＩに沿った断面図である。図３は、実施の形態１に係る配線用素子を示す平面図である。
ベース板である絶縁基板１の上面に回路パターン２が形成されて電極基板が構成されている。絶縁基板１の下面には例えばグリス又ははんだを介して冷却器と接続するための金属層３が形成されている。金属層３は、平坦なものに限らず、ピンフィン状又はブレード状の直接冷却可能な部分が形成されていてもよい。
同一平面上にある回路パターン２の上に半導体素子４ａ〜４ｄと配線用素子５が配置され、例えばはんだ等の接合材６で接合されている。半導体素子４ａ〜４ｄと配線用素子５の裏面には、回路パターン２にはんだ接合するための金属膜がそれぞれ形成されている。この金属膜は例えばニッケルを主たる材料とする。配線用素子５の近くに外部電極７ａ〜７ｅが配置されている。
半導体素子４ａ〜４ｄはＭＯＳＦＥＴである。これに限らず、半導体素子４ａ〜４ｄは、同じくスイッチング用素子であるＩＧＢＴ、又は還流用素子であるＳＢＤなど、通電可能な素子であればよい。還流用素子として、ＳＢＤではなく、ＭＯＳＦＥＴのボディダイオードを用いてもよい。何れの場合でも、通電損失を低減するために、研削などの工法によって耐圧保持などに必要十分な厚みに調整されている。一方、配線用素子５にはトランジスタ又はダイオードなどのデバイスは形成されていない。
配線用素子５の上面において、外部電極７ａ〜７ｅの近くに中継パッド８ａ〜８ｅが配置されている。中継パッド９ａ〜９ｅが中継パッド８ａ〜８ｅよりも半導体素子４ａ〜４ｄのパッド１３ａ〜１３ｅの近くに配置されている。配線１０ａ〜１０ｅが中継パッド８ａ〜８ｅと中継パッド９ａ〜９ｅをそれぞれ接続する。ワイヤ１１ａ〜１１ｅが外部電極７ａ〜７ｅと中継パッド８ａ〜８ｅをそれぞれ接続する。ワイヤ１２ａ〜１２ｅが半導体素子４ａ〜４ｄのパッド１３ａ〜１３ｅと中継パッド９ａ〜９ｅをそれぞれ接続する。
複数の半導体素子４ａ〜４ｄの表面電極であるソース電極に板状導体１４がはんだ等の接合材６により接合されている。複数の半導体素子４ａ〜４ｄの表面電極には、はんだ接合のために、例えばニッケルを主たる材料とする金属膜が形成されている。なお、板状導体１４とワイヤボンドツールとの干渉を防ぐため、半導体素子４ａ〜４ｄと配線用素子５のワイヤボンド後に板状導体１４を接合する必要がある。
素子及び電極を外気から絶縁するために樹脂１５が半導体素子４ａ〜４ｄ、配線用素子５及びワイヤ１１ａ〜１１ｅ，１２ａ〜１２ｅを封止している。樹脂１５は、例えば、樹脂ケース内にエポキシ系樹脂を注入してキュアするか、又は、金型にトランスファーモールド樹脂を圧入してキュアすることで形成される。樹脂１５を用いることで、耐湿性、耐振動性、冷熱サイクルに対する信頼性を向上することができる。
ここで、外部電極７ａ〜７ｅはケース又はリードフレームで固定されており、パッケージの外側に配置されている。従って、配線用素子５と外部電極７ａ〜７ｅの距離は離れている。この外部電極７ａ〜７ｅと接続するワイヤ１１ａ〜１１ｅは長く、ループ高さが高くなる。従って、樹脂１５に流されないだけの剛性を持たせるためにワイヤ１１ａ〜１１ｅは太くする必要がある。ワイヤ１１ａ〜１１ｅは例えば２００μｍ径のアルミニウムワイヤである。ワイヤ１１ａ〜１１ｅの主たる材料として安価なアルミニウムを用いることでワイヤ径を太くしても材料費の高騰を抑えることができる。また、従来のワイヤボンド装置を活用することができるので、既存製造設備との共存も容易になる。
ワイヤ１２ａ〜１２ｅは例えば３０μｍ径である金ワイヤである。ワイヤ１２ａ〜１２ｅの主たる材料として金を用いることでワイヤ径を細くしても接続不良及び酸化による耐久性の劣化を抑えることができる。なお、金の材料費は高いが、ワイヤ１２ａ〜１２ｅの長さを短縮しているのでコスト増分を抑えることができる。このようにワイヤ１２ａ〜１２ｅはワイヤ１１ａ〜１１ｅより細い。ただし、ワイヤ径はあくまで一例であり、ワイヤ引き回し長、注入する封止樹脂の粘度や流速、流入方向などによって適宜調整する必要がある。細いワイヤ１２ａ〜１２ｅがボンディングされる半導体素子４ａ〜４ｄのパッド１３ａ〜１３ｅ及び中継パッド９ａ〜９ｅは、太いワイヤ１１ａ〜１１ｅがボンディングされる中継パッド８ａ〜８ｅより小さい。
図４は図３のＩ−ＩＩに沿った断面図である。基板１６の上に絶縁層１７が形成されている。絶縁層１７の上に中継パッド８ａ〜８ｅ，９ａ〜９ｅと配線１０ａ〜１０ｅが形成されている。被覆膜１８が複数の配線１０ａ〜１０ｅを覆っている。これにより、配線間距離を小さくしても絶縁性を担保することができる。従って、配線用素子５の寸法を縮小できるので、更に製造コストを低減でき、半導体モジュールを小型化することができる。また、被覆膜１８の主たる材料はポリイミドである。これにより、従来のウエハプロセスで安価に安定して製造することができ、製造コストと信頼性を担保することができる。そして、ポリイミドはエポキシ系樹脂封止材との相性も良い。
図５は、図３の破線で囲んだ領域を拡大した平面図である。複数の中継パッド８ｅが複数の半導体素子４ａ〜４ｄのゲートにそれぞれ接続されている。配線１０ｅが複数の中継パッド８ｅにそれぞれ接続されている。複数の中継パッド８ｅと配線１０ｅとの間に複数のゲート抵抗１９がそれぞれ接続されている。半導体素子４ａ〜４ｄのウエハプロセスのバラツキにより半導体素子４ａ〜４ｄの閾値電圧が狙い値からずれても、ゲート抵抗１９の抵抗値を調整することで閾値電圧のずれ分を相殺することができる。具体的には、対応する半導体素子４ａ〜４ｄの閾値電圧が高いほどゲート抵抗１９の抵抗値は低く設定されている。これにより、閾値電圧で半導体素子をランク選別する半導体モジュールにおいて、複数の半導体素子の閾値電圧のバラツキをキャンセルして均一に複数の半導体素子４ａ〜４ｄを駆動することができる。この結果、複数の半導体素子４ａ〜４ｄを並列駆動する際に電流アンバランスが生じなくなると共に、ランク選別した半導体モジュール毎のスイッチング特性を極力等しくすることができる。
ゲート抵抗１９は、シリコンを主たる成分とする材料からなるポリシリコン抵抗膜である。例えば、ポリシリコン膜を一様に堆積した後に、写真製版処理とエッチング処理により、任意の形状にパターニングすることで、ゲート抵抗用ポリシリコン膜を形成する。このようにポリシリコン抵抗膜は従来のウエハプロセスで同一チップ上に形成できるため、均質なゲート抵抗を容易に実現できる。例えばフォトリソグラフィマスクを切り替えてゲート抵抗１９用のシリコン膜の寸法を変更してゲート抵抗１９の抵抗値を調整する。または、ゲート抵抗１９用のシリコン膜の不純物濃度の調整、又はゲート抵抗１９用のシリコン膜をレーザー光線等でトリミングすることでゲート抵抗１９の抵抗値を調整することができる。
本実施の形態では、配線用素子５を用いることで半導体素子４ａ〜４ｄのパッド１３ａ〜１３ｅと配線用素子５の中継パッド９ａ〜９ｅの距離を短くできるため、両者を接続するワイヤ１２ａ〜１２ｅを細くしてもワイヤ強度を担保することができる。また、細いワイヤ１２ａ〜１２ｅをボンディングする半導体素子４ａ〜４ｄのパッド１３ａ〜１３ｅは小さくできる。これにより、製造性と信頼性を確保しつつ、半導体素子４ａ〜４ｄの有効面積を増加させることができる。半導体素子４ａ〜４ｄの有効面積の増加により高出力化・低コスト化を図ることができる。
また、絶縁基板１上の回路パターン２は半導体素子４ａ〜４ｄの下面のドレイン（電力端子）に接続され、高電圧が印加される強電部である。この強電部の上に配線用素子５の基板１６が形成されている。基板１６の上に熱酸化膜等の絶縁層１７が形成され、その上に中継パッド８ａ〜８ｅ，９ａ〜９ｅと配線１０ａ〜１０ｅが形成されている。この絶縁層１７により強電部と配線１０ａ〜１０ｅ等との絶縁性を担保して、信頼性を向上することができる。なお、従来はセラミック基板上に強電部と信号配線を形成していたため、両者の絶縁距離を確保するため配線間距離を広くしなければならなかった。これに対して、本実施の形態では、強電部との絶縁を配線用素子５の縦構造で実現しているため、基板１６の上面の配線間距離は制御電源電圧程度の絶縁に必要な距離で済む。これにより、配線レイアウトの自由度が増し、最短距離でワイヤを接続することができる。
半導体素子４ａ〜４ｄのゲートに接続された配線１０ｅと、ソースに接続された配線１０ｄが環状に配置されている。その他の配線１０ａ〜１０ｃがその内側に配置されている。これにより、配線用素子５を小型化することができる。また、センス素子を有しない半導体素子４ａ〜４ｄとの接続において、ワイヤ１２ａ〜１２ｅの距離を極力短くすることができるので、製造歩留まりを改善することができる。なお、環状の配線１０ｄ，１０ｅのループが主電流の変化を受けて起電力が発生し、誘導電流が流れて半導体素子４ａ〜４ｄが誤動作する場合がある。そこで、環状の配線１０ｄ，１０ｅの一部をオープンにしてもよい。これにより、ループが形成されるのを回避して、主電流からの誘導を極力低減することができる。
板状導体１４を用いることでワイヤボンドに比べて配線抵抗とインダクタンスを低減することができる。本実施の形態によりパッド１３ａ〜１３ｅを小さくできるため、板状導体１４との接合面積を大きくして配線抵抗とインダクタンスを下げることができる。
また、配線用素子５を小型化することで、複数の半導体素子４ａ〜４ｄを配置するスペースに余裕ができてレイアウト設計の自由度が増すため、複数の半導体素子４ａ〜４ｄを近接して配置することができる。この結果、複数の半導体素子４ａ〜４ｄに接続する板状導体１４の寸法を縮小することができる。これにより、板状導体１４の部材加工費・材料費を低減すると同時に、インダクタンス等の低減効果によって半導体素子４ａ〜４ｄの損失を低減することができる。さらに、板状導体１４と半導体素子４ａ〜４ｄなどの周辺部材との線膨脹係数差による応力を低減することができ、信頼性を向上させることもできる。また、板状導体１４が配線用素子５を覆ってもよい。これにより、主電流回路の配線を単純化することができ、半導体モジュールを小型化することができ、製造コスト、電気特性、信頼性を改善することができる。
また、ワイヤ１２ａ〜１２ｅを細くすることで、ループ高さを低くすることができる。従って、板状導体１４が半導体素子４ａ〜４ｄとワイヤ１２ａ〜１２ｅの接続部を覆う場合にも、ワイヤ１２ａ〜１２ｅと板状導体１４とのクリアランスを最小化することができる。このため、極端に半導体モジュールの厚みを上げることなく、ワイヤ１２ａ〜１２ｅと板状導体１４がショートするのを回避できる。
半導体素子４ｂはセンス用素子を有する。このセンス用素子により半導体素子４ｂの状態を正確かつ逐次的に把握することができる。これにより、的確なタイミングで保護回路を動作させることができ、半導体モジュールの損失を低減し、信頼性を向上させることができる。
センス素子は、半導体素子の温度を検知する温度センスダイオードと、半導体素子に流れる電流値を一定の分流比で検出する電流センス素子とを有する。半導体素子４ｂのパッド１３ａは電流センス素子に接続され、パッド１３ｂ，１３ｃはそれぞれ温度センスダイオードのアノードとカソードに接続されている。なお、カソードに接続されたパッド１３ｃをソースに接続されたパッド１３ｄとショートすることでパッド数を削減することができる。
半導体モジュールの小型化のために複数の半導体素子４ａ〜４ｄを密集して配置した場合、絶縁基板１の内側に配置された半導体素子の温度が上がりやすい。このため、センス用素子を有する半導体素子４ｂを、センス用素子を有しない半導体素子４ａ，４ｃ，４ｄに比べて絶縁基板１の内側に配置することが好ましい。
半導体素子４ａ〜４ｄは、シリコンカーバイト又はガリウムナイトライドなどの化合物半導体基板を有する。化合物半導体は材料費と加工費が高いため、本実施の形態により半導体素子の有効面積を増加させることで製品コストを低減できる。
配線用素子５がシリコン基板を有する場合には、既存のウエハプロセスで容易に形成することができ、半導体素子４ａ〜４ｄと同じ手法で組み立てることができる。このため、製造コストを低減することができる。また、写真製版プロセスを用いることで複雑な配線を微細に形成することができるため、配線用素子５を小型化することができる。これにより、主電流配線長を縮小して主電流配線のインダクタンスを低減することができるので、ＳｉＣなどの半導体素子を駆動する際のスイッチング損失を低減することができる。更に、配線用素子５内の配線、特にゲートに接続された配線１０ｅとソースに接続された配線１０ｄとをできる限り近接させた状態で引き回すことができる。このため、主電流からの誘導を極力抑えることができ、半導体素子４ａ〜４ｄの誤動作を防止することができる。特に、配線１０ｄ，１０ｅ以外の配線を有する配線用素子５では複雑な配線を形成することになるが、配線１０ｄ，１０ｅ間の配線ループを容易に最小化することができる。また、近接配置した配線１０ｄ，１０ｅを環状に引き回すことで複数の半導体素子に対して等長配線を実現することができる。
また、基板１６はＧａＡｓなどの材料からなる半絶縁性基板でもよい。この場合、基板１６の上に中継パッド８ａ〜８ｅ，９ａ〜９ｅと配線１０ａ〜１０ｅを直接的に形成することができ、基板１６と配線１０ａ〜１０ｅ等を絶縁する絶縁層１７が不要となる。このため、配線用素子５を製造するプロセスを短縮することができ、製造コストを低減することができる。なお、配線用素子５としてプリント基板を用いてもよい。安価なプリント基板を用いることで部材コストを低減することができる。
半導体素子加工プロセスの研削等で素子の厚みを調整してパッド１３ａ〜１３ｅと中継パッド９ａ〜９ｅの高さの差を１００μｍ以下にすることが好ましい。パッド高さを揃えることでワイヤ１２ａ〜１２ｅを短くすることができるため、細いワイヤ１２ａ〜１２ｅが封止樹脂注入時に流されるのを防止できる。
実施の形態２．
図６は、実施の形態２に係る半導体モジュールを示す断面図である。本実施の形態ではベース板として導体板２０を用いている。半導体素子４ａ〜４ｄと配線用素子５が導体板２０の同一平面上に配置されている。導体板２０は、例えば銅を主たる材料からなるヒートスプレッダである。ヒートスプレッダは、下面に接合された絶縁シート又は絶縁板により空冷フィン又は水冷フィンなどの冷却筐体から絶縁される。これらの絶縁体とヒートスプレッダは直接接合してもいいし、サーマルグリスなどを介して接合されてもよい。
導体板２０を用いることで、有効面積が比較的小さい半導体素子４ａ〜４ｄの場合でも効率的に熱を拡散することができ、熱抵抗を低減し、半導体損失の通電性能・信頼性を向上することができる。特に、シリコンカーバイトなどを主たる材料とする半導体素子４ａ〜４ｄは、大面積化が難しく、より効率的に熱を拡散する必要があるため、本実施の形態が特に有効である。
また、導体板２０上に配線を形成することは困難であるため、従来はリードフレームなどに配線の役割を持たせることが多かった。このため、半導体モジュールの小型化の妨げとなり、リードフレーム形成又は組立などの公差によって配線がショートして製造歩留まりと信頼性が低下していた。これに対して、本実施の形態では配線用素子５を用いることで導体板２０上に配線を配置できるため、これらの問題を解決することができる。その他の構成及び効果は実施の形態１と同様である。
１ 絶縁基板（ベース板）、２ 回路パターン（強電部）、４ａ〜４ｄ 半導体素子、５ 配線用素子、７ａ〜７ｅ 外部電極、８ａ〜８ｅ，９ａ〜９ｅ 中継パッド、１０ａ〜１０ｅ 配線、１１ａ〜１１ｅ，１２ａ〜１２ｅ ワイヤ、１３ａ〜１３ｅ パッド、１４ 板状導体、１５ 樹脂、１６ 基板、１７ 絶縁層、１８ 被覆膜、１９ ゲート抵抗、２０ 導体板（ベース板）

Claims (17)

  1. ベース板と、
    前記ベース板の上に配置され、パッドを有する半導体素子と、
    外部電極と、
    前記ベース板の上に配置され、第１の中継パッドと、前記第１の中継パッドよりも前記パッドの近くに配置された第２の中継パッドと、前記第１及び第２の中継パッドを接続する配線とを有する配線用素子と、
    前記外部電極と前記第１の中継パッドを接続する第１のワイヤと、
    前記パッドと前記第２の中継パッドを接続する第２のワイヤと、
    前記半導体素子、前記配線用素子及び前記第１及び第２のワイヤを封止する樹脂とを備え、
    前記第２のワイヤは前記第１のワイヤより細く、
    前記パッドは前記第１の中継パッドより小さく、
    前記半導体素子は複数のトランジスタを有し、
    前記第２の中継パッドは、前記複数のトランジスタのゲートにそれぞれ接続された複数のパッドを有し、
    前記複数のパッドと前記配線との間に複数のゲート抵抗がそれぞれ接続され、
    前記ゲート抵抗はシリコンを主たる成分とする材料からなることを特徴とする半導体モジュール。
  2. 対応する前記半導体素子の閾値電圧が高いほど前記ゲート抵抗の抵抗値は低いことを特徴とする請求項１に記載の半導体モジュール。
  3. 前記ベース板の上に形成され、前記半導体素子の下面の電力端子に接続された強電部を更に備え、
    前記配線用素子は、前記強電部の上に形成された基板と、前記基板の上に形成された絶縁層とを更に有し、
    前記絶縁層の上に前記第１及び第２の中継パッドと前記配線が形成されていることを特徴とする請求項１又は２に記載の半導体モジュール。
  4. 前記ベース板が導体板であることを特徴とする請求項１又は２に記載の半導体モジュール。
  5. 前記配線は、環状に配置された第１の配線と、前記第１の配線の内側に配置された第２の配線とを有することを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
  6. 環状の前記第１の配線の一部がオープンになっていることを特徴とする請求項５に記載の半導体モジュール。
  7. 前記半導体素子は、センス用素子を有する第１の半導体素子と、センス用素子を有しない第２の半導体素子とを有し、
    前記第１の半導体素子は、前記第２の半導体素子に比べて前記ベース板の内側に配置されていることを特徴とする請求項１〜６の何れか１項に記載の半導体モジュール。
  8. 前記半導体素子の表面電極に接合された板状導体を更に備えることを特徴とする請求項１〜７の何れか１項に記載の半導体モジュール。
  9. 前記配線用素子は、前記配線を覆う被覆膜を有することを特徴とする請求項１〜８の何れか１項に記載の半導体モジュール。
  10. 前記被覆膜の主たる材料はポリイミドであることを特徴とする請求項９に記載の半導体モジュール。
  11. 前記半導体素子は化合物半導体基板を有することを特徴とする請求項１〜１０の何れか１項に記載の半導体モジュール。
  12. 前記配線用素子はシリコン基板を有することを特徴とする請求項１〜１１の何れか１項に記載の半導体モジュール。
  13. 前記配線用素子は半絶縁性基板を有することを特徴とする請求項１〜１１の何れか１項に記載の半導体モジュール。
  14. 前記配線用素子はプリント基板であることを特徴とする請求項１〜１１の何れか１項に記載の半導体モジュール。
  15. 前記第２のワイヤの主たる材料は金であることを特徴とする請求項１〜１４の何れか１項に記載の半導体モジュール。
  16. 前記第１のワイヤの主たる材料はアルミニウムであることを特徴とする請求項１〜１５の何れか１項に記載の半導体モジュール。
  17. 前記パッドと前記第２の中継パッドの高さの差が１００μｍ以下であることを特徴とする請求項１〜１６の何れか１項に記載の半導体モジュール。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109417019B (zh) * 2016-07-04 2023-12-05 三菱电机株式会社 半导体装置的制造方法
DE112018008167T5 (de) * 2018-11-26 2021-08-12 Mitsubishi Electric Corporation Halbleiterbaugruppe und Herstellungsverfahren dafür und Halbleitervorrichtung
JP7421935B2 (ja) 2020-01-06 2024-01-25 日立Astemo株式会社 半導体装置
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法
JP7337034B2 (ja) * 2020-09-15 2023-09-01 三菱電機株式会社 半導体パッケージおよび半導体装置
JP7472806B2 (ja) 2021-01-25 2024-04-23 三菱電機株式会社 半導体装置、パワーモジュール及び半導体装置の製造方法
JP2023122391A (ja) * 2022-02-22 2023-09-01 株式会社デンソー 半導体装置
WO2024079813A1 (ja) * 2022-10-12 2024-04-18 三菱電機株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2747260B2 (ja) * 1995-10-31 1998-05-06 九州日本電気株式会社 セラミック複合リードフレーム及びそれを用いた半導体 装置
JP2001284395A (ja) * 2000-03-31 2001-10-12 Sanken Electric Co Ltd 半導体装置
JP2003204009A (ja) * 2001-11-01 2003-07-18 Sanyo Electric Co Ltd 半導体装置
JP2004039807A (ja) * 2002-07-02 2004-02-05 Mitsubishi Electric Corp 半導体パワーモジュール
JP4384948B2 (ja) 2004-07-26 2009-12-16 株式会社日立製作所 パワーモジュール
JP4845097B2 (ja) * 2005-11-28 2011-12-28 ラピスセミコンダクタ株式会社 半導体装置
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
JP4774075B2 (ja) * 2008-04-18 2011-09-14 富士通セミコンダクター株式会社 半導体装置に配設される中継部材及び半導体装置
JP2010171169A (ja) * 2009-01-22 2010-08-05 Sanken Electric Co Ltd 半導体モジュール及びその制御方法
US9153512B2 (en) 2011-04-22 2015-10-06 Mitsubishi Electric Corporation Semiconductor device with an insulating terminal table
CN104054173B (zh) * 2012-01-25 2017-06-30 三菱电机株式会社 功率用半导体装置
JP5900620B2 (ja) * 2012-07-05 2016-04-06 三菱電機株式会社 半導体装置
EP2899757B1 (en) 2012-09-20 2023-01-11 Rohm Co., Ltd. Power module semiconductor device and inverter device, power module semiconductor device producing method, and mold
JP2016115900A (ja) * 2014-12-18 2016-06-23 三菱電機株式会社 半導体モジュールおよび半導体装置
JP6208164B2 (ja) * 2015-03-03 2017-10-04 三菱電機株式会社 半導体モジュールおよびその製造方法
JP6489965B2 (ja) 2015-07-14 2019-03-27 新光電気工業株式会社 電子部品装置及びその製造方法
JP6410952B2 (ja) 2015-09-04 2018-10-24 三菱電機株式会社 電動機駆動装置および空気調和機
JP6559093B2 (ja) * 2016-05-16 2019-08-14 三菱電機株式会社 半導体装置

Also Published As

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