JP2001284395A - 半導体装置 - Google Patents

半導体装置

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JP2001284395A
JP2001284395A JP2000099518A JP2000099518A JP2001284395A JP 2001284395 A JP2001284395 A JP 2001284395A JP 2000099518 A JP2000099518 A JP 2000099518A JP 2000099518 A JP2000099518 A JP 2000099518A JP 2001284395 A JP2001284395 A JP 2001284395A
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pad
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lead
chip
relay
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JP2000099518A
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English (en)
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Yoshiaki Oki
宜顕 大木
Tsutomu Nishio
勉 西尾
Kenji Fujimoto
健治 藤本
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Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
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Abstract

(57)【要約】 【課題】 中継パッドを介してボンディングワイヤによ
り接続した構造において、中継パッドが介在することに
よる電気抵抗の増加を少なくした半導体装置を提供す
る。 【解決手段】 半導体チップ５上の等電位領域に接続さ
れた第１及び第２の１次パッド５１，５２と、第１、第
２、第３及び第４接続点７１，７３，７５，７７を直線
Ａ−Ａ上に配置した中継パッド２１と、第１及び第２の
２次パッド６１，６３とを有する。第１の１次パッド５
１と第１接続点７１との間、第２の１次パッド５２と第
２接続点７３との間、第３接続点７５と第１の２次パッ
ド６１との間、及び第４接続点７７と第２の２次パッド
６３との間を、それぞれ第１、第２、第３及び第４のボ
ンディングワイヤ３１，３３，３５，３７で接続してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体装置
（パワーデバイス）に係り、特に、１次パッドと２次パ
ッドの間の距離が長い場合に、この間をボンディングワ
イヤにより電気的に接続した電力用半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置に中には、１つのパッケージ
内に、複数の半導体チップを配置したマルチチップモジ
ュール（ＭＣＭ）の形態のものや、半導体チップと他の
回路素子を回路基板上に配置したハイブリッドＩＣの形
態のもの等の種々の構造がある。このような半導体装置
では、チップ側パッド（１次パッド）とリード側パッド
（２次パッド）の距離が長い構造のパッケージやハイブ
リッドＩＣ等が存在する。このようなチップ側パッド
（１次パッド）とリード側パッド（２次パッド）の距離
が長い場合は、ボンディングワイヤのたるみによる短絡
不良等を防止するために、途中に中継配線を介してワイ
ヤボンディングを行なう必要が生じる。
【０００３】従来の半導体装置は、例えば、図５に示す
ように、パッケージ基板１０１上に設けられた導電性の
支持板１０３と、この支持板１０３上に配置された半導
体チップ５と、同じく支持板１０３上に配置された回路
基板１０７とを有する。パッケージ基板１０１の外縁部
には、ソース用第１リード６２，ソース用第２リード６
４、・・・・・等のリード端子が設けられている。ま
た、回路基板１０７上には、ボンディングワイヤの中継
のために中継配線１０９が設けられている。
【０００４】そして、半導体チップ５上のソース用第１
チップ側パッド（第１の１次パッド）５１と中継配線１
０９が第１ボンディングワイヤ３１によって接続され、
半導体チップ５上のソース用第２チップ側パッド（第２
の１次パッド）５２と中継配線１０９が第２ボンディン
グワイヤ３３によって接続されている。そして、中継配
線１０９とソース用第１リード側パッド（第１の２次パ
ッド）６１が第３ボンディングワイヤ３５によって接続
され、中継配線１０９とソース用第２リード側パッド
（第２の２次パッド）６３が第４ボンディングワイヤ３
７によって接続されている。なお、これら各部材は樹脂
封止などによりパッケージされているが、樹脂封止材な
どは図示省略している。
【０００５】このように半導体チップ５とソース用第１
リード側パッド６１又は第２リード側パッド６３との電
気的接続に、途中、中継配線１０９を介することで、半
導体チップ５とソース用第１リード側パッド６１又は第
２リード側パッド６３の間隔が長くなっても、第１ボン
ディングワイヤ３１、第２ボンディングワイヤ３３、第
３ボンディングワイヤ３５及び第４ボンディングワイヤ
３７の垂れ下がりが防止される。その結果、ボンディン
グワイヤが導電性の支持板１０３やその他の回路などと
接触することによる電気的短絡が防止される。
【０００６】また、図示した半導体装置のように、半導
体チップ５とソース用第１リード側パッド６１、第２リ
ード側パッド６３の間を並列に複数本のボンディングワ
イヤ（第１、第２、第３及び第４ボンディングワイヤ３
１，３３，３５，３７）により接続することで、大きな
電流容量をとることができる。このような構造は、例え
ば半導体チップがパワーＭＯＳＦＥＴなどの電力用半導
体装置（パワーデバイス）の場合に良く利用され、電力
用半導体装置の主電極領域（例えば、ＭＯＳＦＥＴのソ
ース又はドレイン領域）とリード側パッドとを、複数本
のボンディングワイヤにより接続するようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、チップ側パッド（１次パッド）とリー
ド側パッド（２次パッド）の間が中継配線を介して電気
的に接続されているため、チップ側パッドとリード側パ
ッドとを直接接続した場合よりも、中継配線が介在する
分だけ電気抵抗が大きくなる問題があった。
【０００８】本発明は、上記に鑑みてなされたもので、
その目的は、例えばチップ側パッドとリード側パッドと
の間のように、少なくとも２つのボンディングパッドの
間を中継配線を介してボンディングワイヤにより接続す
る構造において、中継配線が介在することによる電気抵
抗の増加を少なくした半導体装置を提供することであ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
の本発明は、等電位領域に接続された第１及び第２の１
次パッドと、第１、第２、第３及び第４接続点を直線上
に配置した中継パッドと、この直線に関して、第１及び
第２の１次パッドとは反対側に配置された第１及び第２
の２次パッドと、第１の１次パッドと第１接続点とを電
気的に接続する第１のボンディングワイヤと、第２の１
次パッドと第２接続点とを電気的に接続する第２のボン
ディングワイヤと、第３接続点と第１の２次パッドとを
電気的に接続する第３のボンディングワイヤと、第４接
続点と第２の２次パッドとを電気的に接続する第４のボ
ンディングワイヤとを有する半導体装置であることを特
徴とする。
【００１０】本発明の半導体装置は、中継パッド上にお
ける第１、第３、第２及び第４接続点を所定の直線の上
に配置することで、中継パッドにおける接続抵抗を少な
くして、１次パッドから２次パッドまでの電気抵抗を少
なくすることができるものである。
【００１１】上記本発明の半導体装置において、第１、
第３、第２及び第４接続点を、直線の上に配置する順番
は種々の組み合わせが可能である。このうち、特に、第
１、第３、第２及び第４接続点の順に、中継パッドの表
面において、直線上に配列するのが好ましい。このよう
に、第１、第３、第２及び第４接続点の順に配置する
と、１次パッドから中継パッドに至るボンディングワイ
ヤの中継パッド上での接続点と、２次パッドから中継パ
ッドに至るボンディングワイヤの中継パッド上での接続
点とが交互に成るからである。この結果、１次パッドか
ら２次パッドまでの電気抵抗を少なくすることができ
る。
【００１２】なお、若干抵抗は高くなるものの、第３、
第１、第２及び第４接続点の順番、第１、第３、第４及
び第２接続点の順番で、若しくは、第３、第１、第４及
び第２接続点の順番で直線上に配列しても、ほぼ同程度
の効果は得られる。
【００１３】上記本発明の半導体装置において、等電位
領域を、例えば、半導体素子の主電極領域とし、第１及
び第２の１次パッドは、半導体チップ上の主電極領域に
接続されたチップ側パッドとすることが可能である。そ
して、第１及び第２の２次パッドを、パッケージ基板上
に配置されたリード側パッドとすることが可能である。
このような構成とすれば、チップ側パッドからリード側
パッドまでの距離が長い場合に、途中、中継パッドを介
してボンディングワイヤにより接続しても、チップ側パ
ッドとリード側パッドとの間の電気抵抗の増加を少なく
することができるものである。ここで、「半導体素子の
主電極領域」とは、パワーバイポーラトランジスタ（パ
ワーＢＪＴ）や絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）等においては、エミッタ領域又はコレクタ
領域のいずれか一方、電力用電界効果トランジスタ（パ
ワーＦＥＴ）や電力用静電誘導トランジスタ（パワーＳ
ＩＴ）等においてはソース領域又はドレイン領域のいず
れか一方、ゲートターンオフ・サイリスタ（ＧＴＯサイ
リスタ）や静電誘導サイリスタ（ＳＩサイリスタ）等に
おいてはアノード領域又はカソード領域のいずれか一方
を意味する。
【００１４】なお、第１及び第２の１次パッドは、半導
体チップ上に、連続した一体のボンディングパッドとし
て形成してもかまわない。同様に、第１及び第２の２次
パッドが、連続した一体のボンディングパッドであって
も良い。
【００１５】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、各部材の寸法の
関係や比率は現実のものとは異なることに留意すべきで
ある。従って、具体的な各部材の寸法は以下の説明を参
酌して判断すべきものである。また、図面相互間におい
ても互いの寸法の関係や比率が異なる部分が含まれてい
ることは勿論である。
【００１６】（第１の実施の形態）本発明の第１の実施
の形態に係る半導体装置の要部は、図１に示すように、
半導体チップ５に設けられた等電位領域に接続された第
１の１次パッド（ソース用第１チップ側パッド）５１及
び第２の１次パッド（ソース用第２チップ側パッド）５
２と、第１接続点７１、第２接続点７３、第３接続点７
５及び第４接続点７７を直線Ａ−Ａ上に等間隔で配置し
た中継パッド２１と、この直線Ａ−Ａに関して、第１の
１次パッド５１及び第２の１次パッド５２とは反対側に
配置された第１の２次パッド（ソース用第１リード側パ
ッド）６１及び第２の２次パッド（ソース用第２リード
側パッド）６３とを有する。そして、第１の１次パッド
５１と第１接続点７１とを第１のボンディングワイヤ３
１で、第２の１次パッド５２と第２接続点７３とを第２
のボンディングワイヤ３３で、第３接続点７５と第１の
２次パッド６１とを第３のボンディングワイヤ３５で、
第４接続点７７と第２の２次パッド６３とを第４のボン
ディングワイヤ３７で電気的に接続している。
【００１７】具体的には、図１に示すように、パッケー
ジ基板１上に設けられた導電性の支持板３と、この支持
板３上に配置された半導体チップ５と、同じく支持板３
上に配置された回路基板７とを有する。パッケージ基板
１の外縁部には、インナーリードとしてのゲート用リー
ド６６，その他用リード６８，ドレイン用リード６９，
ソース用第１リード６２，及びソース用第２リード６４
等が設けられている。これらのインナーリード６６，６
８，６９，６２，６４は、パッケージのアウターリード
（不図示）と電気的な接続をとるべく、パッケージの外
部に向かって延長形成されている。そして、ゲート用リ
ード６６，その他用リード６８，ソース用第１リード６
２，及びソース用第２リード６４には、それぞれ、ゲー
ト用リード側パッド６５，その他用リード側パッド６
７，ソース用第１リード側パッド（第１の２次パッド）
６１，及びソース用第２リード側パッド（第２の２次パ
ッド）６３が連続して（一体的に）接続されている。
【００１８】回路基板７上には、中継パッド２１、第１
中継配線２３、第２中継配線、・・・・・等が設けられ
ている。なお、回路基板７上には、図示しないが、例え
ば、他の半導体チップ、あるいは、抵抗体、コンデン
サ、コイルなどといった個別の受動態部品（回路素子）
などが一体の回路として設けられていても良い。更に、
別個の機能を有した個別の回路等の「その他の回路」が
設けられていても良い。図１に示す第２中継配線外側パ
ッド９１は、これら「その他の回路」のために設けられ
た第２中継配線の端部に設けられたパッドである。第２
中継配線の（図示を省略した）他方の端部には、第２中
継配線内側パッドが設けられている。
【００１９】そして、半導体チップ５上のソース用第１
チップ側パッド（第１の１次パッド）５１と中継パッド
２１上の第１接続点７１が第１ボンディングワイヤ３１
によって接続され、半導体チップ５上のソース用第２チ
ップ側パッド（第２の１次パッド）５２と中継パッド２
１上の第２接続点７３が第２ボンディングワイヤ３３に
よって接続されている。更に、中継パッド２１上の第３
接続点７５とソース用第１リード側パッド（第１の２次
パッド）６１が第３ボンディングワイヤ３５によって接
続され、中継パッド２１上の第４接続点７７とソース用
第２リード側パッド（第２の２次パッド）６３が第４ボ
ンディングワイヤ３７によって接続されている。
【００２０】また、半導体チップ５上のゲート用チップ
側パッド５５と第１中継配線２３がゲート用内側ワイヤ
４１によって接続され、第１中継配線２３とゲート用リ
ード側パッド６５がゲート用外側ワイヤ４３によって接
続されている。また、回路基板７の第２中継配線外側パ
ッド９１とその他用リード側パッド６７がその他用外側
ワイヤ９３により接続されている。
【００２１】パッケージ基板１は、半導体チップ５の放
熱のために熱伝導率の高く、かつ絶縁性の材料が用いら
れており、例えば窒化アルミニウム（ＡｌＮ）、アルミ
ナ（Ａｌ２Ｏ３）、ベリリア（ＢｅＯ）等のセラミック
スが使用される。
【００２２】支持板３とこれに連続したインナーリード
６９，更に、インナーリード６６，６８，６２，６４及
びこれらに連続して形成されたリード側パッド６５，６
７，６１，６３は、例えばアルミニウム（Ａｌ）、銅
（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓ
ｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−
Ｃｏ等のニッケル・鉄合金、或いは銅とステンレスの複
合材料等を用いることが可能である。更に、これらの金
属から成る母体に、ニッケル（Ｎｉ）メッキや金（Ａ
ｕ）メッキ等を施したものなどから構成しても良い。こ
れらは、周知のリードフレームとして構成されたもので
ある。
【００２３】回路基板７は、本発明の第１の実施の形態
では、パッケージ基板１と同様な熱伝導性の良い絶縁性
のセラミックスが使用できる。なお、回路基板７として
は、セラミックスの他、例えばエポキシ樹脂やベークラ
イト樹脂、ＡＢＳ樹脂などの絶縁性基板であっても良
い。
【００２４】回路基板７上の中継パッド２１、第１中継
配線２３、及び第２中継配線外側パッド９１等は、それ
ぞれ互いに電気的に絶縁されたパターンとして形成され
ている。例えば周知のスクリーン印刷技術によって、所
定の形状に、厚膜導体をパターニングして成る。本発明
の第１の実施の形態では、中継パッド２１、第１中継配
線２３、及び第２中継配線外側パッド９１等は、厚さ１
０μｍ乃至５０μｍの銅薄膜（厚膜導体）を、図１に示
すような所定の平面形状にパターニングして構成してい
る。なお、厚膜導体としては銅の他、アルミニウムや
金、或いは銅にニッケルメッキや金メッキを施したもの
などで構成しても良い。回路基板７は、接着剤や半田等
を介してパッケージ基板１の主面に固着されている。
【００２５】中継パッド２１は、図１に示すように、ほ
ぼ正方形の平面形状を有しており、４本のボンディング
ワイヤ３１，３３，３５，３７のそれぞれの端部を、ほ
ぼ等間隔で、直線Ａ−Ａの上に並べて接続することので
きる程度の幅と長さを有する。
【００２６】第１中継配線２３は、図１に示すように、
回路基板７の長辺にほぼ平行なストライプ状のパターン
部と短辺にほぼ平行なストライプ状のパターン部とが接
続したＬ字形状部を有している。そして、この相対的に
幅狭のＬ字配線パターン部の両端には、相対的に幅広の
第１中継配線内側パッド２７及び第１中継配線外側パッ
ド２９とが接続されている。なお、Ｌ字配線パターンは
例示であり、単純なストライプ状のパターンでもかまわ
ないことは勿論である。ゲート用チップ側パッド５５に
接続される第１中継配線内側パッド２７及び第１中継配
線外側パッド２９は、大電流は流れないので、いずれも
１本のボンディングワイヤが接続できる面積を有してい
れば良い。従って、複数本のボンディングワイヤで大電
流を流す必要のある中継パッド２１に比べて、第１中継
配線２３は、小さな面積で形成されている。
【００２７】なお、各部材は、図示しない樹脂又はパッ
ケージ缶体などにより封止されている。
【００２８】本発明の第１の実施の形態に係る半導体装
置においては、半導体チップ５として、例えばパワーＭ
ＯＳＦＥＴチップを採用することが可能である。パワー
ＭＯＳＦＥＴのような電力用半導体素子（パワーデバイ
ス）に用いる半導体チップ５の場合は、半導体チップ５
の発熱を外部に良好に放出できるように支持板３がリー
ド側パッド６１、６３、６５及び６７に比べて肉厚に形
成されている。
【００２９】半導体チップ５としてのパワーＭＯＳＦＥ
Ｔチップの詳細は図示を省略しているが、半導体チップ
５の一方の主面には、１×１０１８ｃｍ−３〜１×１０
２１ｃｍ−３程度のドナー若しくはアクセプタがドープ
された高不純物密度領域である主電極領域（ソース領
域）が形成されている。この主電極領域（ソース領域）
は、本発明の等電位領域として機能する。そして、この
主電極領域（ソース領域）にオーミック接触するよう
に、アルミニウム（Ａｌ）、若しくはアルミニウム合金
（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属から成るソ
ース電極が形成されている。そしてこのソース電極の上
部には、酸化膜（ＳｉＯ２)、ＰＳＧ膜、ＢＰＳＧ膜、
窒化膜（Ｓｉ３Ｎ４)、或いはポリイミド膜等から成る
パッシベーション膜が形成されている。そして、パッシ
ベーション膜の一部にソース電極を露出するように開口
部（窓部）を設け、ソース用第１チップ側パッド５１、
ソース用第２チップ側パッド５２を構成している。或い
は、ソース電極と金属配線で接続された他の金属パター
ンとして、ソース用第１チップ側パッド５１、ソース用
第２チップ側パッド５２を形成してもかまわない。同様
に、ポリシリコンから成るゲート電極には、アルミニウ
ム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，
Ａｌ−Ｃｕ−Ｓｉ）等の金属から成るゲート電極が接続
され、更に、このゲート電極を用いて、ゲート用チップ
側パッド５５が設けられている。ポリシリコンから成る
ゲート電極の代わりに、タングステン（Ｗ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これら
のシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）
等、或いはこれらのシリサイドを用いたポリサイド等か
ら成るゲート電極でもかまわない。
【００３０】このようにして、２つのソース用第１チッ
プ側パッド５１及び第２チップ側パッド５２は、１つの
主電極領域（ソース領域）に接続され、主電極領域（ソ
ース領域）が必要とする大電流に耐え得るように成って
いる。また、半導体チップ５の他方の主面（裏面）に
は、半導体チップ５の裏面の全面に形成された高不純物
密度領域から成る他の主電極領域（ドレイン領域）が形
成されている。そして、この他の主電極領域（ドレイン
領域）にオーミック接触するようにドレイン電極（不図
示）が形成されている。そして、この半導体チップ５の
裏面の全面に形成された、面積の大きなドレイン電極
は、半田を介して支持板３に固着されている。従って、
支持板３は、ヒートシンクとしての機能の他に、ＭＯＳ
ＦＥＴチップのドレイン用リード側パッドとして機能し
ている。
【００３１】ここで、ＭＯＳＦＥＴのゲート電流は、パ
ワーＭＯＳＦＥＴと言えどもソース電流に比較すると電
流量が十分に小さいため、ゲート用内側ワイヤ４１及び
ゲート用外側ワイヤ４３は、第１ボンディングワイヤ３
１、第２ボンディングワイヤ３３、第３ボンディングワ
イヤ３５及び第４ボンディングワイヤ３７よりも線径が
細くても良い。例えば直径２０〜２００μｍのアルミニ
ウム（Ａｌ）線又は金（Ａｕ）線を、ゲート用内側ワイ
ヤ４１及びゲート用外側ワイヤ４３として用いることが
可能である。アルミニウム線の直径が５０μｍ未満や金
線の直径が２０μｍ未満の場合には、ゲート用配線とし
ての十分な電流容量を得ることができないため好ましく
ない。一方、アルミニウム線や金線の直径を２００μｍ
を越えて太くしたとしても必要以上に線径が太くなるだ
けで、コストアップやボンディング不良の発生につなが
りやすくなり、好ましくない。
【００３２】これに対して、パワーＭＯＳＦＥＴのソー
ス電流は、大きな電流が流れるため配線材としても電流
容量の大きいことが要求される。そこで、本発明の第１
の実施の形態では、上記の通り、半導体チップ５のソー
ス用第１及び第２チップ側パッド５１，５２とソース用
第１及び第２リード側パッド６１，６３との間を４本の
ボンディングワイヤ３１，３３，３５，３７により接続
している。即ち、第１及び第２ボンディングワイヤ３
１，３３で並列的な２本の配線を構成している。これに
連ねて、更に、第３及び第４ボンディングワイヤ３５，
３７で並列的な２本の配線を構成している。これにより
１本のボンディングワイヤで接続するよりも多くの電流
容量を得ることができる。また、この４本のボンディン
グワイヤ３１，３３，３５，３７は、定格電流２０Ａク
ラスのパワーＭＯＳＦＥＴの場合は、例えば、その直径
が２００μｍ〜４００μｍのアルミニウム線又は２０〜
６０μｍの金線を用いることが好ましい。アルミニウム
線、金線の代わりに、アルミニウムリボン、金リボンで
も良い。そして、この定格電流２０ＡクラスのパワーＭ
ＯＳＦＥＴの場合においては、アルミニウム線で直径が
２００μｍ未満、金線で直径が２０μｍ未満の場合に
は、並列的に２本の配線としたとしてもソース用配線と
しての十分な電流容量を得ることができないため好まし
くない。一方、アルミニウム線で直径が４００μｍ、金
線で直径が６０μｍを越えて太くしても、ソース配線と
言えどもこれ以上の太さは必要とせず、ボンディング自
体が困難になり好ましくない。また、必要以上に太いボ
ンディングワイヤの使用は、コストアップにつながる。
【００３３】本発明の第１の実施の形態では、中継パッ
ド２１上において、第１ボンディングワイヤ３１、第２
ボンディングワイヤ３３、第３ボンディングワイヤ３５
及び第４ボンディングワイヤ３７のそれぞれの一端が接
続される第１接続点７１、第２接続点７３、第３接続点
７５及び第４接続点７７を下記のように配置している。
【００３４】（１）第１接続点７１、第２接続点７３、
第３接続点７５及び第４接続点７７が、ソース用第１チ
ップ側パッド５１及び第２チップ側パッド５２から第１
リード側パッド６１及び第２リード側パッド６３へ至る
方向と交差する方向、即ち、中継パッド２１の幅方向に
１列に配置している。
【００３５】（２）第１ボンディングワイヤ３１の外側
に、直線Ａ−Ａの上に並ぶように、第３ボンディングワ
イヤ３５を配置している。そして、第１ボンディングワ
イヤ３１の隣に第２ボンディングワイヤ３３を配置し、
第２ボンディングワイヤ３３の外側に第４ボンディング
ワイヤ３７が直線Ａ−Ａの上に並ぶように配置されてい
る。即ち、第１接続点７１及び第２接続点７３と、第３
接続点７５及び第４接続点７７とが交互に、直線Ａ−Ａ
の上に配置されたのである。
【００３６】このように配置することで、第１ボンディ
ングワイヤ３１、第２ボンディングワイヤ３３、第３ボ
ンディングワイヤ３５及び第４ボンディングワイヤ３７
が、互いに接触することなく配置できる。しかも、ソー
ス用第１チップ側パッド（第１の１次パッド）５１とソ
ース用第１リード側パッド（第１の２次パッド）６１と
の間の電気抵抗、及びソース用第２チップ側パッド（第
２の１次パッド）５２とソース用第２リード側パッド
（第２の２次パッド）６３との間の電気抵抗を減少させ
ることができる。
【００３７】従って、パワーＭＯＳＦＥＴチップのよう
に大きな動作電流が必要と成る電力用半導体素子（パワ
ーデバイス）において、主動作電流の導通損失を少なく
し、高い電力変換効率で動作させることができる。
【００３８】（第２の実施の形態）図２は、本発明の第
２の実施の形態に係る半導体装置の中継パッド２１部分
の拡大図である。なお、その他の構成は、前述した第１
の実施の形態と同様であるので、重複した図示を省略す
る。
【００３９】本発明の第２の実施の形態に係る半導体装
置は、図２に示すように、第３接続点７５、第１接続点
７１、第２接続点７３及び第４接続点７７の順で直線Ａ
−Ａの上に配置した中継パッド２１を有する。即ち、第
３ボンディングワイヤ３５の一端が接続される第３接続
点７５及び第４ボンディングワイヤ３７の一端が接続さ
れる第４接続点７７の間に、第１ボンディングワイヤ３
１の一端が接続される第１接続点７１及び第２ボンディ
ングワイヤ３３の一端が接続される第２接続点７３が配
置されている。
【００４０】このように配置にすることで、第１の実施
の形態とほぼ同様に、ソース用第１チップ側パッド５１
とソース用第１リード側パッド６１の間の電気抵抗、及
びソース用第２チップ側パッド５２とソース用第２リー
ド側パッド６３との間の電気抵抗を減少させることがで
きる。
【００４１】（第３の実施の形態）図３は、本発明の第
２の実施の形態に係る半導体装置の中継パッド２１部分
の拡大図である。なお、その他の構成は、第１の実施の
形態と同様であるので、図示を省略する。
【００４２】本発明の第２の実施の形態に係る半導体装
置は、図３に示すように、第１接続点７１、第３接続点
７５、第４接続点７７、及び第２接続点７３の順で直線
Ａ−Ａの上に配置したものである。即ち、第１ボンディ
ングワイヤ３１の第１接続点７１及び第２ボンディング
ワイヤ３３の第２接続点７３の間に、第３ボンディング
ワイヤ３５の第３接続点７５及び第４ボンディングワイ
ヤ３７の第４接続点７７を配置したものである。
【００４３】このように配置にすることで第１の実施の
形態とほぼ同様に、ソース用第１チップ側パッド５１と
ソース用第１リード側パッド６１との間の電気抵抗、及
びソース用第２チップ側パッド５２とソース用第２リー
ド側パッド６３との間の電気抵抗を減少させることがで
きる。
【００４４】（実施例）ここで、以上説明した実施の形
態を元に作成した半導体装置のサンプルを用いて、半導
体チップ５のソース用第１チップ側パッド５１及び第２
チップ側パッド５２から、ソース用第１リード側パッド
６１及び第２リード側パッド６３までの電気抵抗を測定
した結果について説明する。
【００４５】作成した半導体装置のサンプルは、（イ）
第１サンプル：図１に示した第１の実施の形態のよう
に、第１接続点７１及び第２接続点７３と、第３接続点
７５及び第４接続点７７とを交互に並べて配置したサン
プル、（ロ）第２のサンプル：図２に示した第２の実施
の形態のように、第３接続点７５及び第４接続点７７の
間に、第１接続点７１及び第２接続点７３を挟んで直線
Ａ−Ａの上に並べて配置したサンプル、（ハ）第３サン
プル：図３に示した第３の実施の形態のように、第１接
続点７１及び第２接続点７３の間に、第３接続点７５及
び第４接続点７７を挟んで直線Ａ−Ａの上に並べて配置
したサンプル、（ニ）比較例：従来のように中継配線の
一方の端部に半導体チップからのボンディングワイヤを
接続し、他方の端部に、リード側パッドからのボンディ
ングワイヤを接続した形態（図５参照）のサンプルを用
意した。
【００４６】以上４種類のサンプルにおいて、ボンディ
ングワイヤは、線径が３００μｍのアルミニウム線であ
る。チップ側パッド５１，５２と中継パッド２１間の距
離は８ｍｍで、中継パッド２１とリード側パッド６１，
６３間の距離は６ｍｍである。電気抵抗の測定は、半導
体チップ側のソース用第１チップ側パッド５１及び第２
チップ側パッド５２を１つに接続し、これを「ソース用
チップ側パッド」とした。また、ソース用第１リード側
パッド６１及び第２リード側パッド６３を１つに接続
し、これを「ソース用リード側パッド」と定義した。そ
して、このソース用チップ側パッドと、ソース用リード
側パッドとの間の電気抵抗を測定した。測定に用いた電
流は１０Ａである。測定の結果、第１サンプルにおける
電気抵抗は、約８．６Ω、第２サンプルにおける電気抵
抗は約９．０Ω、第３サンプルにおける電気抵抗は約
９．４Ω、比較例における電気抵抗は約１８．４Ωであ
った。
【００４７】これらの測定結果から、本発明によれば、
いずれも比較例よりも電気抵抗が低いことが分かる。ま
た、第１、第２及び第３サンプル相互の間では、第１サ
ンプルが最も電気抵抗が低い。従って、中継パッド上で
の接続点の配置は、直線Ａ−Ａの上に並べると共に、第
１接続点７１及び第２接続点７３と、第３接続点７５及
び第４接続点７７とを交互に並べて配置することが、電
気抵抗の低減に最も効果のあることが分かる。
【００４８】（その他の実施の形態）以上本発明の実施
の形態及び実施例を説明したが、上記した実施の形態の
開示の一部をなす論述及び図面はこの発明を限定するも
のであると理解すべきではない。以下に説明するその他
の実施の形態の開示から当業者には様々な代替実施の形
態、実施例及び運用形態が明らかと成ろう。
【００４９】上述した各実施の形態では、中継パッド上
における各ボンディングワイヤの接続点は、１点として
いるが、これを１本のボンディングワイヤに対して複数
点としても良い。また、ソース接続用のボンディングワ
イヤに限らず、倒立型のパワーＭＯＳＦＥＴであれば、
ドレイン接続用のボンディングワイヤに適用可能であ
る。また、ＩＧＢＴやパワーＢＪＴであれば、エミッタ
接続用若しくはコレクタ接続用のボンディングワイヤに
適用可能である。即ち、電力用何導体装置の主電極のよ
うに、大きな電流容量を必要とする電極接続用のボンデ
ィングワイヤに好適に用いることができる。
【００５０】更に、第１乃至第３の実施の形態では、本
発明の「１次パッド」として、チップ側パッドを、「２
次パッド」として、リード側パッドを例示したが、本発
明は、このような半導体チップ上のボンディングパッド
とパッケージのリード間の接続に限られるものではな
い。例えば、様々な回路基板とリード側パッドとの間
や、半導体チップと回路基板の間の接続、或いは回路基
板相互の接続など、様々な素子や回路などの領域に配置
されたボンディングパッド同士を接続する際にも使用す
ることが可能である。従って、「２次パッド」が、半導
体チップ上のボンディングパッドでもかまわない。更に
また、中継パッドは、回路基板上に限らず、パッケージ
基板上に直接固定された導電体を用いても良い。
【００５１】更に、第１乃至第３の実施の形態で示した
以外の接続点の配置の順番も可能である。たとえば、第
３、第１、第４及び第２接続点の順番で直線上に配列し
ても、第１乃至第３の実施の形態とほぼ同程度の効果が
得られる。
【００５２】また、１次パッドや２次パッドは、必ずし
も空間的に独立した個別パターンとして形成されている
必要はない。例えば、図４に示すように、大きな１次パ
ッド、即ち大きなソース用共通チップ側パッド５３に対
して２本の第１ボンディングワイヤ３１及び第２ボンデ
ィングワイヤ３３を接続する構成でもかまわない。図４
は、図１のソース用第１チップ側パッド（第１の１次パ
ッド）５１及びソース用第２チップ側パッド（第２の１
次パッド）５２とが接近し互いに一体と成ったものと等
価である。図示を省略しているが、同様に、第１リード
側パッド（第１の２次パッド）及び第２リード側パッド
（第２の２次パッド）とが接近し互いに一体化した一つ
のパッドであっても良い。
【００５３】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
【００５４】
【発明の効果】本発明によれば、１次パッドや２次パッ
ドとを中継パッドを介してボンディングワイヤにより接
続した構造において、中継パッドが介在することによる
電気抵抗の増加を少なくすることができる。
【００５５】また、本発明によれば、１次パッドや２次
パッドとの間を、中継パッドを介してボンディングワイ
ヤにより接続した場合でも、中継パッドが介在すること
による電気抵抗の増加を少なくすることができる。これ
により、特に、大きな電流容量が必要と成る部分の接続
において、電流の導通ロスを低減し、高い変換効率の機
器を構成することが可能と成る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
要部拡大図である。
【図２】本発明の第２の実施の形態に係る半導体装置の
中継パッド部分の拡大図である。
【図３】本発明の第３の実施の形態に係る半導体装置の
中継パッド部分の拡大図である。
【図４】本発明の他の実施の形態に係る半導体装置の要
部拡大図である。
【図５】従来の半導体装置の要部拡大図である。
【符号の説明】
１ パッケージ基板 ３ 支持板 ５ 半導体チップ ７ 回路基板 ２１ 中継パッド ２３ 第２の中継配線 ２７ 第１中継配線内側パッド ２９ 第１中継配線外側パッド ３１ 第１ボンディングワイヤ ３３ 第２ボンディングワイヤ ３５ 第３ボンディングワイヤ ３７ 第４ボンディングワイヤ ４１ ゲート用内側ワイヤ ４３ ゲート用外側ワイヤ ５１ ソース用第１チップ側パッド（第１の１次パッ
ド） ５２ ソース用第２チップ側パッド（第２の１次パッ
ド） ５３ ソース用共通チップ側パッド（１次パッド） ６１ ソース用第１リード側パッド（第１の２次パッ
ド） ６２ ソース用第１リード ６３ ソース用第２リード側パッド（第２の２次パッ
ド） ６４ ソース用第２リード ６５ ゲート用リード側パッド ６６ ゲート用リード ６７ その他用リード側パッド ６８ その他用リード ６９ ドレイン用リード ７１ 第１接続点 ７３ 第２接続点 ７５ 第３接続点 ７７ 第４接続点 ９１ 第２中継配線外側パッド ９３ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 健治 埼玉県新座市北野３丁目６番３号 サンケ ン電気株式会社内 Ｆターム(参考） 5F005 AF02 GA03 5F044 AA02 AA10 EE02

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 等電位領域に接続された第１及び第２の
    １次パッドと、 第１、第２、第３及び第４接続点を直線上に配置した中
    継パッドと、 前記直線に関して、前記第１及び第２の１次パッドとは
    反対側に配置された第１及び第２の２次パッドと、 前記第１の１次パッドと前記第１接続点とを電気的に接
    続する第１のボンディングワイヤと、 前記第２の１次パッドと前記第２接続点とを電気的に接
    続する第２のボンディングワイヤと、 前記第３接続点と前記第１の２次パッドとを電気的に接
    続する第３のボンディングワイヤと、 前記第４接続点と前記第２の２次パッドとを電気的に接
    続する第４のボンディングワイヤとを有することを特徴
    とする半導体装置。
  2. 【請求項２】 前記第１、第３、第２及び第４接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記第３、第１、第２及び第４接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項１記載の半導
    体装置。
  4. 【請求項４】 前記第１、第３、第４及び第２接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項１記載の半導
    体装置。
  5. 【請求項５】 前記第３、第１、第４及び第２接続点
    が、前記中継パッドの表面において、前記直線上に、こ
    の順で並んでいることを特徴とする請求項１記載の半導
    体装置。
  6. 【請求項６】 前記等電位領域は、半導体素子の主電極
    領域であり、前記第１及び第２の１次パッドは、半導体
    チップ上の前記主電極領域に接続されたチップ側パッド
    であり、前記第１及び第２の２次パッドは、パッケージ
    基板上に配置されたリード側パッドであることを特徴と
    する請求項１乃至５のいずれか１項記載の半導体装置。
  7. 【請求項７】 前記第１及び第２の１次パッドは、前記
    半導体チップ上に、連続した一体のボンディングパッド
    として形成されていることを特徴とする請求項６記載の
    半導体装置。
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