WO2022264833A1 - 半導体装置 - Google Patents

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WO2022264833A1
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semiconductor device
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layer
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小鵬 呉
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ローム株式会社
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses an example of a conventional semiconductor device.
  • the semiconductor device disclosed in the document includes leads, two semiconductor elements, and a sealing resin.
  • the two semiconductor elements are transistors each having a switching function and are mounted on leads.
  • the sealing resin covers part of the leads and the two semiconductor elements.
  • the back surface of the lead (the surface opposite to the surface on which the semiconductor element is mounted) is exposed from the sealing resin.
  • the present disclosure has been conceived under the circumstances described above, and has an object to provide a semiconductor device suitable for enhancing heat dissipation.
  • a semiconductor device provided by the present disclosure includes a first conductive plate having a first main surface facing one side in the thickness direction and a first back surface facing the other side, and a second main surface facing the one side in the thickness direction.
  • a second conductive plate having a surface and a second back surface facing the other side and spaced apart from the first conductive plate in a first direction perpendicular to the thickness direction; It has a third main surface facing the other side and facing the first main surface and the second main surface, and a third back surface facing the one side in the thickness direction.
  • a first semiconductor element a second semiconductor element disposed between the third main surface and the second main surface in the thickness direction and having a switching function, electrically connected to the first conductive plate and being a positive electrode a first input terminal, a second input terminal electrically connected to the second conductive plate and being a negative electrode, an output terminal electrically connected to the third conductive plate, the first conductive plate, the second conductive plate and the third conductive plate; an encapsulation covering at least a portion of each of three conductive plates, a portion of each of said first input terminal, said second input terminal and said output terminal, and said first semiconductor element and said second semiconductor element; A resin.
  • heat dissipation can be enhanced.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a perspective view (through sealing resin) showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3 is a plan view of the semiconductor device shown in FIG. 1 (see through the sealing resin).
  • 4 is a front view of the semiconductor device shown in FIG. 1.
  • FIG. FIG. 5 is a plan view of the semiconductor device shown in FIG. 1 (the sealing resin is transparent, and the third conductive plate and the second semiconductor element are omitted).
  • 6 is a cross-sectional view taken along line VI-VI of FIG. 3.
  • FIG. FIG. 7 is a cross-sectional view along line VII-VII of FIG. FIG.
  • FIG. 8 is a cross-sectional view along line VIII-VIII of FIG. 9 is a cross-sectional view along line IX-IX in FIG. 3.
  • FIG. 10 is a partially enlarged view of FIG. 6.
  • FIG. 11 is a partially enlarged view of FIG. 6.
  • FIG. 12 is a circuit configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present disclosure;
  • FIG. 14 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present disclosure;
  • FIG. 15 is a cross-sectional view showing a semiconductor device according to a fourth embodiment of the present disclosure;
  • FIG. 16 is a cross-sectional view showing a semiconductor device according to a fifth embodiment of the present disclosure
  • FIG. 17 is a plan view (transmissive through a sealing resin) showing a semiconductor device according to a sixth embodiment of the present disclosure
  • 18 is a cross-sectional view taken along line XVIII-XVIII in FIG. 17.
  • FIG. 19 is a cross-sectional view along line XIX-XIX in FIG. 17.
  • FIG. FIG. 20 is a plan view (transmissive through a sealing resin) showing a semiconductor device according to a seventh embodiment of the present disclosure
  • 21 is a cross-sectional view taken along line XXI-XXI of FIG. 20.
  • FIG. 22 is a cross-sectional view along line XXII-XXII of FIG. 20.
  • FIG. FIG. 23 is a plan view (transmissive through a sealing resin) showing a semiconductor device according to an eighth embodiment of the present disclosure;
  • a certain entity A is formed on a certain entity B” and “a certain entity A is formed on a certain entity B” mean “a certain entity A is formed on a certain entity B”. It includes "being directly formed in entity B” and “being formed in entity B while another entity is interposed between entity A and entity B”.
  • ⁇ an entity A is placed on an entity B'' and ⁇ an entity A is located on an entity B'' mean ⁇ an entity A is located on an entity B.'' It includes "directly placed on B” and "some entity A is placed on an entity B while another entity is interposed between an entity A and an entity B.”
  • ⁇ an object A is located on an object B'' means ⁇ an object A is adjacent to an object B and an object A is positioned on an object B. and "the thing A is positioned on the thing B while another thing is interposed between the thing A and the thing B".
  • ⁇ an object A overlaps an object B when viewed in a certain direction'' means ⁇ an object A overlaps all of an object B'' and ⁇ an object A overlaps an object B.'' It includes "overlapping a part of a certain thing B".
  • the semiconductor device A1 of this embodiment includes a first conductive plate 1, a second conductive plate 2, a third conductive plate 3, a first semiconductor element 41, a second semiconductor element 42, a first input terminal 51, and a second input terminal 52. , output terminal 53, first control terminals 55 and 56, second control terminals 57 and 58, first conductive bonding material 61, second conductive bonding material 62, first metal portion 63, second metal portion 64 and sealing A stopper resin 7 is provided.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view showing the semiconductor device A1.
  • FIG. 3 is a plan view showing the semiconductor device A1.
  • FIG. 4 is a front view showing the semiconductor device A1.
  • FIG. 5 is a plan view showing the semiconductor device A1.
  • 6 is a cross-sectional view taken along line VI-VI of FIG. 3.
  • FIG. 7 is a cross-sectional view along line VII-VII of FIG.
  • FIG. 10 and 11 are partial enlarged views of FIG. 6, respectively.
  • FIG. 12 is a circuit configuration example of the semiconductor device according to the first embodiment. 2, 3 and 5 show the sealing resin 7 through for convenience of understanding. In FIG. 5, the third conductive plate 3 and the second semiconductor element 42 are omitted.
  • the thickness direction of the first conductive plate 1 is called “thickness direction z”.
  • One direction perpendicular to the thickness direction z is called a “first direction x”.
  • a direction orthogonal to both the thickness direction z and the first direction x is called a "second direction y”.
  • first conductive plate 1, the second conductive plate 2 and the third conductive plate 3 are formed, for example, by punching or bending metal plates.
  • the constituent material of first conductive plate 1, second conductive plate 2 and third conductive plate 3 is, for example, copper (Cu) or a copper alloy.
  • the thickness (dimension in the thickness direction z) of each of the first conductive plate 1, the second conductive plate 2, and the third conductive plate 3 is not particularly limited, and is, for example, about 0.1 mm to 2.5 mm, preferably It is about 2.0 mm.
  • the first conductive plate 1 is a member on which the first semiconductor element 41 is mounted. As shown in FIGS. 3-7, the first conductive plate 1 has a first major surface 101 and a first back surface 102. As shown in FIGS. The first main surface 101 faces one side in the thickness direction z, and the first rear surface 102 faces the other side in the thickness direction z. A first semiconductor element 41 is mounted on the first main surface 101 .
  • the shape of the first conductive plate 1 is not particularly limited. In the illustrated example, the first conductive plate 1 has a chamfered portion 11, and has a rectangular (or substantially rectangular) shape with one corner removed when viewed in the thickness direction z. . Moreover, as shown in FIGS. 6 and 7, the first rear surface 102 is exposed from the sealing resin 7 in this embodiment.
  • the first conductive plate 1 includes a base material 12 and a main surface bonding layer 13.
  • the constituent material of the base material 12 is copper or a copper alloy.
  • the main surface bonding layer 13 overlaps the substrate 12 on one side in the thickness direction z.
  • Main surface bonding layer 13 is silver (Ag) plating, for example.
  • the surface of the main surface bonding layer 13 facing one side in the thickness direction z corresponds to the first main surface 101 of the first conductive plate 1 .
  • the second conductive plate 2 is arranged apart from the first conductive plate 1 in the first direction x when viewed in the thickness direction z.
  • the second conductive plate 2 is positioned on the other side in the first direction x with respect to the first conductive plate 1 .
  • the second conductive plate 2 has a second main surface 201 and a second rear surface 202.
  • the second main surface 201 faces one side in the thickness direction z
  • the second rear surface 202 faces the other side in the thickness direction z.
  • the shape of the second conductive plate 2 is not particularly limited, and in the illustrated example, it is rectangular (or substantially rectangular) when viewed in the thickness direction z.
  • the second rear surface 202 is exposed from the sealing resin 7 in this embodiment.
  • the second conductive plate 2 includes a base material 22 and a main surface bonding layer 23.
  • the constituent material of the base material 22 is copper or a copper alloy.
  • the main surface bonding layer 23 overlaps the substrate 22 on one side in the thickness direction z.
  • Main surface bonding layer 23 is silver plating, for example.
  • the surface of the main surface bonding layer 23 facing one side in the thickness direction z corresponds to the second main surface 201 of the second conductive plate 2 .
  • the dimension of the first conductive plate 1 in the first direction x is larger than the dimension of the second conductive plate 2 in the first direction x.
  • the dimension in the second direction y of the first conductive plate 1 and the dimension in the second direction y of the second conductive plate 2 are the same.
  • the area of the first conductive plate 1 is larger than the area of the second conductive plate 2 when viewed in the thickness direction z.
  • the third conductive plate 3 is spaced apart from the first conductive plate 1 and the second conductive plate 2 on one side in the thickness direction z.
  • the third conductive plate 3 is a member on which the second semiconductor element 42 is mounted.
  • the third conductive plate 3 has a third main surface 301 and a third rear surface 302.
  • the third main surface 301 faces the other side in the thickness direction z, and the third rear surface 302 faces one side in the thickness direction z.
  • the third main surface 301 faces both the second main surface 201 of the first conductive plate 1 and the second main surface 201 of the second conductive plate 2 .
  • the shape of the third conductive plate 3 is not particularly limited, and in the illustrated example, it is rectangular (or substantially rectangular) when viewed in the thickness direction z. Further, in the present embodiment, the third conductive plate 3 overlaps the entire first conductive plate 1 and the second conductive plate 2 when viewed in the thickness direction z. As shown in FIGS. 6 to 9, the third rear surface 302 is exposed from the sealing resin 7 in this embodiment.
  • the third conductive plate 3 includes a base material 32 and a main surface bonding layer 33.
  • the constituent material of the base material 32 is copper or a copper alloy.
  • the main surface bonding layer 33 overlaps the base material 32 on the other side in the thickness direction z.
  • the main-surface bonding layer 33 is silver-plated, for example.
  • the surface of the main surface bonding layer 33 facing the other side in the thickness direction z corresponds to the third main surface 301 of the third conductive plate 3 .
  • the first semiconductor element 41 and the second semiconductor element 42 are electronic components that serve as functional centers of the semiconductor device A10.
  • the constituent material of the first semiconductor element 41 and the second semiconductor element 42 is, for example, a semiconductor material mainly composed of SiC (silicon carbide). This semiconductor material is not limited to SiC, and may be Si (silicon), GaN (gallium nitride), C (diamond), or the like.
  • the first semiconductor element 41 and the second semiconductor element 42 are, for example, power semiconductor chips having a switching function section Q1 (see FIG. 12) such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the first semiconductor element 41 and the second semiconductor element 42 are MOSFETs, but are not limited to this, and other transistors such as IGBTs (Insulated Gate Bipolar Transistors) There may be.
  • the semiconductor device A1 is configured as, for example, a half-bridge switching circuit, as shown in FIG.
  • the first semiconductor element 41 forms an upper arm circuit of the semiconductor device A1
  • the second semiconductor element 42 forms a lower arm circuit.
  • the first semiconductor element 41 and the second semiconductor element 42 are connected in series to form a bridge layer.
  • the first semiconductor element 41 is mounted on the first conductive plate 1 via the first conductive bonding material 61 . As shown in FIGS. 6, 7, and 10, the first semiconductor element 41 has the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3 in the thickness direction z. placed in between.
  • the first semiconductor element 41 has a first source electrode 411 , a first gate electrode 412 , a first drain electrode 413 and a first source sense electrode 414 .
  • the first source electrode 411, the first gate electrode 412, and the first source sense electrode 414 are provided on the surface of the first semiconductor element 41 facing one side in the thickness direction z. I'm on my way.
  • the first drain electrode 413 is provided on a surface facing the other side in the thickness direction z, and faces the other side in the thickness direction z.
  • a source current flows from the inside of the first semiconductor element 41 to the first source electrode 411 .
  • a drive signal for example, gate voltage
  • a drain current flows through the first drain electrode 413 toward the inside of the first semiconductor element 41 .
  • the first drain electrode 413 is configured by silver plating, for example.
  • a source current flows through the first source sense electrode 414 .
  • the second semiconductor element 42 is mounted on the third conductive plate 3 via the second conductive bonding material 62 . As shown in FIGS. 6, 8, 9, and 11, the second semiconductor element 42 has the third main surface 301 of the third conductive plate 3 and the second main surface 301 of the second conductive plate 2 in the thickness direction z. It is arranged between the planes 201 .
  • the second semiconductor element 42 has a second source electrode 421, a second gate electrode (not shown), a second drain electrode 423 and a second source sense electrode (not shown).
  • the second source electrode 421, the second gate electrode, and the second source sense electrode are provided on the surface of the second semiconductor element 42 facing the other side in the thickness direction z, and the second source electrode 421 faces the other side in the thickness direction z.
  • the second drain electrode 423 is provided on a surface facing one side in the thickness direction z, and faces one side in the thickness direction z.
  • the second semiconductor element 42 has substantially the same configuration as the first semiconductor element 41, but is arranged in an inverted orientation in the thickness direction z.
  • a source current flows from the inside of the second semiconductor element 42 to the second source electrode 421 .
  • a drive signal for example, gate voltage
  • a drain current flows through the second drain electrode 423 toward the inside of the second semiconductor element 42 .
  • the second drain electrode 423 is configured by silver plating, for example.
  • a source current flows through the second source sense electrode.
  • each of the first semiconductor element 41 and the second semiconductor element 42 is not particularly limited, and is, for example, about 0.15 mm.
  • the first semiconductor element 41 (second semiconductor element 42) responds to this driving signal. switch between the conductive state and the cut-off state. In the conductive state, current flows from the first drain electrode 413 (second drain electrode 423) to the first source electrode 411 (second source electrode 421), and in the cutoff state, this current does not flow.
  • Each of the first semiconductor element 41 and the second semiconductor element 42 performs a switching operation by the switching function section Q1.
  • the semiconductor device A1 converts the DC voltage input between the first input terminal 51 and the second input terminal 52 into, for example, an AC voltage by the switching function part Q1 of the first semiconductor element 41 and the second semiconductor element 42. and outputs an alternating voltage from the output terminal 53 .
  • a diode D1 shown in FIG. 12 is, for example, a parasitic diode component of the switching function unit Q1.
  • the first input terminal 51, the second input terminal 52 and the output terminal 53 are each made of a plate-like metal plate.
  • the constituent material of first input terminal 51, second input terminal 52 and output terminal 53 is, for example, copper or a copper alloy.
  • a DC voltage to be converted into power is input to the first input terminal 51 and the second input terminal 52 .
  • the first input terminal 51 is a positive electrode (P terminal).
  • the second input terminal 52 is a negative electrode (N terminal).
  • An AC voltage that is power-converted by the first semiconductor element 41 and the second semiconductor element 42 is output from the output terminal 53 .
  • the first input terminal 51 is electrically connected to the first conductive plate 1, and is positioned on one side of the first conductive plate 1 in the second direction y, as shown in FIG. As shown in FIG. 7, in this embodiment, the first input terminal 51 is formed integrally with the first conductive plate 1 .
  • the first input terminal 51 has a first bent portion 511 and a first extension portion 512 .
  • the first bent portion 511 is connected to the center of the first conductive plate 1 in the first direction x and to one end of the first conductive plate 1 in the thickness direction z. ing.
  • the first bent portion 511 extends toward one side in the second direction y so as to be positioned on one side in the thickness direction z.
  • the first extending portion 512 is connected to the tip of the first bent portion 511 and extends along the second direction y to one side of the second direction y. A portion of the first extending portion 512 is exposed from the sealing resin 7 .
  • the second input terminal 52 is electrically connected to the second conductive plate 2, and is positioned on one side of the second conductive plate 2 in the second direction y, as shown in FIG. As shown in FIG. 8, in this embodiment, the second input terminal 52 is formed integrally with the second conductive plate 2 .
  • the second input terminal 52 has a second bent portion 521 and a second extension portion 522 . As shown in FIGS. 5 and 8, the second bent portion 521 is formed at one end of the second conductive plate 2 in the first direction x and on one side in the thickness direction z of the second conductive plate 2. connected to the end.
  • the second bent portion 521 extends to one side in the second direction y and to one side in the first direction x, and extends toward one side in the thickness direction z toward the distal end side.
  • the second extending portion 522 is connected to the tip of the second bent portion 521 and extends along the second direction y to one side of the second direction y. A portion of the second extending portion 522 is exposed from the sealing resin 7 .
  • the output terminal 53 is electrically connected to the third conductive plate 3, and is positioned on one side of the third conductive plate 3 in the second direction y, as shown in FIG. As shown in FIG. 9, in this embodiment, the output terminal 53 is integrally formed with the third conductive plate 3 .
  • the output terminal 53 has a third bent portion 531 and a third extension portion 532 . As shown in FIGS. 3 and 9 , the third bent portion 531 is closer to the other side of the third conductive plate 3 in the first direction x and the other end of the third conductive plate 3 in the thickness direction z. connected to The third bent portion 531 extends toward one side in the second direction y so as to be positioned on the other side in the thickness direction z.
  • the third extending portion 532 is connected to the tip of the third bent portion 531 and extends along the second direction y to one side of the second direction y. A portion of the third extending portion 532 is exposed from the sealing resin 7 .
  • the first extension portion 512 of the first input terminal 51, the second extension portion 522 of the second input terminal 52, and the output terminal 53 are aligned in the thickness direction z and overlap each other when viewed in the first direction x.
  • the first control terminal 55 and the first control terminal 56 are terminals for controlling the first semiconductor element 41 . As shown in FIGS. 3 to 5, the first control terminals 55 and 56 are arranged on one side of the first conductive plate 1 in the second direction y, and are spaced apart from each other in the first direction x. . The first control terminals 55 and 56 extend to one side in the second direction y. A part of each of the first control terminals 55 and 56 is exposed from the sealing resin 7 .
  • a wire 43 is joined to the first control terminal 55 and the first gate electrode 412 of the first semiconductor element 41 . Through this wire 43, the first gate electrode 412 and the first control terminal 55 are electrically connected.
  • a wire 44 is joined to the first control terminal 56 and the first source sense electrode 414 of the first semiconductor element 41 . Through this wire 44, the first source sense electrode 414 and the first control terminal 56 are electrically connected.
  • the second control terminal 57 and the second control terminal 58 are terminals for controlling the second semiconductor element 42 . As shown in FIGS. 3 to 5, the second control terminals 57 and 58 are arranged on one side of the second conductive plate 2 in the second direction y and are spaced apart from each other in the first direction x. . The second control terminals 57 and 58 extend to one side in the second direction y. Part of each of the second control terminals 57 and 58 is exposed from the sealing resin 7 .
  • a wire (not shown) is joined to the second control terminal 57 and the second gate electrode of the second semiconductor element 42, and the second gate electrode and the second control terminal 57 are electrically connected through this wire.
  • a wire (not shown) is joined to the second control terminal 58 and the second source sense electrode of the second semiconductor element 42, and the second source sense electrode and the second control terminal 58 are electrically connected through this wire.
  • the first control terminals 55, 56 and the second control terminals 57, 58 have a first extension 512, a second extension 522 and a third extension 532. and are aligned in the thickness direction z.
  • the first extension portion 512, the second extension portion 522, the third extension portion 532, the first control terminals 55 and 56, and the second control terminals 57 and 58 overlap each other when viewed in the first direction x. .
  • the first conductive bonding material 61 is interposed between the first conductive plate 1 and the first semiconductor element 41, and electrically connects the first main surface 101 and the first drain electrode 413.
  • the first conductive bonding material 61 includes a first base layer 611, a first layer 612 and a second layer 613 laminated together.
  • the first base layer 611 is made of metal, such as aluminum (Al) or an aluminum alloy.
  • the first base layer 611 is, for example, a sheet material.
  • the first layer 612 is formed on one side of the first base layer 611 in the thickness direction z.
  • the first layer 612 is interposed between the first base layer 611 and the first drain electrode 413 .
  • the first layer 612 is silver plating, for example.
  • the first layer 612 is bonded to the first drain electrode 413 of the first semiconductor element 41 by solid-phase diffusion of metal, for example. That is, the first layer 612 and the first drain electrode 413 are bonded by solid-phase diffusion bonding, and are in direct contact with each other at the bonding interface.
  • the second layer 613 is formed on the other side of the first base layer 611 in the thickness direction z.
  • the second layer 613 is interposed between the first base layer 611 and the first conductive plate 1 .
  • the second layer 613 is silver plating, for example.
  • the second layer 613 is bonded to the main surface bonding layer 13 of the first conductive plate 1 by, for example, solid-phase diffusion of metal. That is, the second layer 613 and the main-surface bonding layer 13 are bonded by solid-phase diffusion bonding, and are bonded in a state in which they are in direct contact with each other at the bonding interface.
  • the heating temperature at the time of bonding should be in the range of about 200° C.
  • the first conductive bonding material 61 may be configured by solder and conductively bonded to both the first main surface 101 and the first drain electrode 413. good.
  • the second conductive bonding material 62 is interposed between the third conductive plate 3 and the second semiconductor element 42, and electrically connects the third main surface 301 and the second drain electrode 423.
  • the second conductive bonding material 62 includes a second base layer 621, a third layer 622 and a fourth layer 623 laminated together.
  • the second base layer 621 is made of metal, such as aluminum or an aluminum alloy.
  • the second base layer 621 is, for example, a sheet material.
  • the third layer 622 is formed on the other side of the second base layer 621 in the thickness direction z.
  • a third layer 622 is interposed between the second base layer 621 and the second drain electrode 423 .
  • Third layer 622 is, for example, silver plating.
  • the third layer 622 is bonded to the second drain electrode 423 of the second semiconductor element 42 by solid-phase diffusion of metal, for example. That is, the third layer 622 and the second drain electrode 423 are bonded by solid-phase diffusion bonding, and are in direct contact with each other at the bonding interface.
  • the fourth layer 623 is formed on one side of the second base layer 621 in the thickness direction z.
  • a fourth layer 623 is interposed between the second base layer 621 and the third conductive plate 3 .
  • the fourth layer 623 is silver plating, for example.
  • the fourth layer 623 is bonded to the main surface bonding layer 33 of the third conductive plate 3 by solid-phase diffusion of metal, for example. That is, the fourth layer 623 and the main-surface bonding layer 33 are bonded by solid-phase diffusion bonding, and are bonded in a state in which they are in direct contact with each other at the bonding interface.
  • the heating temperature at the time of bonding should be in the range of about 200° C.
  • the second conductive bonding material 62 may be configured by solder, and the second conductive bonding material 62 may be conductively bonded to both the third main surface 301 and the second drain electrode 423. good.
  • the first metal portion 63 is interposed between the first source electrode 411 of the first semiconductor element 41 and the third main surface 301 of the third conductive plate 3 to It is electrically connected to the third main surface 301 .
  • the fifth layer 631 and the sixth layer 632 are laminated on the first metal portion 63 .
  • the first metal part 63 is made of metal, such as aluminum, aluminum alloy, copper, or copper alloy.
  • the thickness (dimension in the thickness direction z) of the first metal portion 63 is not particularly limited, and is, for example, about 1 mm.
  • the fifth layer 631 is formed on one side of the first metal portion 63 in the thickness direction z.
  • the fifth layer 631 is interposed between the first metal portion 63 and the third conductive plate 3 .
  • the fifth layer 631 is silver plating, for example.
  • the fifth layer 631 is bonded to the main surface bonding layer 33 of the third conductive plate 3 by solid-phase diffusion of metal, for example. That is, the fifth layer 631 and the main-surface bonding layer 33 are bonded by solid-phase diffusion bonding, and are bonded in a state in which they are in direct contact with each other at the bonding interface.
  • the sixth layer 632 is formed on the other side of the first metal portion 63 in the thickness direction z.
  • the sixth layer 632 is interposed between the first metal portion 63 and the first source electrode 411 .
  • the sixth layer 632 is silver plating, for example.
  • the sixth layer 632 is bonded to the first source electrode 411, for example, by solid phase diffusion of metal. That is, the sixth layer 632 and the first source electrode 411 are bonded by solid-phase diffusion bonding, and are in direct contact with each other at the bonding interface.
  • the heating temperature at the time of bonding should be in the range of about 200° C.
  • the first metal portion 63 may be conductively joined to both the second gate electrode 422 and the third main surface 301 using solder or the like.
  • the second metal part 64 is interposed between the second source electrode 421 of the second semiconductor element 42 and the second main surface 201 of the second conductive plate 2 to The second main surface 201 is electrically connected.
  • a seventh layer 641 and an eighth layer 642 are laminated on the second metal portion 64 .
  • the second metal part 64 is made of metal, such as aluminum, aluminum alloy, copper, or copper alloy.
  • the thickness (dimension in the thickness direction z) of the second metal portion 64 is not particularly limited, and is, for example, about 1 mm.
  • the seventh layer 641 is formed on the other side of the second metal portion 64 in the thickness direction z.
  • the seventh layer 641 is interposed between the second metal portion 64 and the second conductive plate 2 .
  • the seventh layer 641 is silver plating, for example.
  • the seventh layer 641 is bonded to the main surface bonding layer 23 of the second conductive plate 2 by, for example, solid phase diffusion of metal. That is, the seventh layer 641 and the main-surface bonding layer 23 are bonded by solid-phase diffusion bonding, and are bonded in a state in which they are in direct contact with each other at the bonding interface.
  • the eighth layer 642 is formed on one side of the second metal portion 64 in the thickness direction z.
  • the eighth layer 642 is interposed between the second metal portion 64 and the second source electrode 421 .
  • the eighth layer 642 is silver plating, for example.
  • the eighth layer 642 is bonded to the second source electrode 421, for example, by solid phase diffusion of metal. That is, the eighth layer 642 and the second source electrode 421 are bonded by solid-phase diffusion bonding, and are in direct contact with each other at the bonding interface.
  • the heating temperature at the time of bonding should be in the range of about 200° C.
  • the second metal portion 64 may be conductively joined to both the second source electrode 421 and the second main surface 201 using solder or the like.
  • the sealing resin 7 is applied to each part of the first conductive plate 1, the second conductive plate 2 and the third conductive plate 3 and the first input terminal. 51 , the second input terminal 52 , the output terminal 53 , the first control terminals 55 and 56 and the second control terminals 57 and 58 , and the first semiconductor element 41 and the second semiconductor element 42 .
  • a constituent material of the sealing resin 7 is, for example, a black epoxy resin.
  • the sealing resin 7 has a resin main surface 71, a resin back surface 72, a resin first side surface 731, a resin second side surface 732, a resin third side surface 733, and a resin fourth side surface 734.
  • the resin main surface 71 faces one side in the thickness direction z.
  • the resin back surface 72 faces the side opposite to the resin main surface 71 (the other side in the thickness direction z).
  • the first rear surface 102 of the first conductive plate 1 and the first rear surface 102 of the second conductive plate 2 are exposed from the resin rear surface 72 .
  • the third rear surface 302 of the third conductive plate 3 is exposed from the resin main surface 71 .
  • the resin first side surface 731 is connected to both the resin main surface 71 and the resin back surface 72 and faces one side in the first direction x.
  • the resin second side surface 732 is connected to both the resin main surface 71 and the resin back surface 72 and faces the other side in the first direction x.
  • the first resin side surface 731 and the second resin side surface 732 are separated from each other in the first direction x.
  • the resin third side surface 733 is connected to all of the resin main surface 71, the resin back surface 72, the resin first side surface 731, and the resin second side surface 732, and is connected in the second direction. Facing one side of y.
  • the fourth resin side surface 734 is connected to all of the resin main surface 71, the resin back surface 72, the resin first side surface 731, and the resin second side surface 732, and faces the other side in the second direction y.
  • the resin third side surface 733 and the resin fourth side surface 734 are separated from each other in the second direction y.
  • a plurality of recesses 75 are formed in the resin third side surface 733 .
  • the recess 75 is recessed from the resin third side surface 733 toward the other side in the second direction y, and is formed from the resin main surface 71 to the resin back surface 72 in the thickness direction z.
  • the plurality of recesses 75 are arranged in the first direction x between the first input terminal 51 and the second input terminal 52, between the second input terminal 52 and the output terminal 53, between the first input terminal 51 and the first control terminal. 56 and between the output terminal 53 and the second control terminal 58 .
  • the plurality of recesses 75 are provided to increase the creepage distance between terminals adjacent to each other in the first direction x.
  • the semiconductor device A1 includes a first conductive plate 1, a second conductive plate 2, a third conductive plate 3, a first semiconductor element 41, a second semiconductor element 42, a first input terminal 51, a second input terminal 52 and an output terminal 53.
  • the first conductive plate 1 and the second conductive plate 2 are spaced apart in the first direction x
  • the third conductive plate 3 is spaced apart from the first conductive plate 1 and the second conductive plate 2 in the thickness direction z. It is
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3
  • the second semiconductor element 42 is arranged between the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 is mainly transferred to the first conductive plate 1 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z.
  • the heat dissipation of the semiconductor device A1 can be enhanced. Further, according to the configuration in which the first semiconductor element 41 and the second semiconductor element 42 are reversed in the thickness direction z, it is possible to reduce the inductance due to the current flowing through the semiconductor device A1.
  • the area of the first conductive plate 1 is larger than the area of the second conductive plate 2 when viewed in the thickness direction z. According to such a configuration, the heat generated in the first semiconductor element 41 can be efficiently released to the first conductive plate 1 side.
  • the semiconductor device A1 includes a first metal portion 63 and a second metal portion 64.
  • the first metal part 63 is interposed between the first source electrode 411 of the first semiconductor element 41 and the third main surface 301 of the third conductive plate 3 to separate the first source electrode 411 and the third main surface 301 from each other. make it conductive.
  • the second metal part 64 is interposed between the second source electrode 421 of the second semiconductor element 42 and the second main surface 201 of the second conductive plate 2 to separate the second source electrode 421 and the second main surface 201 from each other. make it conductive. With such a configuration, the heat generated by the first semiconductor element 41 is transferred to the third conductive plate 3 through the first metal portion 63 .
  • the heat generated by the second semiconductor element 42 is transferred to the second conductive plate 2 via the second metal portion 64 .
  • the heat generated by both the first semiconductor element 41 and the second semiconductor element 42 can be released more efficiently. Therefore, the heat dissipation of the semiconductor device A1 can be further enhanced.
  • the first rear surface 102 of the first conductive plate 1 , the second rear surface 202 of the second conductive plate 2 and the third rear surface 302 of the third conductive plate 3 are all exposed from the sealing resin 7 . This is more preferable for improving the heat dissipation of the semiconductor device A1.
  • the first extension 512 (first input terminal 51), the second extension 522 (second input terminal 52), and the third extension 532 (output terminal 53) are exposed from the sealing resin 7. , and all extend from the resin third side surface 733 to one side in the second direction y.
  • the first extending portion 512, the second extending portion 522, and the third extending portion 532 overlap each other when viewed in the first direction x, and are aligned in the thickness direction z. Such a configuration facilitates handling when the semiconductor device A1 is mounted on a circuit board or the like (not shown).
  • the first conductive bonding material 61 is bonded to both the first drain electrode 413 and the first conductive plate 1 by solid phase diffusion of metal, for example.
  • the first conductive bonding material 61 (the first layer 612 and the second layer 613) is bonded to both the first drain electrode 413 and the first conductive plate 1 while being in direct contact with each other at the bonding interface. With such a configuration, the heat generated by the first semiconductor element 41 can be efficiently released to the first conductive plate 1 through the first conductive bonding material 61 .
  • the second conductive bonding material 62 is bonded to both the second drain electrode 423 and the third conductive plate 3 by solid phase diffusion of metal, for example.
  • the second conductive bonding material 62 (the third layer 622 and the fourth layer 623) is bonded to both the second drain electrode 423 and the third conductive plate 3 while being in direct contact with each other at the bonding interface. With such a configuration, the heat generated by the second semiconductor element 42 can be efficiently released to the first conductive plate 1 via the second conductive bonding material 62 .
  • Such a configuration including the first conductive bonding material 61 and the second conductive bonding material 62 is more preferable for improving the heat dissipation of the semiconductor device A1.
  • FIG. 13 shows a semiconductor device according to the second embodiment of the present disclosure.
  • elements identical or similar to those of the semiconductor device A1 of the above embodiment are denoted by the same reference numerals as those of the above embodiment, and description thereof will be omitted as appropriate.
  • an insulating layer 15, an insulating layer 25, and an insulating layer 35 are additionally provided as compared with the semiconductor device A1 of the above embodiment.
  • the insulating layer 15 covers the first rear surface 102 of the first conductive plate 1 .
  • the insulating layer 25 covers the first rear surface 102 of the second conductive plate 2 .
  • the insulating layer 35 covers the third rear surface 302 of the third conductive plate 3 .
  • the structure of these insulating layers 15, 25, 35 is not particularly limited, and they are made of, for example, ceramic sheets or insulating resin sheets.
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A2 can be enhanced.
  • the semiconductor device A2 includes insulating layers 15, 25, and 35 covering the first rear surface 102, the second rear surface 202, and the third rear surface 302. According to such a configuration, electrical insulation is ensured on both sides in the thickness direction z in the semiconductor device A2. In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • FIG. 14 shows a semiconductor device according to the third embodiment of the present disclosure.
  • the configuration of the sealing resin 7 is different from that of the semiconductor device A1 of the above embodiment.
  • the sealing resin 7 covers each of the first rear surface 102, the second rear surface 202 and the third rear surface 302, unlike the above embodiment.
  • a first dimension L ⁇ b>1 that is the distance in the thickness direction z between the first back surface 102 and the resin back surface 72 is smaller than the thickness T ⁇ b>1 of the first conductive plate 1 .
  • a second dimension L2 that is the distance in the thickness direction z between the second back surface 202 and the resin back surface 72 is smaller than the thickness T2 of the second conductive plate 2 .
  • a third dimension L3, which is the distance in the thickness direction z between the third rear surface 302 and the resin main surface 71, is smaller than the thickness T3 of the third conductive plate 3.
  • Each of the first dimension L1, the second dimension L2 and the third dimension L3 is, for example, approximately 0.1 mm to 0.3 mm.
  • the constituent material of the sealing resin 7 of this embodiment is different from that of the above embodiment.
  • the sealing resin 7 has a predetermined thermal property, and the thermal conductivity of the sealing resin 7 is 5 W/mk or more.
  • an epoxy resin containing a filler can be mentioned.
  • the filler include aluminum oxide (Al 2 O 3 ), boron nitride (BN), aluminum nitride (AlN), and silicon nitride (SiN), and the sealing resin 7 contains at least one of these.
  • Such sealing resin 7 is, for example, a high thermal conductive resin having a thermal conductivity of 5 W/mk or higher.
  • the thermal conductivity of the sealing resin 7 is 5 W/mk or more, the heat dissipation in the portion covering the first rear surface 102, the second rear surface 202, or the third rear surface 302 is better than that of a general insulating sheet.
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A3 can be enhanced.
  • the sealing resin 7 covers the first rear surface 102, the second rear surface 202 and the third rear surface 302. According to such a configuration, electrical insulation is ensured on both sides in the thickness direction z in the semiconductor device A3.
  • the sealing resin 7 has a relatively high thermal conductivity, and the thickness of the portion covering the first rear surface 102, the second rear surface 202, and the third rear surface 302 (the first dimension L1, the second dimension L2, and the third dimension L3) is relatively small. According to such a configuration, deterioration in heat dissipation on the first back surface 102 side of the first conductive plate 1, the second back surface 202 side of the second conductive plate 2, and the third back surface 302 side of the third conductive plate 3 is suppressed. can do. In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • FIG. 15 shows a semiconductor device according to the fourth embodiment of the present disclosure.
  • a first substrate 81 and a second substrate 82 are additionally provided as compared with the semiconductor device A1 of the above embodiment.
  • the first substrate 81 is arranged on the other side in the thickness direction z with respect to the first conductive plate 1 and the second conductive plate 2 .
  • the first substrate 81 includes a first insulating layer 811 , a first metal layer 812 and a second metal layer 813 .
  • the first substrate 81 is composed of, for example, a DBC (Direct Bonded Copper) substrate or an AMB (Active Metal Brazing) substrate.
  • First insulating layer 811 is, for example, ceramics with excellent thermal conductivity. Such ceramics include, for example, AlN (aluminum nitride).
  • the first insulating layer 811 overlaps both the first rear surface 102 (first conductive plate 1) and the second rear surface 202 (second conductive plate 2) when viewed in the thickness direction z.
  • the first metal layer 812 is formed on one side of the first insulating layer 811 in the thickness direction z.
  • a constituent material of the first metal layer 812 includes, for example, copper.
  • the first metal layer 812 includes a first portion 812A and a second portion 812B. The first portion 812A and the second portion 812B are spaced apart in the first direction x.
  • the first portion 812A is joined to the first rear surface 102 (first conductive plate 1).
  • the second part 812B is joined to the second rear surface 202 (second conductive plate 2).
  • the second metal layer 813 is formed on the other side of the first insulating layer 811 in the thickness direction z.
  • the constituent material of the second metal layer 813 is the same as the constituent material of the first metal layer 812 . In the illustrated example, the surface of the second metal layer 813 facing the other side in the thickness direction z is exposed from the sealing resin 7 .
  • the second substrate 82 is arranged on the other side of the third conductive plate 3 in the thickness direction z.
  • the second substrate 82 includes a second insulating layer 821 , a third metal layer 822 and a fourth metal layer 823 .
  • the second substrate 82 like the first substrate 81, is composed of, for example, a DBC substrate or an AMB substrate.
  • the constituent materials of the second insulating layer 821, the third metal layer 822 and the fourth metal layer 823 are the same as the constituent materials of the first insulating layer 811, the first metal layer 812 and the second metal layer 813 in the first substrate 81. be.
  • the second insulating layer 821 overlaps the third rear surface 302 (third conductive plate 3) when viewed in the thickness direction z.
  • the third metal layer 822 is formed on the other side of the second insulating layer 821 in the thickness direction z.
  • the third metal layer 822 is bonded to the third rear surface 302 (third conductive plate 3).
  • the fourth metal layer 823 is formed on one side of the second insulating layer 821 in the thickness direction z. In the illustrated example, the surface of the fourth metal layer 823 facing one side in the thickness direction z is exposed from the sealing resin 7 .
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A4 can be enhanced.
  • the semiconductor device A4 includes a first insulating layer 811 and a second insulating layer 821.
  • the first insulating layer 811 is arranged on the other side in the thickness direction z with respect to the first back surface 102 and the second back surface 202 and overlaps the first back surface 102 and the second back surface 202 when viewed in the thickness direction z.
  • the second insulating layer 821 is arranged on one side of the third rear surface 302 in the thickness direction z and overlaps the third rear surface 302 when viewed in the thickness direction z. According to such a configuration, electrical insulation is ensured on both sides in the thickness direction z in the semiconductor device A4.
  • the first insulating layer 811 and the second insulating layer 821 form a part of the first substrate 81 and the second substrate 82 (for example, DBC substrate or AMB substrate).
  • the first metal layer 812 of the first substrate 81 is bonded to the first conductive plate 1 and the second conductive plate 2
  • the third metal layer 822 of the second substrate 82 is bonded to the third conductive plate 3 .
  • the heat of the first conductive plate 1, the second conductive plate 2, and the third conductive plate 3 can be released to the first substrate 81 side and the second substrate 82 side. This is preferable for improving the heat dissipation of the semiconductor device A4.
  • the same effects as those of the above embodiment can be obtained.
  • FIG. 16 shows a semiconductor device according to the fifth embodiment of the present disclosure.
  • a first insulating layer 83, a conductive plate 84, a second insulating layer 85 and a conductive plate 86 are additionally provided as compared with the semiconductor device A1 of the above embodiment.
  • the first insulating layer 83 and the conductive plate 84 are arranged on the other side in the thickness direction z with respect to the first conductive plate 1 and the second conductive plate 2 .
  • the first conductive plate 1, the second conductive plate 2, the first insulating layer 83 and the conductive plate 84 are made of, for example, an AMB substrate.
  • the first conductive plate 1 and the second conductive plate 2 form part of the AMB substrate.
  • the first insulating layer 83 is, for example, ceramics with excellent thermal conductivity. Such ceramics include AlN, for example.
  • the first insulating layer 83 overlaps both the first rear surface 102 (first conductive plate 1) and the second rear surface 202 (second conductive plate 2) when viewed in the thickness direction z.
  • the first conductive plate 1 and the second conductive plate 2 are formed on one side of the first insulating layer 83 in the thickness direction z.
  • the constituent material of first conductive plate 1 and second conductive plate 2 includes, for example, copper.
  • the conductive plate 84 is formed on the other side of the first insulating layer 83 in the thickness direction z.
  • the constituent material of the conductive plate 84 is the same as the constituent material of the first conductive plate 1 and the second conductive plate 2 .
  • the surface of the conductive plate 84 facing the other side in the thickness direction z is exposed from the sealing resin 7 .
  • the second insulating layer 85 and the conductive plate 86 are arranged on one side of the third conductive plate 3 in the thickness direction z.
  • the third conductive plate 3, the second insulating layer 85 and the conductive plate 86 are made of, for example, an AMB substrate.
  • the third conductive plate 3 forms part of the AMB substrate.
  • the constituent material of the third conductive plate 3 is the same as the constituent material of the first conductive plate 1 and the second conductive plate 2 .
  • the constituent material of the second insulating layer 85 is the same as the constituent material of the first insulating layer 83 .
  • the constituent material of the conductive plate 86 is the same as the constituent material of the conductive plate 84 .
  • the second insulating layer 85 overlaps the third rear surface 302 (the third conductive plate 3) when viewed in the thickness direction z.
  • the third conductive plate 3 is formed on the other side of the second insulating layer 85 in the thickness direction z.
  • the conductive plate 86 is formed on one side of the second insulating layer 85 in the thickness direction z. In the illustrated example, the surface of the conductive plate 86 facing one side in the thickness direction z is exposed from the sealing resin 7 .
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A5 can be enhanced.
  • the semiconductor device A5 includes a first insulating layer 83 and a second insulating layer 85.
  • the first insulating layer 83 is arranged on the other side in the thickness direction z with respect to the first back surface 102 and the second back surface 202 and overlaps the first back surface 102 and the second back surface 202 when viewed in the thickness direction z.
  • the second insulating layer 85 is arranged on one side of the third back surface 302 in the thickness direction z and overlaps the third back surface 302 when viewed in the thickness direction z. According to such a configuration, electrical insulation is ensured on both sides in the thickness direction z in the semiconductor device A5.
  • the same effects as those of the above embodiment can be obtained.
  • FIG 17 to 19 show a semiconductor device according to the sixth embodiment of the present disclosure.
  • the arrangement of the second input terminal 52 and the output terminal 53 is different from that of the semiconductor device A1 of the above embodiment.
  • the output terminal 53 is arranged on the other side of the third conductive plate 3 in the first direction x (see FIG. 3). It is arranged in the center of the third conductive plate 3 in the first direction x.
  • the second input terminal 52 is arranged on the other side in the first direction x with respect to the output terminal 53 .
  • the positions of the second input terminal 52 and the output terminal 53 are switched compared to the semiconductor device A1.
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A6 can be enhanced.
  • the semiconductor device A6 differs from the semiconductor device A1 in the arrangement of the second input terminal 52 and the output terminal 53. According to the semiconductor device A6, it is possible to provide a variation of terminal arrangement different from that of the semiconductor device A1. In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • the semiconductor device A7 of this embodiment differs from the semiconductor device A1 of the above-described embodiment mainly in the arrangement of the output terminals 53 .
  • the output terminal 53 is arranged on one side in the second direction y with respect to the third conductive plate 3 (see FIG. 3), but in the semiconductor device A7, the output terminal 53 are arranged on the other side in the second direction y with respect to the third conductive plate 3 .
  • the output terminal 53 is arranged in the center of the third conductive plate 3 in the first direction x.
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A7 can be enhanced.
  • the output terminal 53 is arranged on the side opposite to the first input terminal 51 and the second input terminal 52 with respect to the third conductive plate 3 when viewed in the thickness direction z.
  • Such a configuration increases the degree of freedom in arranging various terminals.
  • the same effects as those of the above embodiment can be obtained.
  • FIG. 23 shows a semiconductor device according to the eighth embodiment of the present disclosure.
  • the semiconductor device A8 of this embodiment differs from the semiconductor device A1 of the above embodiment mainly in the arrangement of the first control terminals 55, 56 and the second control terminals 57, 58.
  • FIG. 23 shows a semiconductor device according to the eighth embodiment of the present disclosure.
  • the semiconductor device A8 of this embodiment differs from the semiconductor device A1 of the above embodiment mainly in the arrangement of the first control terminals 55, 56 and the second control terminals 57, 58.
  • FIG. 23 shows a semiconductor device according to the eighth embodiment of the present disclosure.
  • the semiconductor device A8 of this embodiment differs from the semiconductor device A1 of the above embodiment mainly in the arrangement of the first control terminals 55, 56 and the second control terminals 57, 58.
  • the first control terminals 55 and 56 and the second control terminals 57 and 58 are arranged on one side of the third conductive plate 3 in the second direction y (FIG. 3). ), in the semiconductor device A8, the first control terminals 55 and 56 and the second control terminals 57 and 58 are arranged on the other side of the third conductive plate 3 in the second direction y.
  • the first semiconductor element 41 is arranged between the first main surface 101 of the first conductive plate 1 and the third main surface 301 of the third conductive plate 3, and the second semiconductor element 42 is , between the third main surface 301 of the third conductive plate 3 and the second main surface 201 of the second conductive plate 2 .
  • the first input terminal 51 is a positive electrode and electrically connected to the first conductive plate 1 .
  • the second input terminal 52 is negative and electrically connected to the second conductive plate 2 .
  • the output terminal 53 is electrically connected to the third conductive plate 3 .
  • the second semiconductor element 42 is arranged in a posture opposite to that of the first semiconductor element 41 in the thickness direction z.
  • the heat generated by the second semiconductor element 42 is mainly transferred to the third conductive plate 3 .
  • the heat generated by the first semiconductor element 41 and the second semiconductor element 42 can be dispersed and released to the first conductive plate 1 and the third conductive plate 3 spaced apart in the thickness direction z. Therefore, the heat dissipation of the semiconductor device A8 can be enhanced.
  • the first control terminals 55 and 56 and the second control terminals 57 and 58 are the first input terminal 51 and the second input terminal with respect to the third conductive plate 3 when viewed in the thickness direction z. 52 and the output terminal 53 are arranged on the opposite side. According to such a configuration, the influence of noise from the first input terminal 51, the second input terminal 52 and the output terminal 53 to the first control terminals 55 and 56 and the second control terminals 57 and 58 can be suppressed. . In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device according to the present disclosure can be changed in various ways.
  • Appendix 1 a first conductive plate having a first main surface facing one side in the thickness direction and a first back surface facing the other side; It has a second main surface facing one side in the thickness direction and a second back surface facing the other side, and is spaced apart from the first conductive plate in a first direction perpendicular to the thickness direction.
  • a second conductive plate It has a third main surface facing the other side in the thickness direction and facing the first main surface and the second main surface, and a third back surface facing the one side in the thickness direction.
  • a semiconductor device comprising: a sealing resin covering a semiconductor element and the second semiconductor element.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the area of the first conductive plate is larger than the area of the second conductive plate when viewed in the thickness direction. Appendix 3. 3. The semiconductor device according to appendix 1 or 2, wherein the first rear surface, the second rear surface, and the third rear surface are exposed from the sealing resin. Appendix 4. 3. The semiconductor device according to appendix 3, further comprising an insulating layer covering each of the first back surface, the second back surface, and the third back surface. Appendix 5. The first rear surface, the second rear surface and the third rear surface are covered with the sealing resin, 3. The semiconductor device according to appendix 1 or 2, wherein the sealing resin has a thermal conductivity of 5 W/mk or more. Appendix 6.
  • the sealing resin has a resin main surface facing one side in the thickness direction and a resin back surface facing the other side, a first dimension between the first rear surface and the resin rear surface in the thickness direction is smaller than the thickness of the first conductive plate; a second dimension between the second back surface and the resin back surface in the thickness direction is smaller than the thickness of the second conductive plate;
  • the semiconductor device according to appendix 5 wherein a third dimension between the third rear surface and the resin main surface in the thickness direction is smaller than the thickness of the third conductive plate.
  • Appendix 7 a first insulating layer disposed on the other side in the thickness direction with respect to the first back surface and overlapping with the first back surface and the second back surface when viewed in the thickness direction; 3.
  • the first input terminal has a first extension exposed from the sealing resin and extending in the second direction orthogonal to both the thickness direction and the first direction; the second input terminal has a second extension exposed from the sealing resin and extending in the second direction; 8.
  • the first extending portion is positioned on one side in the second direction with respect to the first conductive plate and extends in one side in the second direction;
  • the second extending portion is positioned on one side in the second direction with respect to the second conductive plate and extends in one side in the second direction;
  • the semiconductor device according to appendix 8 wherein the third extension is located on one side in the second direction with respect to the third conductive plate and extends in the one side in the second direction.
  • Appendix 10 The semiconductor device according to appendix 9, wherein the first extension, the second extension, and the third extension overlap each other when viewed in the first direction.
  • Appendix 11. further comprising a first control terminal and a second control terminal for controlling the first semiconductor element and the second semiconductor element; 11.
  • the first semiconductor element has a first source electrode facing one side in the thickness direction and a first drain electrode facing the other side in the thickness direction
  • the second semiconductor element has a second source electrode facing the other side in the thickness direction and a second drain electrode facing the one side in the thickness direction, the first conductive bonding material electrically connects the first main surface and the first drain electrode; 13.
  • the semiconductor device according to any one of appendices 1 to 12, wherein the second conductive bonding material electrically connects the third main surface and the second drain electrode.
  • Appendix 14. a first metal portion interposed between the first source electrode and the third main surface and electrically connecting the first source electrode and the third main surface; 14.
  • the first conductive bonding material is interposed between the first base layer made of metal and the first base layer and the first drain electrode, and is in direct contact with the first drain electrode at the bonding interface.
  • the semiconductor device comprising: Appendix 16. each of the first base layer and the second base layer containing aluminum; 16.
  • each of the first layer, the second layer, the third layer and the fourth layer contains silver.

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Abstract

半導体装置は、方向ｘに互いに離間する第１、第２導電板と、方向ｚにおいて前記第１、第２導電板に対向する第３導電板と、前記第１導電板および前記第３導電板の間に配置された第１半導体素子と、前記第２導電板および前記第３導電板の間に配置された第２半導体素子と、前記第１導電板に導通する正極入力端子と、前記第２導電板に導通する負極入力端子と、前記第３導電板に導通する出力端子と、少なくとも前記第１、第２半導体素子を覆う封止樹脂と、を備える。

Description

半導体装置
　本開示は、半導体装置に関する。
　半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、リードと、２つの半導体素子と、封止樹脂とを備えている。２つの半導体素子は、それぞれスイッチング機能を有するトランジスタであり、リード上に搭載されている。封止樹脂は、リードの一部および上記２個の半導体素子を覆っている。リードの裏面（半導体素子の搭載面とは反対側の面）は、封止樹脂から露出している。このような構成により、各半導体素子で発生した熱は、リードを介して当該リードの裏面側から逃がすことができる。このような半導体装置において、リードには２つの半導体素子が搭載されている。これにより、たとえば、リードにおいて２つの半導体素子から伝わる熱が互いに干渉し、放熱性が低下する要因となり得る。
特開２０２０－４７７５８号公報
　本開示は、上記した事情のもとで考え出されたものであって、放熱性を高めるのに適した半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、厚さ方向の一方側を向く第１主面および他方側を向く第１裏面を有する第１導電板と、前記厚さ方向の一方側を向く第２主面および他方側を向く第２裏面を有し、かつ、前記第１導電板に対して、前記厚さ方向に直交する第１方向に離間配置された第２導電板と、前記厚さ方向の他方側を向き、かつ前記第１主面および前記第２主面に対向する第３主面、および前記厚さ方向の一方側を向く第３裏面を有し、前記第１導電板および前記第２導電板に対して前記厚さ方向の一方側に離間配置された第３導電板と、前記厚さ方向において前記第１主面および前記第３主面の間に配置され、スイッチング機能を有する第１半導体素子と、前記厚さ方向において前記第３主面および前記第２主面の間に配置され、スイッチング機能を有する第２半導体素子と、前記第１導電板に導通し、正極である第１入力端子と、前記第２導電板に導通し、負極である第２入力端子と、前記第３導電板に導通する出力端子と、前記第１導電板、前記第２導電板および前記第３導電板の各々の少なくとも一部と、前記第１入力端子、前記第２入力端子および前記出力端子の各々の一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、を備える。
　本開示の半導体装置によれば、放熱性を高めることができる。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、本開示の第１実施形態に係る半導体装置を示す斜視図（封止樹脂を透過）である。 図３は、図１に示す半導体装置の平面図（封止樹脂を透過）である。 図４は、図１に示す半導体装置の正面図である。 図５は、図１に示す半導体装置の平面図（封止樹脂を透過、第３導電板および第２半導体素子を省略）である。 図６は、図３のＶＩ－ＶＩ線に沿う断面図である。 図７は、図３のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図３のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図３のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図６の部分拡大図である。 図１１は、図６の部分拡大図である。 図１２は、本開示の第１実施形態に係る半導体装置の回路構成例である。 図１３は、本開示の第２実施形態に係る半導体装置を示す断面図である。 図１４は、本開示の第３実施形態に係る半導体装置を示す断面図である。 図１５は、本開示の第４実施形態に係る半導体装置を示す断面図である。 図１６は、本開示の第５実施形態に係る半導体装置を示す断面図である。 図１７は、本開示の第６実施形態に係る半導体装置を示す平面図（封止樹脂を透過）である。 図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１９は、図１７のＸＩＸ－ＸＩＸ線に沿う断面図である。 図２０は、本開示の第７実施形態に係る半導体装置を示す平面図（封止樹脂を透過）である。 図２１は、図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。 図２３は、本開示の第８実施形態に係る半導体装置を示す平面図（封止樹脂を透過）である。
　以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
　本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　図１～図１２は、本開示の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、第１導電板１、第２導電板２、第３導電板３、第１半導体素子４１、第２半導体素子４２、第１入力端子５１、第２入力端子５２、出力端子５３、第１制御端子５５，５６、第２制御端子５７，５８、第１導電性接合材６１、第２導電性接合材６２、第１金属部６３、第２金属部６４および封止樹脂７を備えている。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す斜視図である。図３は、半導体装置Ａ１を示す平面図である。図４は、半導体装置Ａ１を示す正面図である。図５は、半導体装置Ａ１を示す平面図である。図６は、図３のＶＩ－ＶＩ線に沿う断面図である。図７は、図３のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。図９は、図３のＩＸ－ＩＸ線に沿う断面図である。図１０および図１１は、それぞれ図６の部分拡大図である。図１２は、第１実施形態に係る半導体装置の回路構成例である。図２、図３および図５は、理解の便宜上、封止樹脂７を透過している。図５においては、第３導電板３および第２半導体素子４２を省略している。
　半導体装置Ａ１の説明においては、第１導電板１の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する１つの方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
　本実施形態において、第１導電板１、第２導電板２および第３導電板３は、たとえば、金属板に打ち抜き加工や折り曲げ加工等を施すことにより形成されている。第１導電板１、第２導電板２および第３導電板３の構成材料は、たとえば銅（Ｃｕ）または銅合金である。第１導電板１、第２導電板２および第３導電板３それぞれの厚さ（厚さ方向ｚの寸法）は、特に限定されず、たとえば０．１ｍｍ～２．５ｍｍ程度であり、好ましくは２．０ｍｍ程度である。
　第１導電板１は、第１半導体素子４１が搭載される部材である。図３～図７に示すように、第１導電板１は、第１主面１０１および第１裏面１０２を有する。第１主面１０１は、厚さ方向ｚの一方側を向いており、第１裏面１０２は、厚さ方向ｚの他方側を向いている。第１主面１０１には、第１半導体素子４１が搭載される。第１導電板１の形状は特に限定されない。図示された例においては、第１導電板１は、面取り部１１を有しており、厚さ方向ｚに見て矩形状（あるいは略矩形状）の１つの隅部が切除された形状である。また、図６、図７に示すように、本実施形態においては、第１裏面１０２は、封止樹脂７から露出している。
　本実施形態では、図１０に示すように、第１導電板１は、基材１２および主面接合層１３を含む。基材１２の構成材料は、銅または銅合金である。主面接合層１３は、基材１２に対して厚さ方向ｚの一方側に重なっている。主面接合層１３は、たとえば銀（Ａｇ）めっきである。主面接合層１３において厚さ方向ｚの一方側を向く表面は、第１導電板１の第１主面１０１に相当する。
　図５に示すように、第２導電板２は、厚さ方向ｚに見て、第１導電板１に対して第１方向ｘに離間して配置されている。図示した例では、第２導電板２は、第１導電板１に対して第１方向ｘの他方側に位置する。図３～図６、図８、図９に示すように、第２導電板２は、第２主面２０１および第２裏面２０２を有する。第２主面２０１は、厚さ方向ｚの一方側を向いており、第２裏面２０２は、厚さ方向ｚの他方側を向いている。第２導電板２の形状は特に限定されず、図示された例においては、厚さ方向ｚに見て矩形状（あるいは略矩形状）である。また、図６、図８、図９に示すように、本実施形態においては、第２裏面２０２は、封止樹脂７から露出している。
　本実施形態では、図１１に示すように、第２導電板２は、基材２２および主面接合層２３を含む。基材２２の構成材料は、銅または銅合金である。主面接合層２３は、基材２２に対して厚さ方向ｚの一方側に重なっている。主面接合層２３は、たとえば銀めっきである。主面接合層２３において厚さ方向ｚの一方側を向く表面は、第２導電板２の第２主面２０１に相当する。
　図５に示すように、第１導電板１の第１方向ｘにおける寸法は、第２導電板２の第１方向ｘにおける寸法よりも大である。第１導電板１の第２方向ｙにおける寸法と第２導電板２の第２方向ｙにおける寸法とは、同一である。これにより、厚さ方向ｚに見て、第１導電板１の面積は、第２導電板２の面積より大きくされている。
　図４、図６～図９に示すように、第３導電板３は、第１導電板１および第２導電板２に対して厚さ方向ｚの一方側に離間して配置されている。第３導電板３は、第２半導体素子４２が搭載される部材である。図３、図４、図６～図９に示すように、第３導電板３は、第３主面３０１および第３裏面３０２を有する。第３主面３０１は、厚さ方向ｚの他方側を向いており、第３裏面３０２は、厚さ方向ｚの一方側を向いている。第３主面３０１は、第１導電板１の第２主面２０１および第２導電板２の第２主面２０１の双方に対向している。第３導電板３の形状は特に限定されず、図示された例においては、厚さ方向ｚに見て矩形状（あるいは略矩形状）である。また、本実施形態では、第３導電板３は、厚さ方向ｚに見て、第１導電板１および第２導電板２の全体と重なっている。図６～図９に示すように、本実施形態においては、第３裏面３０２は、封止樹脂７から露出している。
　本実施形態では、図１０、図１１に示すように、第３導電板３は、基材３２および主面接合層３３を含む。基材３２の構成材料は、銅または銅合金である。主面接合層３３は、基材３２に対して厚さ方向ｚの他方側に重なっている。主面接合層３３は、たとえば銀めっきである。主面接合層３３において厚さ方向ｚの他方側を向く表面は、第３導電板３の第３主面３０１に相当する。
　第１半導体素子４１および第２半導体素子４２はそれぞれ、半導体装置Ａ１０の機能中枢となる電子部品である。第１半導体素子４１および第２半導体素子４２の構成材料は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料である。この半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）あるいはＣ（ダイヤモンド）などであってもよい。第１半導体素子４１および第２半導体素子４２は、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング機能部Ｑ１（図１２参照）を有するパワー半導体チップである。本実施形態においては、第１半導体素子４１および第２半導体素子４２がＭＯＳＦＥＴである場合を示すが、これに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）などの他のトランジスタであってもよい。
　半導体装置Ａ１は、図１２に示すように、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、第１半導体素子４１は、半導体装置Ａ１の上アーム回路を構成し、第２半導体素子４２は、下アーム回路を構成する。第１半導体素子４１と第２半導体素子４２とは、直列に接続され、ブリッジ層を構成する。
　第１半導体素子４１は、第１導電性接合材６１を介して第１導電板１に搭載されている。図６、図７、図１０に示すように、第１半導体素子４１は、厚さ方向ｚにおいて、第１導電板１の第１主面１０１および第３導電板３の第３主面３０１の間に配置されている。
　図５、図１０に示すように、第１半導体素子４１は、第１ソース電極４１１、第１ゲート電極４１２、第１ドレイン電極４１３および第１ソースセンス電極４１４を有する。第１ソース電極４１１、第１ゲート電極４１２および第１ソースセンス電極４１４は、第１半導体素子４１の厚さ方向ｚの一方側を向く面に設けられており、厚さ方向ｚの一方側を向いている。第１ドレイン電極４１３は、厚さ方向ｚの他方側を向く面に設けられており、厚さ方向ｚの他方側を向いている。第１ソース電極４１１には、第１半導体素子４１の内部からソース電流が流れる。第１ゲート電極４１２には、第１半導体素子４１を駆動させるための駆動信号（たとえばゲート電圧）が入力される。第１ドレイン電極４１３には、第１半導体素子４１の内部に向けてドレイン電流が流れる。第１ドレイン電極４１３は、たとえば銀めっきにより構成される。第１ソースセンス電極４１４には、ソース電流が流れる。
　第２半導体素子４２は、第２導電性接合材６２を介して第３導電板３に搭載されている。図６、図８、図９、図１１に示すように、第２半導体素子４２は、厚さ方向ｚにおいて、第３導電板３の第３主面３０１および第２導電板２の第２主面２０１の間に配置されている。
　図１１に示すように、第２半導体素子４２は、第２ソース電極４２１、第２ゲート電極（図示せず）、第２ドレイン電極４２３および第２ソースセンス電極（図示せず）を有する。第２ソース電極４２１、第２ゲート電極および第２ソースセンス電極は、第２半導体素子４２の厚さ方向ｚの他方側を向く面に設けられており、厚さ方向ｚの他方側を向いている。第２ドレイン電極４２３は、厚さ方向ｚの一方側を向く面に設けられており、厚さ方向ｚの一方側を向いている。第２半導体素子４２は、第１半導体素子４１と実質的に同一の構成であるが、厚さ方向ｚにおいて反転した姿勢で配置されている。第２ソース電極４２１には、第２半導体素子４２の内部からソース電流が流れる。第２ゲート電極には、第２半導体素子４２を駆動させるための駆動信号（たとえばゲート電圧）が入力される。第２ドレイン電極４２３には、第２半導体素子４２の内部に向けてドレイン電流が流れる。第２ドレイン電極４２３は、たとえば銀めっきにより構成される。第２ソースセンス電極には、ソース電流が流れる。
　第１半導体素子４１および第２半導体素子４２それぞれの厚さ（厚さ方向ｚの寸法）は、特に限定されず、たとえば０．１５ｍｍ程度である。
　第１半導体素子４１（第２半導体素子４２）は、上記スイッチング機能部Ｑ１により、第１ゲート電極４１２（第２ゲート電極）に駆動信号（ゲート電圧）が入力されると、この駆動信号に応じて、導通状態と遮断状態とが切り替わる。導通状態では、第１ドレイン電極４１３（第２ドレイン電極４２３）から第１ソース電極４１１（第２ソース電極４２１）に電流が流れ、遮断状態では、この電流が流れない。第１半導体素子４１および第２半導体素子４２はそれぞれ、スイッチング機能部Ｑ１によりスイッチング動作を行う。半導体装置Ａ１は、第１半導体素子４１および第２半導体素子４２のスイッチング機能部Ｑ１により、第１入力端子５１と第２入力端子５２との間に入力される直流電圧をたとえば交流電圧に変換して、出力端子５３から交流電圧を出力する。なお、図１２に示すダイオードＤ１は、たとえばスイッチング機能部Ｑ１の寄生ダイオード成分である。
　第１入力端子５１、第２入力端子５２および出力端子５３は、それぞれ、板状の金属板からなる。第１入力端子５１、第２入力端子５２および出力端子５３の構成材料は、たとえば銅または銅合金である。
　第１入力端子５１および第２入力端子５２には、電力変換対象となる直流電圧が入力される。第１入力端子５１は、正極（Ｐ端子）である。第２入力端子５２は、負極（Ｎ端子）である。出力端子５３から、第１半導体素子４１および第２半導体素子４２により電力変換された交流電圧が出力される。
　第１入力端子５１は、第１導電板１に導通しており、図５に示すように、第１導電板１に対して第２方向ｙの一方側に位置する。図７に示すように、本実施形態において、第１入力端子５１は、第１導電板１と一体的に形成されている。第１入力端子５１は、第１屈曲部５１１および第１延出部５１２を有する。図５、図７に示すように、第１屈曲部５１１は、第１導電板１の第１方向ｘにおける中央で、かつ第１導電板１の厚さ方向ｚにおける一方側の端部につながっている。第１屈曲部５１１は、第２方向ｙの一方側に向かうにつれて厚さ方向ｚの一方側に位置するように延びている。第１延出部５１２は、第１屈曲部５１１の先端につながり、第２方向ｙに沿って当該第２方向ｙの一方側に延びている。第１延出部５１２の一部は、封止樹脂７から露出している。
　第２入力端子５２は、第２導電板２に導通しており、図５に示すように、第２導電板２に対して第２方向ｙの一方側に位置する。図８に示すように、本実施形態において、第２入力端子５２は、第２導電板２と一体的に形成されている。第２入力端子５２は、第２屈曲部５２１および第２延出部５２２を有する。図５、図８に示すように、第２屈曲部５２１は、第２導電板２の第１方向ｘにおける一方側の端部で、かつ第２導電板２の厚さ方向ｚにおける一方側の端部につながっている。第２屈曲部５２１は、第２方向ｙの一方側、かつ第１方向ｘの一方側に延びており、先端側に向かうにつれて厚さ方向ｚの一方側に位置するように延びている。第２延出部５２２は、第２屈曲部５２１の先端につながり、第２方向ｙに沿って当該第２方向ｙの一方側に延びている。第２延出部５２２の一部は、封止樹脂７から露出している。
　出力端子５３は、第３導電板３に導通しており、図３に示すように、第３導電板３に対して第２方向ｙの一方側に位置する。図９に示すように、本実施形態において、出力端子５３は、第３導電板３と一体的に形成されている。出力端子５３は、第３屈曲部５３１および第３延出部５３２を有する。図３、図９に示すように、第３屈曲部５３１は、第３導電板３の第１方向ｘにおける他方側寄りで、かつ第３導電板３の厚さ方向ｚにおける他方側の端部につながっている。第３屈曲部５３１は、第２方向ｙの一方側に向かうにつれて厚さ方向ｚの他方側に位置するように延びている。第３延出部５３２は、第３屈曲部５３１の先端につながり、第２方向ｙに沿って当該第２方向ｙの一方側に延びている。第３延出部５３２の一部は、封止樹脂７から露出している。
　本実施形態においては、図４、図７～図９に示すように、第１入力端子５１の第１延出部５１２、第２入力端子５２の第２延出部５２２、および出力端子５３の第３延出部５３２は、厚さ方向ｚにおける位置が揃っており、第１方向ｘに見て互いに重なる。
　第１制御端子５５および第１制御端子５６は、第１半導体素子４１を制御するための端子である。図３～図５に示すように、第１制御端子５５，５６は、第１導電板１に対して第２方向ｙの一方側に配置されており、第１方向ｘにおいて互いに離間している。第１制御端子５５，５６は、第２方向ｙの一方側に延びている。第１制御端子５５，５６それぞれの一部は、封止樹脂７から露出している。
　図５に示すように、第１制御端子５５および第１半導体素子４１の第１ゲート電極４１２には、ワイヤ４３が接合されている。このワイヤ４３を介して第１ゲート電極４１２と第１制御端子５５とが導通する。第１制御端子５６および第１半導体素子４１の第１ソースセンス電極４１４には、ワイヤ４４が接合されている。このワイヤ４４を介して第１ソースセンス電極４１４と第１制御端子５６とが導通する。
　第２制御端子５７および第２制御端子５８は、第２半導体素子４２を制御するための端子である。図３～図５に示すように、第２制御端子５７，５８は、第２導電板２に対して第２方向ｙの一方側に配置されており、第１方向ｘにおいて互いに離間している。第２制御端子５７，５８は、第２方向ｙの一方側に延びている。第２制御端子５７，５８それぞれの一部は、封止樹脂７から露出している。
　第２制御端子５７および第２半導体素子４２の第２ゲート電極には図示しないワイヤが接合されており、このワイヤを介して第２ゲート電極と第２制御端子５７とが導通する。第２制御端子５８および第２半導体素子４２の第２ソースセンス電極には図示しないワイヤが接合されており、このワイヤを介して第２ソースセンス電極と第２制御端子５８とが導通する。
　本実施形態においては、図４に示すように、第１制御端子５５，５６および第２制御端子５７，５８は、第１延出部５１２、第２延出部５２２および第３延出部５３２と厚さ方向ｚにおける位置が揃っている。これにより、第１延出部５１２、第２延出部５２２、第３延出部５３２、第１制御端子５５，５６および第２制御端子５７，５８は、第１方向ｘに見て互いに重なる。
　図１０に示すように、第１導電性接合材６１は、第１導電板１と第１半導体素子４１との間に介在し、第１主面１０１と第１ドレイン電極４１３とを導通接合する。本実施形態において、第１導電性接合材６１は、互いに積層された第１基層６１１、第１層６１２および第２層６１３を含む。
　第１基層６１１は、金属製であり、当該金属はたとえばアルミニウム（Ａｌ）またはアルミニウム合金である。第１基層６１１は、たとえばシート材である。
　第１層６１２は、第１基層６１１に対して厚さ方向ｚの一方側に形成されている。第１層６１２は、第１基層６１１と第１ドレイン電極４１３との間に介在する。第１層６１２は、たとえば銀めっきである。第１層６１２は、たとえば金属の固相拡散により、第１半導体素子４１の第１ドレイン電極４１３に接合されている。即ち、第１層６１２と第１ドレイン電極４１３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第２層６１３は、第１基層６１１に対して厚さ方向ｚの他方側に形成されている。第２層６１３は、第１基層６１１と第１導電板１との間に介在する。第２層６１３は、たとえば銀めっきである。第２層６１３は、たとえば金属の固相拡散により、第１導電板１の主面接合層１３に接合されている。即ち、第２層６１３と主面接合層１３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。上記の金属の固相拡散による接合の条件としては、たとえば接合時の加熱温度は２００℃以上３５０℃以下程度の範囲であればよく、また、接合時に加圧する圧力は１ＭＰａ以上１００ＭＰａ以下の範囲であればよい。固相拡散は、大気中または真空中のいずれで行ってもよい。なお、本実施形態と異なり、たとえば第１導電性接合材６１をはんだにより構成し、当該第１導電性接合材６１を第１主面１０１および第１ドレイン電極４１３の双方に導通接合してもよい。
　図１１に示すように、第２導電性接合材６２は、第３導電板３と第２半導体素子４２との間に介在し、第３主面３０１と第２ドレイン電極４２３とを導通接合する。本実施形態において、第２導電性接合材６２は、互いに積層された第２基層６２１、第３層６２２および第４層６２３を含む。
　第２基層６２１は、金属製であり、当該金属はたとえばアルミニウムまたはアルミニウム合金である。第２基層６２１は、たとえばシート材である。
　第３層６２２は、第２基層６２１に対して厚さ方向ｚの他方側に形成されている。第３層６２２は、第２基層６２１と第２ドレイン電極４２３との間に介在する。第３層６２２は、たとえば銀めっきである。第３層６２２は、たとえば金属の固相拡散により、第２半導体素子４２の第２ドレイン電極４２３に接合されている。即ち、第３層６２２と第２ドレイン電極４２３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第４層６２３は、第２基層６２１に対して厚さ方向ｚの一方側に形成されている。第４層６２３は、第２基層６２１と第３導電板３との間に介在する。第４層６２３は、たとえば銀めっきである。第４層６２３は、たとえば金属の固相拡散により、第３導電板３の主面接合層３３に接合されている。即ち、第４層６２３と主面接合層３３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。上記の金属の固相拡散による接合の条件としては、たとえば接合時の加熱温度は２００℃以上３５０℃以下程度の範囲であればよく、また、接合時に加圧する圧力は１ＭＰａ以上１００ＭＰａ以下の範囲であればよい。固相拡散は、大気中または真空中のいずれで行ってもよい。なお、本実施形態と異なり、たとえば第２導電性接合材６２をはんだにより構成し、当該第２導電性接合材６２を第３主面３０１および第２ドレイン電極４２３の双方に導通接合してもよい。
　図１０に示すように、第１金属部６３は、第１半導体素子４１の第１ソース電極４１１と第３導電板３の第３主面３０１との間に介在し、第１ソース電極４１１と第３主面３０１とを導通させる。本実施形態において、第１金属部６３には、第５層６３１および第６層６３２が積層されている。
　第１金属部６３は、金属製であり、当該金属はたとえばアルミニウム、アルミニウム合金、銅、または銅合金である。第１金属部６３の厚さ（厚さ方向ｚの寸法）は、特に限定されず、たとえば１ｍｍ程度である。
　第５層６３１は、第１金属部６３に対して厚さ方向ｚの一方側に形成されている。第５層６３１は、第１金属部６３と第３導電板３との間に介在する。第５層６３１は、たとえば銀めっきである。第５層６３１は、たとえば金属の固相拡散により、第３導電板３の主面接合層３３に接合されている。即ち、第５層６３１と主面接合層３３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第６層６３２は、第１金属部６３に対して厚さ方向ｚの他方側に形成されている。第６層６３２は、第１金属部６３と第１ソース電極４１１との間に介在する。第６層６３２は、たとえば銀めっきである。第６層６３２は、たとえば金属の固相拡散により、第１ソース電極４１１に接合されている。即ち、第６層６３２と第１ソース電極４１１とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。上記の金属の固相拡散による接合の条件としては、たとえば接合時の加熱温度は２００℃以上３５０℃以下程度の範囲であればよく、また、接合時に加圧する圧力は１ＭＰａ以上１００ＭＰａ以下の範囲であればよい。固相拡散は、大気中または真空中のいずれで行ってもよい。なお、本実施形態と異なり、第１金属部６３は、第２ゲート電極４２２および第３主面３０１の双方に対して、たとえばはんだなどを使用して導通接合してもよい。
　図１１に示すように、第２金属部６４は、第２半導体素子４２の第２ソース電極４２１と第２導電板２の第２主面２０１との間に介在し、第２ソース電極４２１と第２主面２０１とを導通させる。本実施形態において、第２金属部６４には、第７層６４１および第８層６４２が積層されている。
　第２金属部６４は、金属製であり、当該金属はたとえばアルミニウム、アルミニウム合金、銅、または銅合金である。第２金属部６４の厚さ（厚さ方向ｚの寸法）は、特に限定されず、たとえば１ｍｍ程度である。
　第７層６４１は、第２金属部６４に対して厚さ方向ｚの他方側に形成されている。第７層６４１は、第２金属部６４と第２導電板２との間に介在する。第７層６４１は、たとえば銀めっきである。第７層６４１は、たとえば金属の固相拡散により、第２導電板２の主面接合層２３に接合されている。即ち、第７層６４１と主面接合層２３とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第８層６４２は、第２金属部６４に対して厚さ方向ｚの一方側に形成されている。第８層６４２は、第２金属部６４と第２ソース電極４２１との間に介在する。第８層６４２は、たとえば銀めっきである。第８層６４２は、たとえば金属の固相拡散により、第２ソース電極４２１に接合されている。即ち、第８層６４２と第２ソース電極４２１とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。上記の金属の固相拡散による接合の条件としては、たとえば接合時の加熱温度は２００℃以上３５０℃以下程度の範囲であればよく、また、接合時に加圧する圧力は１ＭＰａ以上１００ＭＰａ以下の範囲であればよい。固相拡散は、大気中または真空中のいずれで行ってもよい。なお、本実施形態と異なり、第２金属部６４は、第２ソース電極４２１および第２主面２０１の双方に対して、たとえばはんだなどを使用して導通接合してもよい。
　封止樹脂７は、図２～図４、図６～図９に示すように、第１導電板１、第２導電板２および第３導電板３のそれぞれ一部ずつと、第１入力端子５１、第２入力端子５２、出力端子５３、第１制御端子５５，５６および第２制御端子５７，５８のそれぞれ一部ずつと、第１半導体素子４１および第２半導体素子４２と、を覆っている。封止樹脂７の構成材料は、たとえば黒色のエポキシ樹脂である。
　図３～図９に示すように、封止樹脂７は、樹脂主面７１、樹脂裏面７２、樹脂第１側面７３１、樹脂第２側面７３２、樹脂第３側面７３３、樹脂第４側面７３４を有する。樹脂主面７１は、厚さ方向ｚの一方側を向く。樹脂裏面７２は、樹脂主面７１とは反対側（厚さ方向ｚの他方側）を向く。図６～図９に示すように、樹脂裏面７２から、第１導電板１の第１裏面１０２、および第２導電板２の第１裏面１０２が露出している。樹脂主面７１から、第３導電板３の第３裏面３０２が露出している。
　図６に示すように、樹脂第１側面７３１は、樹脂主面７１および樹脂裏面７２の双方につながり、かつ第１方向ｘの一方側を向く。樹脂第２側面７３２は、樹脂主面７１および樹脂裏面７２の双方につながり、かつ第１方向ｘの他方側を向く。樹脂第１側面７３１および樹脂第２側面７３２は、第１方向ｘにおいて互いに離間している。
　図３、図７～図９に示すように、樹脂第３側面７３３は、樹脂主面７１、樹脂裏面７２、樹脂第１側面７３１および樹脂第２側面７３２のいずれにもつながり、かつ第２方向ｙの一方側を向く。樹脂第４側面７３４は、樹脂主面７１、樹脂裏面７２、樹脂第１側面７３１および樹脂第２側面７３２のいずれにもつながり、かつ第２方向ｙの他方側を向く。樹脂第３側面７３３および樹脂第４側面７３４は、第２方向ｙにおいて互いに離間している。樹脂第３側面７３３から、第１入力端子５１、第２入力端子５２および出力端子５３（第１延出部５１２、第２延出部５２２および第３延出部５３２）の一部ずつと、第１制御端子５５，５６および第２制御端子５７，５８の一部ずつとが、第２方向ｙの一方側に突出している。
　本実施形態において、樹脂第３側面７３３には、複数の凹部７５が形成されている。凹部７５は、樹脂第３側面７３３から第２方向ｙの他方側に凹んでおり、厚さ方向ｚにおいて樹脂主面７１から樹脂裏面７２にわたって形成されている。複数の凹部７５は、第１方向ｘにおいて、第１入力端子５１と第２入力端子５２との間、第２入力端子５２と出力端子５３との間、第１入力端子５１と第１制御端子５６との間、および出力端子５３と第２制御端子５８との間に設けられている。複数の凹部７５は、第１方向ｘにおいて互いに隣り合う端子の沿面距離を大きくするために設けられている。
　次に、本実施形態の作用について説明する。
　半導体装置Ａ１は、第１導電板１、第２導電板２、第３導電板３、第１半導体素子４１、第２半導体素子４２、第１入力端子５１、第２入力端子５２および出力端子５３を備える。第１導電板１および第２導電板２は、第１方向ｘに離間配置され、第３導電板３は、第１導電板１および第２導電板２に対して厚さ方向ｚに離間配置されている。第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ１の放熱性を高めることができる。また、第１半導体素子４１および第２半導体素子４２が厚さ方向ｚにおいて反転して配置された構成によれば、半導体装置Ａ１を流れる電流によるインダクタンスの低減を図ることができる。
　厚さ方向ｚに見て、第１導電板１の面積は第２導電板２の面積よりも大である。このような構成によれば、第１半導体素子４１で発生した熱を第１導電板１側に効率よく逃がすことができる。
　半導体装置Ａ１は、第１金属部６３および第２金属部６４を備える。第１金属部６３は、第１半導体素子４１の第１ソース電極４１１と第３導電板３の第３主面３０１との間に介在し、第１ソース電極４１１と第３主面３０１とを導通させる。第２金属部６４は、第２半導体素子４２の第２ソース電極４２１と第２導電板２の第２主面２０１との間に介在し、第２ソース電極４２１と第２主面２０１とを導通させる。このような構成によれば、第１半導体素子４１で発生した熱は、第１金属部６３を介して第３導電板３に伝わる。また、第２半導体素子４２で発生した熱は、第２金属部６４を介して第２導電板２に伝わる。これにより、第１半導体素子４１および第２半導体素子４２の双方で発生した熱を、より効率よく逃がすことができる。したがって、半導体装置Ａ１の放熱性をより高めることができる。
　第１導電板１の第１裏面１０２、第２導電板２の第２裏面２０２および第３導電板３の第３裏面３０２は、いずれも封止樹脂７から露出している。このことは、半導体装置Ａ１の放熱性を高める上で、より好ましい。
　第１延出部５１２（第１入力端子５１）、第２延出部５２２（第２入力端子５２）、および第３延出部５３２（出力端子５３）は、封止樹脂７から露出しており、いずれも樹脂第３側面７３３から第２方向ｙの一方側に延びる。第１延出部５１２、第２延出部５２２および第３延出部５３２は、第１方向ｘに見て互いに重なり、厚さ方向ｚにおける位置が揃っている。このような構成によれば、半導体装置Ａ１を図示しない回路基板等に実装する際に、取り扱い易い。
　第１導電性接合材６１は、たとえば金属の固相拡散により、第１ドレイン電極４１３および第１導電板１の双方に接合される。第１導電性接合材６１（第１層６１２および第２層６１３）は、第１ドレイン電極４１３および第１導電板１の双方に対して接合界面で互いに直接接した状態で接合される。このような構成によれば、第１半導体素子４１で発生した熱は、第１導電性接合材６１を介して第１導電板１へ効率よく逃がすことができる。第２導電性接合材６２は、たとえば金属の固相拡散により、第２ドレイン電極４２３および第３導電板３の双方に接合される。第２導電性接合材６２（第３層６２２および第４層６２３）は、第２ドレイン電極４２３および第３導電板３の双方に対して接合界面で互いに直接接した状態で接合される。このような構成によれば、第２半導体素子４２で発生した熱は、第２導電性接合材６２を介して第１導電板１へ効率よく逃がすことができる。このような第１導電性接合材６１および第２導電性接合材６２を備える構成は、半導体装置Ａ１の放熱性を高める上で、より好ましい。
　図１３は、本開示の第２実施形態に係る半導体装置を示している。なお、図１３以降の図面において、上記実施形態の半導体装置Ａ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。
　本実施形態の半導体装置Ａ２においては、上記実施形態の半導体装置Ａ１と比べて、絶縁層１５、絶縁層２５および絶縁層３５が追加して設けられている。絶縁層１５は、第１導電板１の第１裏面１０２を覆っている。絶縁層２５は、第２導電板２の第１裏面１０２を覆っている。絶縁層３５は、第３導電板３の第３裏面３０２を覆っている。これら絶縁層１５，２５，３５の構成は特に限定されず、たとえばセラミックスシートあるいは絶縁樹脂シートからなる。
　半導体装置Ａ２において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ２の放熱性を高めることができる。
　半導体装置Ａ２は、第１裏面１０２、第２裏面２０２および第３裏面３０２を覆う絶縁層１５，２５，３５を備える。このような構成によれば、半導体装置Ａ２において厚さ方向ｚの両側の電気絶縁性が確保される。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図１４は、本開示の第３実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ３においては、封止樹脂７の構成が上記実施形態の半導体装置Ａ１と異なっている。
　半導体装置Ａ３では、上記実施形態と異なり、封止樹脂７は、第１裏面１０２、第２裏面２０２および第３裏面３０２の各々を覆っている。第１裏面１０２と樹脂裏面７２との厚さ方向ｚにおける距離である第１寸法Ｌ１は、第１導電板１の厚さＴ１よりも小である。第２裏面２０２と樹脂裏面７２との厚さ方向ｚにおける距離である第２寸法Ｌ２は、第２導電板２の厚さＴ２よりも小である。第３裏面３０２と樹脂主面７１との厚さ方向ｚにおける距離である第３寸法Ｌ３は、第３導電板３の厚さＴ３よりも小である。第１寸法Ｌ１、第２寸法Ｌ２および第３寸法Ｌ３の各々は、たとえば０．１ｍｍ～０．３ｍｍ程度である。
　本実施形態の封止樹脂７の構成材料は、上記実施形態と異なっている。本実施形態では、封止樹脂７は、所定の熱的性質を有し、封止樹脂７の熱伝導率が５Ｗ／ｍｋ以上である。そのような封止樹脂７の構成材料としては、たとえばフィラーが含有されたエポキシ樹脂を挙げることができる。当該フィラーとしては、たとえば酸化アルミニウム（Ａｌ2Ｏ3）、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）を挙げることができ、封止樹脂７はこれらの少なくとも１種を含む。このような封止樹脂７は、たとえば熱伝導率が５Ｗ／ｍｋ以上の高熱伝導樹脂である。封止樹脂７の熱伝導率が５Ｗ／ｍｋ以上であれば、第１裏面１０２、第２裏面２０２あるいは第３裏面３０２を覆う部分における放熱性が一般的な絶縁シートよりも良好である。
　半導体装置Ａ３において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ３の放熱性を高めることができる。
　半導体装置Ａ３において、封止樹脂７は、第１裏面１０２、第２裏面２０２および第３裏面３０２を覆う。このような構成によれば、半導体装置Ａ３において厚さ方向ｚの両側の電気絶縁性が確保される。また、封止樹脂７は、熱伝導率が比較的高く、第１裏面１０２、第２裏面２０２および第３裏面３０２を覆う部分の厚さ（第１寸法Ｌ１、第２寸法Ｌ２およぶ第３寸法Ｌ３）が比較的小さくされている。このような構成によれば、第１導電板１の第１裏面１０２側、第２導電板２の第２裏面２０２側および第３導電板３の第３裏面３０２側の放熱性の低下を抑制することができる。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図１５は、本開示の第４実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ４においては、上記実施形態の半導体装置Ａ１と比べて、第１基板８１および第２基板８２が追加して設けられている。
　第１基板８１は、第１導電板１および第２導電板２に対して厚さ方向ｚの他方側に配置される。第１基板８１は、第１絶縁層８１１、第１金属層８１２および第２金属層８１３を含む。第１基板８１は、たとえばＤＢＣ（Direct Bonded Copper）基板またはＡＭＢ（Active Metal Brazing）基板で構成される。第１絶縁層８１１は、たとえば熱伝導性の優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）がある。第１絶縁層８１１は、厚さ方向ｚに見て、第１裏面１０２（第１導電板１）および第２裏面２０２（第２導電板２）の双方と重なる。
　第１金属層８１２は、第１絶縁層８１１に対して厚さ方向ｚの一方側に形成されている。第１金属層８１２の構成材料は、たとえば銅を含む。第１金属層８１２は、第１部８１２Ａおよび第２部８１２Ｂを含む。第１部８１２Ａおよび第２部８１２Ｂは、第１方向ｘに離間している。第１部８１２Ａは、第１裏面１０２（第１導電板１）に接合されている。第２部８１２Ｂは、第２裏面２０２（第２導電板２）に接合されている。第２金属層８１３は、第１絶縁層８１１に対して厚さ方向ｚの他方側に形成されている。第２金属層８１３の構成材料は、第１金属層８１２の構成材料と同じである。図示した例では、第２金属層８１３において厚さ方向ｚの他方側を向く面は、封止樹脂７から露出している。
　第２基板８２は、第３導電板３に対して厚さ方向ｚの他方側に配置される。第２基板８２は、第２絶縁層８２１、第３金属層８２２および第４金属層８２３を含む。第２基板８２は、第１基板８１と同様に、たとえばＤＢＣ基板またはＡＭＢ基板で構成される。第２絶縁層８２１、第３金属層８２２および第４金属層８２３の構成材料は、第１基板８１における第１絶縁層８１１、第１金属層８１２および第２金属層８１３の構成材料と同様である。第２絶縁層８２１は、厚さ方向ｚに見て、第３裏面３０２（第３導電板３）と重なる。
　第３金属層８２２は、第２絶縁層８２１に対して厚さ方向ｚの他方側に形成されている。第３金属層８２２は、第３裏面３０２（第３導電板３）に接合されている。第４金属層８２３は、第２絶縁層８２１に対して厚さ方向ｚの一方側に形成されている。図示した例では、第４金属層８２３において厚さ方向ｚの一方側を向く面は、封止樹脂７から露出している。
　半導体装置Ａ４において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ４の放熱性を高めることができる。
　半導体装置Ａ４は、第１絶縁層８１１および第２絶縁層８２１を備える。第１絶縁層８１１は、第１裏面１０２および第２裏面２０２に対して厚さ方向ｚの他方側に配置されるとともに、厚さ方向ｚに見て第１裏面１０２および第２裏面２０２に重なる。第２絶縁層８２１は、第３裏面３０２に対して厚さ方向ｚの一方側に配置されるとともに、厚さ方向ｚに見て第３裏面３０２に重なる。このような構成によれば、半導体装置Ａ４において厚さ方向ｚの両側の電気絶縁性が確保される。
　また、半導体装置Ａ４においては、第１絶縁層８１１および第２絶縁層８２１は、第１基板８１および第２基板８２（たとえばＤＢＣ基板またはＡＭＢ基板）の一部をなしている。第１基板８１の第１金属層８１２は第１導電板１および第２導電板２に接合され、第２基板８２の第３金属層８２２は第３導電板３に接合されている。このような構成によれば、第１導電板１、第２導電板２および第３導電板３の熱を第１基板８１側および第２基板８２側に逃がすことができる。このことは、半導体装置Ａ４の放熱性を高める上で好ましい。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図１６は、本開示の第５実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ５においては、上記実施形態の半導体装置Ａ１と比べて、第１絶縁層８３、導電板８４、第２絶縁層８５および導電板８６が追加して設けられている。
　第１絶縁層８３および導電板８４は、第１導電板１および第２導電板２に対して厚さ方向ｚの他方側に配置される。本実施形態においては、第１導電板１、第２導電板２、第１絶縁層８３および導電板８４は、たとえばＡＭＢ基板で構成される。第１導電板１および第２導電板２は、ＡＭＢ基板の一部を構成する。第１絶縁層８３は、たとえば熱伝導性の優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮがある。第１絶縁層８３は、厚さ方向ｚに見て、第１裏面１０２（第１導電板１）および第２裏面２０２（第２導電板２）の双方と重なる。
　第１導電板１および第２導電板２は、第１絶縁層８３に対して厚さ方向ｚの一方側に形成されている。第１導電板１および第２導電板２の構成材料は、たとえば銅を含む。導電板８４は、第１絶縁層８３に対して厚さ方向ｚの他方側に形成されている。導電板８４の構成材料は、第１導電板１および第２導電板２の構成材料と同じである。図示した例では、導電板８４において厚さ方向ｚの他方側を向く面は、封止樹脂７から露出している。
　第２絶縁層８５および導電板８６は、第３導電板３に対して厚さ方向ｚの一方側に配置される。本実施形態において、第３導電板３、第２絶縁層８５および導電板８６は、たとえばＡＭＢ基板で構成される。第３導電板３は、ＡＭＢ基板の一部を構成する。第３導電板３の構成材料は、第１導電板１および第２導電板２の構成材料と同じである。第２絶縁層８５の構成材料は、第１絶縁層８３の構成材料と同じである。導電板８６の構成材料は、導電板８４の構成材料と同じである。第２絶縁層８５は、厚さ方向ｚに見て、第３裏面３０２（第３導電板３）と重なる。
　第３導電板３は、第２絶縁層８５に対して厚さ方向ｚの他方側に形成されている。導電板８６は、第２絶縁層８５に対して厚さ方向ｚの一方側に形成されている。図示した例では、導電板８６において厚さ方向ｚの一方側を向く面は、封止樹脂７から露出している。
　半導体装置Ａ５において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ５の放熱性を高めることができる。
　半導体装置Ａ５は、第１絶縁層８３および第２絶縁層８５を備える。第１絶縁層８３は、第１裏面１０２および第２裏面２０２に対して厚さ方向ｚの他方側に配置されるとともに、厚さ方向ｚに見て第１裏面１０２および第２裏面２０２に重なる。第２絶縁層８５は、第３裏面３０２に対して厚さ方向ｚの一方側に配置されるとともに、厚さ方向ｚに見て第３裏面３０２に重なる。このような構成によれば、半導体装置Ａ５において厚さ方向ｚの両側の電気絶縁性が確保される。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図１７～図１９は、本開示の第６実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ６においては、第２入力端子５２および出力端子５３の配置が上記実施形態の半導体装置Ａ１と異なっている。
　上記実施形態の半導体装置Ａ１において、出力端子５３は第３導電板３の第１方向ｘにおける他方側寄りに配置されていたが（図３参照）、半導体装置Ａ６においては、出力端子５３は、第３導電板３の第１方向ｘにおける中央に配置されている。第２入力端子５２は、出力端子５３に対して第１方向ｘの他方側に配置されている。半導体装置Ａ６では、半導体装置Ａ１と比べて、第２入力端子５２および出力端子５３の配置が入れ替わっている。
　半導体装置Ａ６において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ６の放熱性を高めることができる。
　半導体装置Ａ６は、半導体装置Ａ１とは第２入力端子５２および出力端子５３の配置が異なっている。半導体装置Ａ６によれば、半導体装置Ａ１とは異なる端子配置のバリエーションを提供することができる。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図２０～図２２は、本開示の第７実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ７においては、主に出力端子５３の配置が上記実施形態の半導体装置Ａ１と異なっている。
　上記実施形態の半導体装置Ａ１において、出力端子５３は、第３導電板３に対して第２方向ｙの一方側に配置されていたが（図３参照）、半導体装置Ａ７においては、出力端子５３は、第３導電板３に対して第２方向ｙの他方側に配置されている。出力端子５３は、第３導電板３の第１方向ｘにおける中央に配置されている。
　半導体装置Ａ７において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ７の放熱性を高めることができる。
　半導体装置Ａ７においては、出力端子５３は、厚さ方向ｚに見て、第３導電板３に対して第１入力端子５１および第２入力端子５２とは反対側に配置されている。このような構成によれば、各種端子の配置の自由度が上がる。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図２３は、本開示の第８実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ８においては、主に第１制御端子５５，５６および第２制御端子５７，５８の配置が上記実施形態の半導体装置Ａ１と異なっている。
　上記実施形態の半導体装置Ａ１において、第１制御端子５５，５６および第２制御端子５７，５８は、第３導電板３に対して第２方向ｙの一方側に配置されていたが（図３参照）、半導体装置Ａ８においては、第１制御端子５５，５６および第２制御端子５７，５８は、第３導電板３に対して第２方向ｙの他方側に配置されている。
　半導体装置Ａ８において、第１半導体素子４１は、第１導電板１の第１主面１０１と第３導電板３の第３主面３０１との間に配置されており、第２半導体素子４２は、第３導電板３の第３主面３０１と第２導電板２の第２主面２０１との間に配置されている。第１入力端子５１は、正極であり、第１導電板１に導通している。第２入力端子５２は、負極であり、第２導電板２に導通している。出力端子５３は、第３導電板３に導通している。このような構成によれば、第１半導体素子４１で発生した熱は、主に第１導電板１に伝わる。第２半導体素子４２については、厚さ方向ｚにおいて第１半導体素子４１とは反転した姿勢で配置されている。第２半導体素子４２で発生した熱は、主に第３導電板３に伝わる。これにより、第１半導体素子４１および第２半導体素子４２で発生した熱を、厚さ方向ｚに離間配置された第１導電板１および第３導電板３に分散して逃がすことができる。したがって、半導体装置Ａ８の放熱性を高めることができる。
　半導体装置Ａ８においては、第１制御端子５５，５６および第２制御端子５７，５８はは、厚さ方向ｚに見て、第３導電板３に対して第１入力端子５１、第２入力端子５２および出力端子５３とは反対側に配置されている。このような構成によれば、第１入力端子５１、第２入力端子５２および出力端子５３から第１制御端子５５，５６および第２制御端子５７，５８へのノイズの影響を抑制することができる。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向の一方側を向く第１主面および他方側を向く第１裏面を有する第１導電板と、
　前記厚さ方向の一方側を向く第２主面および他方側を向く第２裏面を有し、かつ、前記第１導電板に対して、前記厚さ方向に直交する第１方向に離間配置された第２導電板と、
　前記厚さ方向の他方側を向き、かつ前記第１主面および前記第２主面に対向する第３主面、および前記厚さ方向の一方側を向く第３裏面を有し、前記第１導電板および前記第２導電板に対して前記厚さ方向の一方側に離間配置された第３導電板と、
　前記厚さ方向において前記第１主面および前記第３主面の間に配置され、スイッチング機能を有する第１半導体素子と、
　前記厚さ方向において前記第３主面および前記第２主面の間に配置され、スイッチング機能を有する第２半導体素子と、
　前記第１導電板に導通し、正極である第１入力端子と、
　前記第２導電板に導通し、負極である第２入力端子と、
　前記第３導電板に導通する出力端子と、
　前記第１導電板、前記第２導電板および前記第３導電板の各々の少なくとも一部と、前記第１入力端子、前記第２入力端子および前記出力端子の各々の一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、を備える、半導体装置。
　付記２．
　前記厚さ方向に見て、前記第１導電板の面積は前記第２導電板の面積よりも大である、付記１に記載の半導体装置。
　付記３．
　前記第１裏面、前記第２裏面および前記第３裏面は、前記封止樹脂から露出している、付記１または２に記載の半導体装置。
　付記４．
　前記第１裏面、前記第２裏面および前記第３裏面の各々を覆う絶縁層をさらに備える、付記３に記載の半導体装置。
　付記５．
　前記第１裏面、前記第２裏面および前記第３裏面は、前記封止樹脂に覆われており、
　前記封止樹脂の熱伝導率は５Ｗ／ｍｋ以上である、付記１または２に記載の半導体装置。
　付記６．
　前記封止樹脂は、前記厚さ方向の一方側を向く樹脂主面および他方側を向く樹脂裏面を有し、
　前記厚さ方向における前記第１裏面と前記樹脂裏面との間の第１寸法は、前記第１導電板の厚さよりも小であり、
　前記厚さ方向における前記第２裏面と前記樹脂裏面との間の第２寸法は、前記第２導電板の厚さよりも小であり、
　前記厚さ方向における前記第３裏面と前記樹脂主面との間の第３寸法は、前記第３導電板の厚さよりも小である、付記５に記載の半導体装置。
　付記７．
　前記第１裏面に対して前記厚さ方向の他方側に配置され、かつ前記厚さ方向に見て前記第１裏面および前記第２裏面と重なる第１絶縁層と、
　前記第３裏面に対して前記厚さ方向の一方側に配置され、かつ前記厚さ方向に見て前記第３裏面と重なる第２絶縁層と、をさらに備える、付記１または２に記載の半導体装置。
　付記８．
　前記第１入力端子は、前記封止樹脂から露出し、かつ前記厚さ方向および前記第１方向の双方に直交する前記第２方向に延びる第１延出部を有し、
　前記第２入力端子は、前記封止樹脂から露出し、かつ前記第２方向に延びる第２延出部を有し、
　前記出力端子は、前記封止樹脂から露出し、かつ前記第２方向に延びる第３延出部を有する、付記１ないし７のいずれかに記載の半導体装置。
　付記９．
　前記第１延出部は、前記第１導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びており、
　前記第２延出部は、前記第２導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びており、
　前記第３延出部は、前記第３導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びている、付記８に記載の半導体装置。
　付記１０．
　前記第１延出部、前記第２延出部および前記第３延出部は、前記第１方向に見て互いに重なる、付記９に記載の半導体装置。
　付記１１．
　前記第１半導体素子および前記第２半導体素子を制御するための第１制御端子および第２制御端子をさらに備え、
　前記封止樹脂は、前記第１制御端子および前記第２制御端子の各々の一部を覆っている、付記８ないし１０のいずれかに記載の半導体装置。
　付記１２．
　前記第１制御端子は、前記第１導電板に対して前記第２方向に離間配置され、かつ前記第２方向に延びており、
　前記第２制御端子は、前記第３導電板に対して前記第２方向に離間配置され、かつ前記第２方向に延びている、付記１１に記載の半導体装置。
　付記１３．
　第１導電性接合材および第２導電性接合材をさらに備え、
　前記第１半導体素子は、前記厚さ方向の一方側を向く第１ソース電極および前記厚さ方向の他方側を向く第１ドレイン電極を有し、
　前記第２半導体素子は、前記厚さ方向の他方側を向く第２ソース電極および前記厚さ方向の一方側を向く第２ドレイン電極を有し、
　前記第１導電性接合材は、前記第１主面と前記第１ドレイン電極とを導通接合し、
　第２導電性接合材は、前記第３主面と前記第２ドレイン電極とを導通接合する、付記１ないし１２のいずれかに記載の半導体装置。
　付記１４．
　前記第１ソース電極と前記第３主面との間に介在し、かつ前記第１ソース電極と前記第３主面とを導通させる第１金属部と、
　前記第２ソース電極と前記第２主面との間に介在し、かつ前記第２ソース電極と前記第２主面とを導通させる第２金属部と、をさらに備える、付記１３に記載の半導体装置。
　付記１５．
　前記第１導電性接合材は、金属製の第１基層と、前記第１基層と前記第１ドレイン電極との間に介在し、前記第１ドレイン電極との接合界面で互いに直接接した状態で接合された第１層と、前記第１基層と前記第１導電板との間に介在し、前記第１導電板との接合界面で互いに直接接した状態で接合された第２層と、を含み、
　前記第２導電性接合材は、金属製の第２基層と、前記第２基層と前記第２ドレイン電極との間に介在し、前記第２ドレイン電極との接合界面で互いに直接接した状態で接合された第３層と、前記第２基層と前記第３導電板との間に介在し、前記第３導電板との接合界面で互いに直接接した状態で接合された第４層と、を含む、付記１３または１４に記載の半導体装置。
　付記１６．
　前記第１基層および前記第２基層の各々は、アルミニウムを含有し、
　前記第１層、前記第２層、前記第３層および前記第４層の各々は、銀を含有する、付記１５に記載の半導体装置。
　付記１７．
　前記第１導電板、前記第２導電板および前記第３導電板の各々は、銅を含有する、付記１ないし１６のいずれかに記載の半導体装置。
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８：半導体装置
１：第１導電板　　　１０１：第１主面　　　１０２：第１裏面
１１：面取り部　　　１２：基材　　　１３：主面接合層
１５：絶縁層　　　２：第２導電板２　　　２０１：第２主面
２０２：第２裏面　　　２２：基材　　　２３：主面接合層
２５：絶縁層　　　３：第３導電板　　　３０１：第３主面
３０２：第３裏面　　　３２：基材　　　３３：主面接合層
３５：絶縁層　　　４１：第１半導体素子　　　４１１：第１ソース電極
４１２：第１ゲート電極　　　４１３：第１ドレイン電極
４１４：第１ソースセンス電極　　　４２：第２半導体素子
４２１：第２ソース電極　　　４２３：第２ドレイン電極
４３，４４：ワイヤ　　　５１：第１入力端子　　　５１１：第１屈曲部
５１２：第１延出部　　　５２：第２入力端子　　　５２１：第２屈曲部
５２２：第２延出部　　　５３：出力端子　　　５３１：第３屈曲部
５３２：第３延出部　　　５５，５６：第１制御端子
５７，５８：第２制御端子　　　６１：第１導電性接合材
６１１：第１基層　　　６１２：第１層　　　６１３：第２層
６２：第２導電性接合材　　　６２１：第２基層　　　６２２：第３層
６２３：第４層　　　６３：第１金属部　　　６３１：第５層
６３２：第６層　　　６４：第２金属部　　　６４１：第７層
６４２：第８層　　　７：封止樹脂　　　７１：樹脂主面
７２：樹脂裏面　　　７３１：樹脂第１側面　　　７３２：樹脂第２側面
７３３：樹脂第３側面　　　７３４：樹脂第４側面　　　７５：凹部
８１：第１基板　　　８１１：第１絶縁層　　　８１２：第１金属層
８１２Ａ：第１部　　　８１２Ｂ：第２部　　　８１３：第２金属層
８２：第２基板　　　８２１：第２絶縁層　　　８２２：第３金属層
８２３：第４金属層　　　８３：第１絶縁層　　　８４：導電板
８５：第２絶縁層　　　８６：導電板　　　Ｄ１：ダイオード
Ｌ１：第１寸法　　　Ｌ２：第２寸法　　　Ｌ３：第３寸法
Ｑ１：スイッチング機能部　　　Ｔ１：厚さ（第１導電板）
Ｔ２：厚さ（第２導電板）　　　Ｔ３：厚さ（第３導電板）
ｘ：第１方向　　　ｙ：第２方向　　　ｚ：厚さ方向

Claims (17)

  1. 　厚さ方向の一方側を向く第１主面および他方側を向く第１裏面を有する第１導電板と、
    　前記厚さ方向の一方側を向く第２主面および他方側を向く第２裏面を有し、かつ、前記第１導電板に対して、前記厚さ方向に直交する第１方向に離間配置された第２導電板と、
    　前記厚さ方向の他方側を向き、かつ前記第１主面および前記第２主面に対向する第３主面、および前記厚さ方向の一方側を向く第３裏面を有し、前記第１導電板および前記第２導電板に対して前記厚さ方向の一方側に離間配置された第３導電板と、
    　前記厚さ方向において前記第１主面および前記第３主面の間に配置され、スイッチング機能を有する第１半導体素子と、
    　前記厚さ方向において前記第３主面および前記第２主面の間に配置され、スイッチング機能を有する第２半導体素子と、
    　前記第１導電板に導通し、正極である第１入力端子と、
    　前記第２導電板に導通し、負極である第２入力端子と、
    　前記第３導電板に導通する出力端子と、
    　前記第１導電板、前記第２導電板および前記第３導電板の各々の少なくとも一部と、前記第１入力端子、前記第２入力端子および前記出力端子の各々の一部と、前記第１半導体素子および前記第２半導体素子と、を覆う封止樹脂と、を備える、半導体装置。
  2. 　前記厚さ方向に見て、前記第１導電板の面積は前記第２導電板の面積よりも大である、請求項１に記載の半導体装置。
  3. 　前記第１裏面、前記第２裏面および前記第３裏面は、前記封止樹脂から露出している、請求項１または２に記載の半導体装置。
  4. 　前記第１裏面、前記第２裏面および前記第３裏面の各々を覆う絶縁層をさらに備える、請求項３に記載の半導体装置。
  5. 　前記第１裏面、前記第２裏面および前記第３裏面は、前記封止樹脂に覆われており、
    　前記封止樹脂の熱伝導率は５Ｗ／ｍｋ以上である、請求項１または２に記載の半導体装置。
  6. 　前記封止樹脂は、前記厚さ方向の一方側を向く樹脂主面および他方側を向く樹脂裏面を有し、
    　前記厚さ方向における前記第１裏面と前記樹脂裏面との間の第１寸法は、前記第１導電板の厚さよりも小であり、
    　前記厚さ方向における前記第２裏面と前記樹脂裏面との間の第２寸法は、前記第２導電板の厚さよりも小であり、
    　前記厚さ方向における前記第３裏面と前記樹脂主面との間の第３寸法は、前記第３導電板の厚さよりも小である、請求項５に記載の半導体装置。
  7. 　前記第１裏面に対して前記厚さ方向の他方側に配置され、かつ前記厚さ方向に見て前記第１裏面および前記第２裏面と重なる第１絶縁層と、
    　前記第３裏面に対して前記厚さ方向の一方側に配置され、かつ前記厚さ方向に見て前記第３裏面と重なる第２絶縁層と、をさらに備える、請求項１または２に記載の半導体装置。
  8. 　前記第１入力端子は、前記封止樹脂から露出し、かつ前記厚さ方向および前記第１方向の双方に直交する前記第２方向に延びる第１延出部を有し、
    　前記第２入力端子は、前記封止樹脂から露出し、かつ前記第２方向に延びる第２延出部を有し、
    　前記出力端子は、前記封止樹脂から露出し、かつ前記第２方向に延びる第３延出部を有する、請求項１ないし７のいずれかに記載の半導体装置。
  9. 　前記第１延出部は、前記第１導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びており、
    　前記第２延出部は、前記第２導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びており、
    　前記第３延出部は、前記第３導電板に対して前記第２方向の一方側に位置し、かつ前記第２方向の一方側に延びている、請求項８に記載の半導体装置。
  10. 　前記第１延出部、前記第２延出部および前記第３延出部は、前記第１方向に見て互いに重なる、請求項９に記載の半導体装置。
  11. 　前記第１半導体素子および前記第２半導体素子を制御するための第１制御端子および第２制御端子をさらに備え、
    　前記封止樹脂は、前記第１制御端子および前記第２制御端子の各々の一部を覆っている、請求項８ないし１０のいずれかに記載の半導体装置。
  12. 　前記第１制御端子は、前記第１導電板に対して前記第２方向に離間配置され、かつ前記第２方向に延びており、
    　前記第２制御端子は、前記第３導電板に対して前記第２方向に離間配置され、かつ前記第２方向に延びている、請求項１１に記載の半導体装置。
  13. 　第１導電性接合材および第２導電性接合材をさらに備え、
    　前記第１半導体素子は、前記厚さ方向の一方側を向く第１ソース電極および前記厚さ方向の他方側を向く第１ドレイン電極を有し、
    　前記第２半導体素子は、前記厚さ方向の他方側を向く第２ソース電極および前記厚さ方向の一方側を向く第２ドレイン電極を有し、
    　前記第１導電性接合材は、前記第１主面と前記第１ドレイン電極とを導通接合し、
    　前記第２導電性接合材は、前記第３主面と前記第２ドレイン電極とを導通接合する、請求項１ないし１２のいずれかに記載の半導体装置。
  14. 　前記第１ソース電極と前記第３主面との間に介在し、かつ前記第１ソース電極と前記第３主面とを導通させる第１金属部と、
    　前記第２ソース電極と前記第２主面との間に介在し、かつ前記第２ソース電極と前記第２主面とを導通させる第２金属部と、をさらに備える、請求項１３に記載の半導体装置。
  15. 　前記第１導電性接合材は、金属製の第１基層と、前記第１基層と前記第１ドレイン電極との間に介在し、前記第１ドレイン電極との接合界面で互いに直接接した状態で接合された第１層と、前記第１基層と前記第１導電板との間に介在し、前記第１導電板との接合界面で互いに直接接した状態で接合された第２層と、を含み、
    　前記第２導電性接合材は、金属製の第２基層と、前記第２基層と前記第２ドレイン電極との間に介在し、前記第２ドレイン電極との接合界面で互いに直接接した状態で接合された第３層と、前記第２基層と前記第３導電板との間に介在し、前記第３導電板との接合界面で互いに直接接した状態で接合された第４層と、を含む、請求項１３または１４に記載の半導体装置。
  16. 　前記第１基層および前記第２基層の各々は、アルミニウムを含有し、
    　前記第１層、前記第２層、前記第３層および前記第４層の各々は、銀を含有する、請求項１５に記載の半導体装置。
  17. 　前記第１導電板、前記第２導電板および前記第３導電板の各々は、銅を含有する、請求項１ないし１６のいずれかに記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181879A (ja) * 2010-02-04 2011-09-15 Denso Corp 半導体装置およびその製造方法
JP2013038309A (ja) * 2011-08-10 2013-02-21 Denso Corp 半導体モジュールおよびそれを備えた半導体装置
JP2018207044A (ja) * 2017-06-08 2018-12-27 株式会社デンソー 半導体モジュール
JP2019021864A (ja) * 2017-07-21 2019-02-07 国立研究開発法人産業技術総合研究所 パワーモジュール
JP2020170825A (ja) * 2019-04-05 2020-10-15 株式会社デンソー 半導体装置
WO2020241346A1 (ja) * 2019-05-24 2020-12-03 ローム株式会社 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7144112B2 (ja) 2018-09-19 2022-09-29 ローム株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181879A (ja) * 2010-02-04 2011-09-15 Denso Corp 半導体装置およびその製造方法
JP2013038309A (ja) * 2011-08-10 2013-02-21 Denso Corp 半導体モジュールおよびそれを備えた半導体装置
JP2018207044A (ja) * 2017-06-08 2018-12-27 株式会社デンソー 半導体モジュール
JP2019021864A (ja) * 2017-07-21 2019-02-07 国立研究開発法人産業技術総合研究所 パワーモジュール
JP2020170825A (ja) * 2019-04-05 2020-10-15 株式会社デンソー 半導体装置
WO2020241346A1 (ja) * 2019-05-24 2020-12-03 ローム株式会社 半導体装置

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