JP6208164B2 - 半導体モジュールおよびその製造方法 - Google Patents
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Description
ここで、半導体モジュールの動作時には、半導体素子の発熱と半導体モジュールを構成する部材間の線膨張係数差に起因する熱応力が生じる。特に、従来の半導体素子上の電極では、電極に生じる熱応力によって、電極が変形し亀裂が発生する場合があった。また、このような電極の変形や亀裂に起因して、半導体モジュールの機械的・電気的特性が劣化する場合があった。
<半導体モジュールの構成>
図1は、本発明の実施の形態1に係る半導体モジュールの構成を概略的に示す断面模式図である。図1を参照しながら、本発明の実施の形態1に係る半導体モジュールの一例であるパワー半導体モジュールの構成を説明する。なお、ここでパワー半導体モジュールとは、電力の制御や供給などを行う半導体素子(パワー半導体素子とも言う)を搭載した半導体モジュールを意味する。
次に、図2を参照しながら、本発明の実施の形態1に係るパワー半導体モジュール100の製造方法について説明する。
次に、本発明の実施の形態1に係るパワー半導体モジュール100の変形例について、図7を参照しながら説明する。図7は、図1に示したパワー半導体モジュール100の変形例を説明するための断面模式図である。
図7に示したパワー半導体モジュール101の製造方法は、基本的には図1に示したパワー半導体モジュール100の製造方法と同様であるが、図2に示した準備工程(S1)の内容が一部異なる。すなわち、図7に示したパワー半導体モジュール101の製造方法では、まず準備工程(S1)において、放熱板9の一方の面上に絶縁部材71が接合され、さらに絶縁部材71上に回路パターン6が接合された金属基板と、表面に電極2が形成されたパワー半導体素子3とを準備する。そして、金属基板の回路パターン6上に素子接合材5を介してパワー半導体素子3を配置する。このように金属基板とパワー半導体素子3とを積層した積層体をリフロー炉に入れ、加熱処理する。この加熱処理により、素子接合材5が融解する。その後、リフロー炉から当該積層体を取り出して素子接合材5を冷却して凝固させることにより、金属基板とパワー半導体素子3とが接合される。
ここで、図1および図7に示したパワー半導体モジュール100、101を構成するパワー半導体素子3は、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)、フリーホイール・ダイオード(FWD:Free Wheel Diode)などであってもよい。また、当該パワー半導体素子3は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であってもよい。上述したパワー半導体モジュール100、101では、パワー半導体素子3の数が一つの場合を示しているが、パワー半導体モジュール100、101に含まれるパワー半導体素子3の数は一つに限定されるものではなく、2以上の複数であってもよい。パワー半導体モジュール100、101が適用される回路設計に対応して、複数個のパワー半導体素子3を適宜選択して用いることができる。
本発明の実施の形態1に係るパワー半導体モジュール100、101は、以上のような構成及び製造方法としたことにより、パワー半導体素子3表面の電極2に塑性変形を付与し、電極2の表面に形成された電極改質層22の硬度を電極未改質層21よりも大きくしている。そのため、パワー半導体モジュール100、101の動作時に発生する熱による熱応力に起因した、電極2における変形や亀裂の発生を抑制できる。
<半導体モジュールの構成>
図9を参照しながら、本発明の実施の形態2に係るパワー半導体モジュール102の構成を説明する。本発明の実施の形態2に係るパワー半導体モジュール102は、基本的には図7に示したパワー半導体モジュール101と同様の構成を備え、同様の効果を得ることができるが、以下の構成が図7に示したパワー半導体モジュール101と異なっている。すなわち、本発明の実施の形態2では、パワー半導体モジュール102の構成を、本発明の実施の形態1で示したような、いわゆるケース型パワー半導体モジュールではなく、モールド型パワー半導体モジュールとした。
図9に示したパワー半導体モジュール102の製造方法は、基本的には図7に示したパワー半導体モジュール100の製造方法と同様であるが、図2に示した仕上げ工程(S4)の内容が異なる。すなわち、本発明の実施の形態2に係るパワー半導体モジュール102は、仕上げ工程(S4)において、金型に第2の封止樹脂12以外を備えたパワー半導体モジュール102を置き、そこにモールド樹脂である第2の封止樹脂12を流し込み、熱を加えることによって硬化させるトランスファーモールド工程によって製造される。
本発明の実施の形態2に係るパワー半導体モジュール102は、以上のような構成及び製造方法としたことにより、パワー半導体素子3と第2の封止樹脂12との剥離を抑制したパワー半導体モジュールを得ることができる。
Claims (6)
- 回路パターンが形成された絶縁部材と、
前記回路パターン上に配置され、表面に改質層が形成された電極を含む半導体素子と、
前記電極の表面に接続された配線部材とを備え、
前記改質層は、前記電極の前記表面が塑性変形した電極改質層であり、
前記改質層の硬度は、前記電極における前記改質層以外の部分の硬度より高く、
前記改質層の表面は凹凸部を含む、半導体モジュール。 - 前記改質層には、圧縮応力が付与されている、請求項1に記載の半導体モジュール。
- 前記絶縁部材と、前記半導体素子と、前記配線部材とを内部に収容するケースと、
前記ケースの内部に充填され、前記絶縁部材と、前記半導体素子と、前記配線部材とを封止する第1の封止樹脂とをさらに備える、請求項1または請求項2に記載の半導体モジュール。 - 前記絶縁部材と、前記半導体素子と、前記配線部材とを封止する第2の封止樹脂をさらに備える、請求項1または請求項2に記載の半導体モジュール。
- 電極を含む半導体素子を準備する工程と、
前記電極の表面に改質層を形成する工程と、
前記電極の表面に配線部材を接続する工程とを備え、
前記改質層を形成する工程では、前記電極の前記表面に衝撃波を照射し前記表面を塑性変形することにより、前記電極における前記改質層以外の部分の硬度より高い硬度を有するとともに凹凸部を含む前記改質層が形成される、半導体モジュールの製造方法。 - 前記改質層を形成する工程では、レーザピーニング法およびショットピーニング法のいずれか一方を用いて前記改質層が形成される、請求項5に記載の半導体モジュールの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015041163A JP6208164B2 (ja) | 2015-03-03 | 2015-03-03 | 半導体モジュールおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015041163A JP6208164B2 (ja) | 2015-03-03 | 2015-03-03 | 半導体モジュールおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016162913A JP2016162913A (ja) | 2016-09-05 |
JP6208164B2 true JP6208164B2 (ja) | 2017-10-04 |
Family
ID=56847223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015041163A Active JP6208164B2 (ja) | 2015-03-03 | 2015-03-03 | 半導体モジュールおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6208164B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112018007492T5 (de) * | 2018-04-18 | 2020-12-31 | Mitsubishi Electric Corporation | Halbleitermodul |
JPWO2020136470A1 (ja) * | 2018-12-27 | 2020-07-02 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4903966B2 (ja) * | 2000-03-10 | 2012-03-28 | スタッツ・チップパック・インコーポレイテッド | フリップチップ接合構造及びフリップチップ接合構造を形成する方法 |
JP3602453B2 (ja) * | 2000-08-31 | 2004-12-15 | Necエレクトロニクス株式会社 | 半導体装置 |
JP2002222832A (ja) * | 2001-01-29 | 2002-08-09 | Nec Corp | 半導体装置及び半導体素子の実装方法 |
JP3893340B2 (ja) * | 2002-09-18 | 2007-03-14 | シャープ株式会社 | 半導体素子の製造方法 |
JP4690895B2 (ja) * | 2005-01-11 | 2011-06-01 | 新日本製鐵株式会社 | 金属物体のレーザピーニング処理方法およびレーザピーニング処理方法で製造した金属物体 |
JP2006294650A (ja) * | 2005-04-05 | 2006-10-26 | Oki Electric Ind Co Ltd | 電子部品の実装方法 |
JP5214936B2 (ja) * | 2007-09-21 | 2013-06-19 | 富士電機株式会社 | 半導体装置 |
JP2010087229A (ja) * | 2008-09-30 | 2010-04-15 | Sanyo Electric Co Ltd | 半導体モジュール、半導体モジュールの製造方法および携帯機器 |
JP2011198796A (ja) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US8610274B2 (en) * | 2010-09-14 | 2013-12-17 | Infineon Technologies Ag | Die structure, die arrangement and method of processing a die |
JP2014187088A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | パワー半導体装置の製造方法、パワー半導体装置 |
-
2015
- 2015-03-03 JP JP2015041163A patent/JP6208164B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016162913A (ja) | 2016-09-05 |
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