JP6997340B2 - 半導体パッケージ、その製造方法、及び、半導体装置 - Google Patents

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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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Description

本発明は、半導体パッケージ、その製造方法、及び、半導体装置に関する。
電力用半導体装置について様々な技術が提案されている。例えば特許文献１には、半導体素子と、当該半導体素子と接続されたポスト電極とを樹脂で封止することにより、半導体素子で制御された電力をポスト電極から取り出す半導体装置が提案されている。
一方、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）モジュールなどの電力用半導体装置では、当該ＭＯＳＦＥＴの大面積化、ひいては電流容量の増大が困難であり、特許文献１の技術をそのまま用いることができない。そこで、電流容量の増大に対応できるように、複数の半導体チップを並列接続する構成が提案されている。例えば特許文献２には、複数の半導体チップからワイヤを介して絶縁基板上の信号配線パターンに信号を入力する構成が提案されている。
特開２０１４－１９９９５５５号公報 国際公開第２０１４／０４６０５８号
しかしながら特許文献２の技術では、ゲート電極に対応する信号配線パターンと、ソース電極に対応する主電流回路パターンとが、同一部材上に配設されている。このため、主電流回路パターンに比較的大きな電流を流す場合には、例えば、信号配線パターンと、主電流回路パターンと間の絶縁を確保するために、それらパターンを十分離間させる必要がある。この結果、半導体装置の寸法が大きくなったり、組立方法が煩雑になることによりコストが大きくなったりするという問題がある。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体パッケージのコスト低減または小型化が可能な技術を提供することを目的とする。
本発明に係る半導体パッケージは、導体基板と、前記導体基板の第１主面に接合されたスイッチング機能を有する複数の半導体素子と、前記導体基板の前記第１主面に接合された配線用素子とを備え、前記複数の半導体素子のそれぞれは、第１基板と、前記第１基板の前記導体基板と逆側の面に配設された第１主電極部と、前記第１基板の前記導体基板側の面に配設され、前記導体基板と接合された第２主電極部と、前記第１主電極部と前記第２主電極部との間に流れる電流を制御するための制御パッドとを含み、前記配線用素子は、第２基板と、前記第２基板の前記導体基板と逆側の面に配設され、前記複数の半導体素子の前記制御パッドとワイヤによって接続された複数の第１中継パッドと、前記第２基板の前記導体基板と逆側の前記面に配設され、個数が前記複数の第１中継パッドの個数以下である複数の第２中継パッドと、前記第２基板の前記導体基板と逆側の前記面に配設され、前記複数の第１中継パッドと前記複数の第２中継パッドとを選択的に接続する複数の配線とを含み、前記複数の半導体素子の前記第１主電極部に接合された複数の第１導体部材と、前記配線用素子の前記複数の第２中継パッドに接合された複数の第２導体部材と、前記複数の第１導体部材の前記導体基板と逆側の面である露出面、前記複数の第２導体部材の前記導体基板と逆側の面である露出面、及び、前記導体基板の前記第１主面と逆側の第２主面を露出した状態で、前記複数の半導体素子、前記配線用素子、前記複数の第１導体部材の少なくとも一部、前記複数の第２導体部材の少なくとも一部、及び、前記導体基板の前記第１主面を覆う封止材とをさらに備える。
本発明によれば、配線用素子は、第２基板と、複数の半導体素子の制御パッドとワイヤによって接続された複数の第１中継パッドと、個数が複数の第１中継パッドの個数以下である複数の第２中継パッドと、複数の第１中継パッドと複数の第２中継パッドとを選択的に接続する複数の配線とを含む。これにより、半導体パッケージのコスト低減または小型化が可能である。
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体パッケージの構成を示す平面模式図である。 実施の形態１に係る半導体パッケージの構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す斜視模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す斜視模式図である。 実施の形態２に係る半導体パッケージの構成を示す断面模式図である。 実施の形態３に係る半導体パッケージの構成を示す断面模式図である。 実施の形態４に係る半導体装置の構成を示す斜視模式図である。 実施の形態５に係る半導体装置の構成を示す断面模式図である。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体パッケージ１の構成を示す平面模式図であり、図２は、当該半導体パッケージ１の構成を示す、図１のＡ－Ａ’線に沿った断面模式図である。
図１及び図２に示すように、半導体パッケージ１は、導体基板２と、複数の半導体素子３と、配線用素子４とを備える。以下、複数の半導体素子３の個数は５つであるものとして説明するが、２以上の数であればよい。また以下、配線用素子４の個数は１つであるものとして説明するが、複数の半導体素子３の個数よりも少ない数であればよい。
複数の半導体素子３は、導体基板２の第１主面２Ｓ１（図２）に接合されており、複数の半導体素子３のそれぞれはスイッチング機能を有している。配線用素子４は、導体基板２の第１主面２Ｓ１に接合されている。図１の例では、平面視において配線用素子４の１方向（下方向）を除いた３方向（上方向、左方向及び右方向）が、複数の半導体素子３に囲まれた状態で、複数の半導体素子３と近接されている。
複数の半導体素子３のそれぞれは、第１基板である半導体基板３１と、第１主電極部であるおもて面電極３２ｆと、第２主電極部である裏面電極３３ｂと、１以上の制御パッド３４ｃとを含む。なお、複数の半導体素子３の少なくとも１つは、図示しない電流センス素子及び温度センス素子の少なくとも１つをさらに含んでもよい。
おもて面電極３２ｆは、半導体基板３１の導体基板２と逆側の面であるおもて面に配設されている。おもて面電極３２ｆは、例えば、ニッケルを主たる材料として含み、当該材料の最表面に金または銀を含む。なお、おもて面電極３２ｆは、ソース電極に対応している。
裏面電極３３ｂは、半導体基板３１の導体基板２側の面である裏面に配設されており、導体基板２と接合されている。これにより、複数の半導体素子３の裏面電極３３ｂの電位は互いに等しくなっている。裏面電極３３ｂは、例えば、ニッケルを主たる材料として含み、当該材料の最表面に金または銀を含む。なお、裏面電極３３ｂは、ドレイン電極に対応している。
制御パッド３４ｃは、おもて面電極３２ｆと裏面電極３３ｂとの間に流れる電流を制御するためのパッドである。なお、制御パッド３４ｃは、ゲート電極に対応している。
配線用素子４は、第２基板である配線用基板４１と、複数の第１中継パッド４２ｒと、複数の第２中継パッド４３ｒと、複数の配線である複数の内部配線４４ｉとを含む。
複数の第１中継パッド４２ｒ、複数の第２中継パッド４３ｒ、及び、内部配線４４ｉは、配線用基板４１の導体基板２と逆側の面であるおもて面に配設されており、配線用基板４１などによって導体基板２と絶縁されている。
複数の第１中継パッド４２ｒは、複数の半導体素子３の制御パッド３４ｃとワイヤ５によって接続されている。ワイヤ５は、例えば１００μｍΦ以下の線径を有し、金を主たる材料として含む。
複数の第２中継パッド４３ｒの個数は、複数の第１中継パッド４２ｒの個数以下である。なお、図１の例では、複数の第２中継パッド４３ｒは、配線用基板４１のうち半導体パッケージ１の外側に近い縁部に沿って配列されているが、複数の第２中継パッド４３ｒの位置は限ったものではない。
複数の内部配線４４ｉは、配線用素子４の内部で、複数の第１中継パッド４２ｒと複数の第２中継パッド４３ｒとを選択的に接続している。なお、図１の例では、第１中継パッド４２ｒの幅は、内部配線４４ｉの幅よりも大きく、第２中継パッド４３ｒの幅は、第１中継パッド４２ｒの幅よりも大きくなっている。
図１及び図２に示すように、半導体パッケージ１は、複数の第１導体部材である複数の導体板３８と、複数の第２導体部材である複数の導体片４８と、封止材６とをさらに備える。
複数の導体板３８は、複数の半導体素子３のおもて面電極３２ｆに接合されており、複数の導体片４８は、配線用素子４の複数の第２中継パッド４３ｒに接合されている。なお、おもて面電極３２ｆ及び第２中継パッド４３ｒのそれぞれは、はんだ接合可能な金属、例えば、ニッケルを主たる材料として含む。
封止材６は、複数の半導体素子３、配線用素子４、複数の導体板３８の少なくとも一部、複数の導体片４８の少なくとも一部、及び、導体基板２の第１主面２Ｓ１を覆い、実質的にこれらを封止している。封止材６はエポキシ樹脂を含み、例えば、トランスファーモールド法、コンプレッションモールド法、または、ポッティング法によって形成される。
なお、複数の導体板３８の導体基板２と逆側の面である露出面、複数の導体片４８の導体基板２と逆側の面である露出面、及び、導体基板２の第１主面２Ｓ１と逆側の第２主面２Ｓ２は、封止材６から露出されている。図２に示すように、半導体パッケージ１は、互いに逆を向いている第１面１Ｓ１と第２面１Ｓ２を有している。導体基板２の第２主面２Ｓ２は、半導体パッケージの第１面１Ｓ１に対応し、複数の導体板３８の露出面、及び、複数の導体片４８の露出面は、半導体パッケージ１の第２面１Ｓ２に対応している。
複数の導体板３８及び複数の導体片４８の一部を、封止材６から露出する構成は、例えば、複数の導体板３８及び複数の導体片４８となる金属部品を、封止材６となる封止部品で覆った後、それらの一部を研削して、金属部品を露出する研削工程で形成される。このとき、研削後の封止材６の高さがワイヤ５のループ高さｈよりも十分高く、かつ、ワイヤ５が封止材６から露出しない程度になる時点で、研削が終了される。
本実施の形態１では、複数の半導体素子３と導体基板２とを接合する接合材２１の融点は、はんだの融点よりも高くなっている。なお、一般的な半導体装置の製造工程におけるはんだ接合工程は、４５０℃以下であることから、接合材２１の融点は４５０℃よりも高いことが好ましい。
ここでは、複数の半導体素子３と導体基板２とは、例えば、銀系材料または銅系材料によってシンター接合（焼成接合）されている。
銀系材料を接合材２１に用いる構成では、例えば、接合材２１となるペーストを、印刷またはディスペンスで導体基板２の所定位置に形成した後、半導体素子３をペースト上に載せ、ペーストが極力気泡なく半導体素子３と導体基板２とが密着するようにする。その後、加圧せずに２００℃～３００℃の温度で数十分間、窒素雰囲気でペーストを焼結する。以上のように、銀系材料を接合材２１に用いる構成では、複数の半導体素子３と導体基板２とを接合するシンター接合が加圧を伴わずに行われる。
銅系材料を接合材２１に用いる構成では、例えば、接合材２１となるペーストを、印刷またはディスペンスで導体基板２の所定位置に形成した後、半導体素子３をペースト上に載せ、１０～４０ＭＰａで加重によって加圧しながら、２００℃～３００℃の温度で数十分間、窒素雰囲気中でペーストを焼結する。この焼結時には、加重による半導体素子３表面の傷付き防止のため、例えば、テフロンシートが用いられる。また、焼結材料供給にシート成形品が用いられる場合には、予め半導体素子３の裏面に焼結材料を仮付けした後、半導体素子３を導体基板２の所定位置に仮圧着し、その後同様の条件で加圧焼結される。以上のように、銅系材料を接合材２１に用いる構成では、複数の半導体素子３と導体基板２とを接合するシンター接合が加圧を伴って行われる。
なお、複数の半導体素子３と導体基板２とは、シンター接合されるのではなく拡散接合されてもよい。また、以上では、複数の半導体素子３と導体基板２とを接合する接合材２１について説明したが、配線用素子４と導体基板２とを接合する接合材２２も接合材２１と同様であってもよい。
本実施の形態１に係る半導体パッケージ１は、保護膜３６をさらに備える。保護膜３６は、複数の半導体素子３の端部である縁部を覆い、かつ、封止材６よりもヤング率が低い膜である。この保護膜３６は、例えばポリイミドを含む。なお例えば、複数の半導体素子３及び配線用素子４を導体基板２に接合した後に、ディスペンサを用いて保護膜３６の前駆体溶液を描画して、当該前駆体溶液を焼成することによって保護膜３６が形成される。
導体基板２は、例えば銅を主たる材料として含む。導体基板２の第１主面２Ｓ１のうち複数の半導体素子３及び配線用素子４が接合された領域以外の領域に、凹部である溝２ｄが配設されている。なお、凹部は、溝２ｄではなく、窪んだ穴などであってもよい。
複数の導体板３８及び複数の導体片４８は、例えば、銅を主たる材料として含んでいる。また図２に示すように、複数の導体板３８と、複数の半導体素子３のおもて面電極３２ｆとは、例えばはんだ３７によって接合されており、複数の導体片４８と、配線用素子４の複数の第２中継パッド４３ｒとは、例えばはんだ４７によって接合されている。複数の導体板３８及び複数の導体片４８の厚さ、つまり上述した研削工程後の複数の導体板３８及び複数の導体片４８の厚さｄは、ワイヤ５のループ高さｈよりも十分に厚い。
本実施の形態１では、複数の半導体素子３は、化合物半導体を含む。例えば、複数の半導体素子３は、炭化珪素（ＳｉＣ）を化合物半導体の主たる材料として含む。複数の半導体素子３のそれぞれは、例えば、スイッチング動作を行うＭＯＳＦＥＴ（図示せず）と、還流動作を行うボディダイオード（図示せず）とを含んでいる。そして、当該ＭＯＳＦＥＴと当該ボディダイオードとの双方向通電が可能となっている。
本実施の形態１では、複数の導体板３８を形成した後、ひいては半導体パッケージ１を形成した後に、複数の半導体素子３内の欠陥を検出するスクリーニング試験を行う。これにより、スクリーニング試験のボディダイオード通電による電極などの素子の特性劣化を抑制することができる。なお、ボディダイオード通電を主たる還流経路に用いない構成では、半導体素子３は、ボディダイオードの代わりに、例えば還流用のＳＢＤ（Schottky Barrier Diode）を含んでもよい。
配線用素子４の配線用基板４１は、例えば、珪素（Ｓｉ）を主たる材料として含むシリコン基板などであってもよい。この場合、シリコン基板上に、例えば、酸化膜を形成し、当該酸化膜上に複数の第１中継パッド４２ｒ、複数の第２中継パッド４３ｒ、及び、複数の内部配線４４ｉを形成する。これらパッド及び配線のパターンは、例えば、スパッタ後の写真製版によるパターニングなど、一般的なウエハプロセス手法を用いて形成することができる。これらパッド及び配線は、例えば、被服膜４６で覆われており、被服膜４６は、例えば、保護膜３６と同様にポリイミドを含む。
配線用素子４の配線用基板４１は、上記基板に限ったものではなく、例えば、樹脂を含む樹脂基板などであってもよい。この場合、例えば、配線用基板４１を導体基板２に接合する前に、樹脂基板の表面に、第１中継パッド４２ｒ及び第２中継パッド４３ｒを銅材によって事前に形成する。それから、外部に電気的に接続される第２中継パッド４３ｒに、導体片４８をシンター接合によって接合する。その後、配線用基板４１を導体基板２に接合する。なお、樹脂基板裏面には、例えば、接合用膜である銅等の薄膜と、接続膜であるニッケル、銀、銅等の薄膜と、酸化防止膜である金等の薄膜との少なくとも１つが選択的に形成される。なお、接続膜にニッケルの薄膜を用いる場合は、銀を用いたシンター接合の接合性を確保するために、接続膜の最表面に金の薄膜を設けることが望ましい。
半導体素子３の半導体基板３１は、例えば、１００μｍ厚程度に研削されてなる。一方、配線用素子４は、例えば、４００μｍ程度、２５０厚μｍ程度、必要に応じて１５０μｍ程度に研削されてなる。配線用基板４１にシリコン基板を用い、かつ、配線用素子４が１５０μｍ程度まで薄板化された場合であっても、ウエハプロセス上の問題が発生し難い。このように半導体素子３と配線用基板４との間に、高低差を持たせると、ワイヤ５のワイヤボンドを行いやすいという効果が生まれる。加えて、半導体素子３の外周部は、ガードリングなどの耐圧保持構造を有し、高電界になるため、断面視での半導体素子３の外周部上方におけるワイヤ５のループ部は、半導体素子３の表面から極力遠ざけた方が望ましい。半導体素子３が配線用基板４より薄い場合、ワイヤ５のループ部を半導体素子３の表面から遠ざけることができるため、半導体素子３は配線用素子４より薄い方が望ましい。
図３は、本実施の形態１に係る半導体パッケージ１を用いた半導体装置７の構成を示す斜視模式図であり、図４は、その一部を示す断面模式図である。
図３及び図４に示すように、半導体装置７は、１以上の半導体パッケージ１を備える。また、図３及び図４に示すように、半導体装置７は、樹脂ケース７１と、絶縁基板７２と、第１回路パターンである第１主電流回路パターン７３と、外部電極７４と、回路パターン７５と、ワイヤ７６と、主端子である外部電極７７と、ワイヤ７８と、制御端子である信号端子７９とをさらに備える。また図４に示すように、半導体装置７は、封止材８０と、蓋８１と、金属層８２とをさらに備える。なお、１以上の半導体パッケージ１は、フルブリッジ回路を構成する６つの半導体パッケージを単位として含んでもよい。
樹脂ケース７１及び絶縁基板７２は、上方に開口した空間を有する容器体を構成している。第１主電流回路パターン７３は、絶縁基板７２のうち当該容器体の空間を形成する部分に配設されている。また、第１主電流回路パターン７３は、半導体パッケージ１の第１面１Ｓ１のうち、封止材６から露出された導体基板２の第２主面２Ｓ２（図２）と、例えば、はんだによって接合されている。このように構成された半導体装置７では、第１主電流回路パターン７３はドレイン電極として用いられる。この第１主電流回路パターン７３は、外部電極７４と接続されている。
回路パターン７５は、半導体パッケージ１の第２面１Ｓ２のうちの導体板３８の露出面（図２）と、ワイヤ７６によって接続されている。また、この回路パターン７５は、外部電極７７と接続されている。このように、外部電極７７は、導体板３８の露出面と、ワイヤ７６によって電気的に接続されている。導体板３８の露出面と外部電極７７とを電気的に接続するワイヤ７６は、例えば、４００μｍΦ以上の線径を有する、アルミニウムを主たる材料として含むワイヤであってもよいし、銅などを主たる材料として含むワイヤであってもよい。なお、ワイヤ７６が銅を主たる材料として含むワイヤである場合には、電気伝導度を向上することができる。
信号端子７９は、半導体パッケージ１の第２面１Ｓ２のうちの導体片４８の露出面（図２）と、ワイヤ７８によって接続されている。導体片４８の露出面と信号端子７９とを電気的に接続するワイヤ７８は、例えば、２００μｍΦ以上の線径を有する、アルミニウムを主たる材料として含むワイヤであってもよい。
半導体パッケージ１は、以上のように、外部電極７４、外部電極７７、及び、信号端子７９と電気的に接続されている。なお本実施の形態１では、樹脂ケース７１と、外部電極７４，７７及び信号端子７９とは一体形成されているが、これに限ったものではない。半導体パッケージ１が外部電極７４などに接続された後、図４に示すように、上記容器体の空間に封止材８０を封入することで、半導体パッケージ１周辺を封止材８０で封止する。封止材８０は、例えば、シリコーンゲルを含む。ゲル封止後、図４及び図５に示すように、樹脂ケース７１に蓋８１を取り付けることで、半導体装置７外部と、半導体パッケージ１及び半導体パッケージ１周辺の接合構造を含む半導体装置７内部とが隔離される。
図４の例では、導体板などの金属層８２が、絶縁基板７２の半導体パッケージ１と逆側の面に配設されており、図示しない冷却フィンに接続されている。冷却フィンへの金属層８２の接続には、例えば、ろう材、はんだ、サーマルグリスなど、一般的な接合材料及び方法が用いられる。冷却フィンを冷却することで、半導体素子３から発生する熱が放熱される。なお、金属層８２を冷却フィンへ接続せずに、金属層８２に直接冷却水を当てることで金属層８２ひいては半導体素子３を冷却してもよい。
＜実施の形態１のまとめ＞
本実施の形態１に係る半導体パッケージ１によれば、例えばＳｉＣを含むＭＯＳＦＥＴなどの複数の半導体素子３を、例えばＳｉを含む配線用素子４で信号配線することによって、導体片４８を制御パッド（例えば、ゲート電極、ソースケルビン電極、電流センスソース電極、温度センス素子電極など）、導体板３８をソース電極、導体基板２をドレイン電極として取り扱うことができる。これにより、複数の半導体素子３を、あたかも単一の半導体素子、ひいては単一の半導体チップであるかのように取り扱うことができる。このため、例えば、ワイヤボンドやダイボンド工程などにおける半導体装置７の組立性向上によるコスト低減と、半導体装置７の小型化とを実現することができる。また、配線用素子４には、ソース電極に対応する主電流回路パターンが配設されていないので、半導体パッケージ１の組立性向上によるコスト低減と、半導体パッケージ１の小型化とを実現することができる。
また、配線用素子４を備えることによって、ワイヤ７８の長さを極力短くすることができ、かつ、ワイヤ７８の径を小さくすることができる。このため、半導体素子３の制御パッド３４ｃの寸法を極力小さくすることができる。これにより、半導体素子３の有効面積を拡大することができる。特に半導体素子３の母材にＳｉＣなどの高価な材料を使用する場合には、半導体素子３の有効面積を拡大することによって、製品コストを低減することは有効である。
また本実施の形態１では、複数の半導体素子３のそれぞれは、例えば、スイッチング動作を行うＭＯＳＦＥＴ（図示せず）と、還流動作を行うボディダイオード（図示せず）とを含んでいる。このような構成によれば、ＳＢＤ等の半導体素子を省略することができるので、半導体パッケージ１の小型化とコスト低減とを実現することができる。
なお、ＳｉＣを含むＭＯＳＦＥＴ内に結晶欠陥がある場合に、ボディダイオードに通電すると、この欠陥が成長して特性が悪化することがある。しかしながら、スクリーニング試験を行うことによって、欠陥を内在した半導体パッケージ１を半導体装置７に搭載することを回避することができる。このスクリーニング試験では、比較的大きな電流を流す必要があるため、薄いおもて面電極３２ｆに対して大きな電流を流すと、おもて面電極３２ｆが損傷する懸念があり、また、通電により発生した熱が効率的に排熱されず半導体素子３に籠ることによって半導体素子３が高温になる懸念があり、例えばプローブピンなどの試験冶具が接触した箇所に電流や熱が集中するなどの懸念もある。しかしながら本実施の形態１のように、複数の導体板３８を形成した後、ひいては半導体パッケージ１を形成した後に、スクリーニング試験を実施することで、このような電極損傷を抑制することができる。また、銅のように熱容量の大きい材料を直接接合して電気的及び熱的に接続するのでスクリーニング試験時の発熱を半導体素子３単体で試験した場合より効果的に半導体素子３から排熱することができる。加えて、プローブピンなどの試験冶具が導体板３８に一旦接触するので、電流を分配することができ、半導体素子３に均一にスクリーニング試験の電流を通電することができる。つまり、導体板３８には、熱容量が大きく、電気伝導率が高い銅などの材料を適用することが望ましい。また本実施の形態１のように、半導体パッケージ１が回路構成上の最小単位（１ｉｎ１）となる構成では、２ｉｎ１や６ｉｎ１といったこれより大きな回路規模の半導体装置にスクリーニング試験を実施した場合と比較して、不良率を低減することができる。
配線用素子４の配線用基板４１がＳｉを主たる材料として含む構成では、既存のウエハプロセスで容易に配線用素子４を形成することができる。このため、半導体素子３と同一または類似である裏面電極を配線用素子４にも形成すれば、半導体素子３と同じ手法で配線用素子４を形成することができるので、製造コストを低減することができる。
配線用素子４の配線用基板４１が樹脂を含む構成では、事前に導体片４８を接合した樹脂基板を導体基板２に接合することができるので、半導体パッケージ１の組立性を向上することができる。また例えば、樹脂基板表面に配設された複数の第１中継パッド４２ｒ及び複数の第２中継パッド４３ｒが銅材を含む場合には、第２中継パッド４３ｒに導体片４８をシンター接合により接合した後に、配線用基板４１を導体基板２に接合することができる。また、樹脂基板裏面に、例えば、接合用膜である銅等の薄膜と、接続膜であるニッケル、銀、銅等の薄膜と、酸化防止膜である金等の薄膜との少なくとも１つを選択的に形成することにより、はんだ接合性や、銀や銅を用いたシンター接合性を向上することができるので、製造性を向上することができる。また、樹脂基板からなる配線用基板４１によれば、シリコン基板からなる配線用基板４１よりも、第２中継パッド４３ｒに導体片４８を接合する加工時間を短縮することができるので、製造コストを抑えることができる。
また本実施の形態１では、複数の半導体素子３と導体基板２とを接合する接合材２１に、はんだの融点よりも高い融点を有する接合材用いる。これにより、半導体パッケージ１を、例えば絶縁基板７２上の第１主電流回路パターン７３にはんだ接合する際に、半導体素子３下の接合材２１が再溶融することを抑制することができる。この結果、歩留まりや、放熱性能の劣化を抑制することができる。さらに、半導体素子３を高いジャンクション温度で動作した場合の接合材２１の劣化も抑制することができるので、半導体パッケージ１の信頼性を改善することができる。
また本実施の形態１では、複数の半導体素子３と導体基板２とを接合するシンター接合が、加圧を伴わずに銀系材料を用いて行われる。これにより、加圧時の位置ずれを回避することができ、寸法公差を低減することができるので、半導体パッケージ１を小型化することができる。加えて、加圧加工に使用するテフロンシートなどの消耗部材を削減することができるので、製造コストを低減できる。なお、複数の半導体素子３と導体基板２とを接合するシンター接合が、銅系材料を用いて行われる場合には、当該シンター接合が金系材料を用いて行われる場合と比べて、当該接合が高強度となるので、半導体パッケージ１の信頼性の向上が期待できる。
また本実施の形態１では、半導体素子３の端部を保護膜３６で覆う。これにより、半導体素子３と封止材６との密着性を改善することができるだけでなく、応力緩衝が得られるので半導体パッケージ１の信頼性を改善することができる。保護膜３６がポリイミドを含む構成では、半導体素子３表面の構成材料と封止材６との相性がよいので、半導体パッケージ１の信頼性を改善することができる。
また本実施の形態１では、複数の半導体素子３及び配線用素子４導体基板２に接合した後に、ディスペンサを用いて保護膜３６の前駆体溶液を描画して、当該前駆体溶液を焼成することによって保護膜３６を形成する。これにより、保護膜３６を焼成する工程で半導体素子３下の接合材２１が溶融することを抑制することができる。
また本実施の形態１では、導体基板２は、銅を主たる材料として含む。これにより、半導体パッケージ１を、半導体パッケージ１外部の回路パターン（例えば第１主電流回路パターン７３）と容易にはんだ接合することができる。またそのような構成によれば、半導体素子３の熱を効率的に拡散することができるので、熱抵抗を低減することができる。一般に、ＳｉＣを含むＭＯＳＦＥＴの温度が上がると損失が悪化するため、当該ＭＯＳＦＥＴを効率的に冷却することが好ましいが、歩留まりの影響で大面積化が難しく、熱抵抗が高いという課題がある。これに対して本実施の形態１では、半導体素子３直下に銀を用いてシンター接合された導体基板２が、熱伝導の高い銅材を含んでいる。このため、熱拡散を促進すること、具体的には、実質的に半導体素子３の面積以上の面積で効率的な熱拡散を行うことができるので、熱抵抗を低減することができる。
また本実施の形態１では、導体基板２の第１主面２Ｓ１のうち複数の半導体素子３及び配線用素子４が接合された領域以外の領域に、凹部である溝２ｄが配設されている。これにより、封止材６と導体基板２との密着性が向上するので、半導体パッケージ１の信頼性を改善することができる。また、導体基板２表面における引張応力を分散することができるので、半導体パッケージ１の反りを抑制することができる。
また本実施の形態１では、導体板３８及び導体片４８は、銅を主たる材料を含む。これにより、安価に導体板３８及び導体片４８を形成することができ、かつ、それぞれをはんだによって容易に接合することができる。
また本実施の形態１では、外部電極７４，７７や信号端子７９には、ワイヤボンドやはんだ接合など種々の接合方法を用いる。これにより、半導体装置７に半導体パッケージ１を容易に搭載及び接合することができ、かつ、従来の半導体装置と製造設備を共通化することができるため、半導体装置７の製造コスト、及び、製造設備への投資を抑制することができる。
＜実施の形態２＞
図６は、本発明の実施の形態２に係る半導体パッケージ１の構成を示す、図２に対応する断面模式図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図６に示すように、本実施の形態２に係る半導体パッケージ１の導体基板２は、炭素繊維２ｃｆを内在する積層板２ｅを含む。炭素繊維２ｃｆは、複数の半導体素子３の半導体基板３１の平面方向に沿って配列されている。炭素繊維２ｃｆの含有量、径及び長さ等のパラメータを調整することで、半導体素子３の横方向の熱伝導度及び線膨脹係数が任意に調整される。積層板２ｅは、アルミニウムを主たる材料として含む。
なお本実施の形態２では、導体基板２は、第１主面２Ｓ１側に配設された、炭素繊維２ｃｆを含まない積層板材２ｆと、第２主面２Ｓ２側に配設された、炭素繊維２ｃｆを含まない積層板材２ｇとを含む。積層板材２ｆ，２ｇのそれぞれは、積層板２ｅの最表面に配設された、例えば、ニッケルまたは銅を主たる材料として含む接続膜を含んでもよい。また、積層板材２ｆ，２ｇのそれぞれは、接続膜の最表面に配設された、例えば、金を主たる材料として含む酸化防止膜を含んでもよい。接続膜と酸化防止膜は、例えば、めっき処理で形成することができる。なお、接続膜が酸化されても、還元雰囲気ではんだ接合などの処理を行うことによって比較的容易に酸化膜は除去できるので、酸化防止膜は必ずしも必要ではない。
＜実施の形態２のまとめ＞
本実施の形態２では、導体基板２は、炭素繊維２ｃｆを内在する積層板２ｅを含む。このような構成によれば、導体基板２の線膨脹係数を調整することにより、半導体パッケージ１の反りを抑制することができるので、半導体パッケージ１の組立性及び信頼性を向上することができる。
また本実施の形態２では、炭素繊維２ｃｆは、複数の半導体素子３の半導体基板３１の平面方向に沿って配列されている。これにより、半導体素子３から発せられる熱を効率的に拡散することができるので、半導体素子３の有効面積以上の範囲で効率的に冷却することができる。
また本実施の形態２のように、積層板２ｅがアルミニウムを主たる材料として含む構成では、積層板２ｅが銅を主たる材料として含む構成に比べてヤング率を低減することができる。このことと、炭素繊維２ｃｆを内在させることによる導体基板２の線膨脹係数の調整とを利用することによって、半導体素子３及び封止材６に発生する応力を低減することができる。この結果、半導体パッケージ１の反りを抑制することができ、導体基板２から封止材６が剥離することを抑制することができるので、半導体パッケージ１の組立性及び信頼性を向上することができる。
なお、積層板材２ｆ，２ｇのそれぞれが、アルミニウムを含む積層板２ｅの最表面に配設されたニッケルまたは銅を主たる材料として含む接続膜や、接続膜の最表面に配設された金を主たる材料として含む酸化防止膜などで構成された場合には、はんだ接合性や、銀を用いたシンター接合性を向上することができるので、製造性を向上することができる。なお、接続膜にニッケルを用いる場合は、銀を用いたシンター接合性を確保するために、最表面に金を設けることが望ましい。
＜実施の形態３＞
図７は、本発明の実施の形態３に係る半導体パッケージ１の構成を示す、図２に対応する断面模式図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図７に示すように、本実施の形態３に係る半導体パッケージ１の導体基板２は、３つ以上の金属膜を有する積層金属膜を含む。図７の例では、３つ以上の金属膜は、積層方向において内側の第１金属膜である内層金属膜２ｊ、及び、積層方向において外側の第２金属膜及び第３金属膜である表層金属膜２ｋ及び表層金属膜２ｌである。表層金属膜２ｋは、内層金属膜２ｊの一方面に配設され、表層金属膜２ｌは、内層金属膜２ｊの他方面に配設されている。内層金属膜２ｊの線膨張係数は、表層金属膜２ｋ，２ｌの線膨張係数よりも低くなっている。表層金属膜２ｋ，２ｌは、銅を主たる材料として含み、内層金属膜２ｊは、ニッケル及び鉄を主たる材料として含む。なお、３つ以上の金属膜は、内層金属膜２ｊ及び表層金属膜２ｋ，２ｌに限ったものではない。
＜実施の形態３のまとめ＞
本実施の形態３では、内層金属膜２ｊ及び表層金属膜２ｋ，２ｌによって導体基板２の線膨脹係数を調整することができるので、半導体パッケージ１の反りを抑制することができ、その結果として半導体パッケージ１の組立性及び信頼性を向上することができる。
また本実施の形態３では、表層金属膜２ｋが銅を主たる材料として含むので、半導体素子３が発する熱を容易に拡散することができる。また表層金属膜２ｌが銅を主たる材料として含むので、容易にはんだ接合することができる。そして、銅より線膨脹係数の低いニッケルを含む内層金属膜２ｊを、銅を含む表層金属膜２ｋ，２ｌによって挟むことで、半導体パッケージ１の反りを抑制することができる。また、銅とニッケルとの接合性が比較的よいため、内層金属膜２ｊと表層金属膜２ｋ，２ｌとの接合性を確保することができ、その結果として、上記反りを抑制しつつ、半導体パッケージ１の製造性及び信頼性を確保することができる。
＜実施の形態４＞
図８は、本実施の形態４に係る半導体装置７の構成を示す斜視模式図である。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図８に示すように、本実施の形態４に係る半導体装置７では、図３のワイヤ７６の代わりに導体フレーム８３が用いられている。具体的には、回路パターン７５は、半導体パッケージ１の第２面１Ｓ２のうちの導体板３８の露出面と、導体フレーム８３によって接続され、かつ、外部電極７７と接続されている。つまり、外部電極７７は、導体板３８の露出面と、導体フレーム８３によって電気的に接続されている。なお、導体フレーム８３と外部電極７７とは一体形成されてもよい。導体板３８の露出面と導体フレーム８３とは、例えばはんだによって接合されてもよいし、例えば超音波接合されてもよい。
＜実施の形態４のまとめ＞
本実施の形態４では、外部電極７７が、導体板３８の露出面と、導体フレーム８３によって電気的に接続される。これにより、ワイヤ７６を用いた図３の半導体装置７よりも電気抵抗を低減することができ、かつ、容易に接合することができる。また、ワイヤボンドに比べて、加工時間を短縮することができ、製造コストを抑えることができる。
＜実施の形態５＞
図９は、本実施の形態５に係る半導体装置７の構成を示す断面模式図である。以下、本実施の形態５に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図９に示すように、本実施の形態５に係る半導体装置７は、図４の半導体装置７と同様に、半導体パッケージ１と、絶縁基板７２と、第１主電流回路パターン７３と、金属層８２とを備える。第１主電流回路パターン７３は、実施の形態１と同様に、例えばはんだによって、半導体パッケージ１の第１面１Ｓ１のうち導体基板２の第２主面２Ｓ２と接合されている。第１主電流回路パターン７３は、図３の外部電極７４に対応する第１主電極８７と接続されている。
また、本実施の形態５に係る半導体装置７は、絶縁基板８４と、第２回路パターンである第２主電流回路パターン８５と、第３回路パターンである制御端子パターン８６とをさらに備える。絶縁基板８４は、導体板３８の露出面及び導体片４８の露出面と対向配置されている。
第２主電流回路パターン８５は、絶縁基板８４に配設されており、半導体パッケージ１の第２面１Ｓ２のうち導体板３８の露出面と接合されている。導体板３８の露出面と第２主電流回路パターン８５とは、例えばはんだによって接合されている。第２主電流回路パターン８５は、図３の外部電極７７に対応する第２主電極８８と接続されている。
制御端子パターン８６は、絶縁基板８４に配設されており、半導体パッケージ１の第２面１Ｓ２のうち導体片４８の露出面と接合されている。導体片４８の露出面と制御端子パターン８６とは、例えばはんだによって接合されている。制御端子パターン８６は、図３の信号端子７９に対応する制御端子８９と接続されている。これにより、半導体装置７外部からの制御信号は、信号端子７９などを介して、半導体パッケージ１内の半導体素子３へ入力される。
絶縁基板７２の第１主電流回路パターン７３が配設された面と逆の面には、冷却用の金属層８２が配設され、絶縁基板８４の第２主電流回路パターン８５が配設された面と逆の面には、冷却用の金属層９０が配設されている。そして、冷却用の金属層８２，９０が直接的、または、間接的に冷却されることで、半導体パッケージ１が両面から冷却される。直接的な冷却を行う構成では、冷却用の金属層８２，９０の一部を水密エリアとし、金属層８２，９０の冷却部分に直接冷却水を当てることで冷却する。間接的な冷却を行う構成では、例えば、ろう材、はんだ、サーマルグリスなど、一般的な接合材料及び方法を用いて、冷却用の金属層８２，９０が冷却フィンに接続される。冷却フィンを冷却することで半導体素子３から発生する熱が放熱される。
＜実施の形態５のまとめ＞
本実施の形態５では、半導体装置７の両面を冷却する両面冷却構造によって、半導体パッケージ１を効率的に冷却することができる。また、２枚の絶縁基板７２，８４によって半導体パッケージ１を挟む本実施の形態５の構成によれば、比較的チップサイズの小さいＳｉＣを含むＭＯＳＦＥＴを複数個並列に個別に並べて組み立てる場合に比べて、容易に半導体装置を組み立てることができる。
なお、半導体パッケージ１の面積は、単体の半導体素子３に比べて大きいため、半導体素子３を直接両面冷却構造に実装する場合に比べて、容易に傾き精度を高めることができ、この結果、両面冷却構造における熱抵抗を安定化させることができる。さらに、傾き精度及び位置精度を高めるために、加圧したり治具で固定したりした場合に生じる半導体素子への損傷を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 半導体パッケージ、２ 導体基板、２ｃｆ 炭素繊維、２ｄ 溝、２ｅ 積層板、２ｊ 内層金属膜、２ｋ，２ｌ 表層金属膜、２Ｓ１ 第１主面、２Ｓ２ 第２主面、３ 半導体素子、４ 配線用素子、５，７６，７８ ワイヤ、６ 封止材、７ 半導体装置、３１ 半導体基板、３２ｆ おもて面電極、３３ｂ 裏面電極、３４ｃ 制御パッド、３６ 保護膜、３７ はんだ、３８ 導体板、４１ 配線用基板、４２ｒ 第１中継パッド、４３ｒ 第２中継パッド、４４ｉ 内部配線、４７ はんだ、４８ 導体片、７３ 第１主電流回路パターン、７７ 外部電極、７９ 信号端子、８３ 導体フレーム、８４ 絶縁基板、８５ 第２主電流回路パターン、８６ 制御端子パターン。

Claims (37)

  1. 導体基板と、
    前記導体基板の第１主面に接合されたスイッチング機能を有する複数の半導体素子と、
    前記導体基板の前記第１主面に接合された配線用素子と
    を備え、
    前記複数の半導体素子のそれぞれは、
    第１基板と、
    前記第１基板の前記導体基板と逆側の面に配設された第１主電極部と、
    前記第１基板の前記導体基板側の面に配設され、前記導体基板と接合された第２主電極部と、
    前記第１主電極部と前記第２主電極部との間に流れる電流を制御するための制御パッドと
    を含み、
    前記配線用素子は、
    第２基板と、
    前記第２基板の前記導体基板と逆側の面に配設され、前記複数の半導体素子の前記制御パッドとワイヤによって接続された複数の第１中継パッドと、
    前記第２基板の前記導体基板と逆側の前記面に配設され、個数が前記複数の第１中継パッドの個数以下である複数の第２中継パッドと、
    前記第２基板の前記導体基板と逆側の前記面に配設され、前記複数の第１中継パッドと前記複数の第２中継パッドとを選択的に接続する複数の配線と
    を含み、
    前記複数の半導体素子の前記第１主電極部に接合された複数の第１導体部材と、
    前記配線用素子の前記複数の第２中継パッドに接合された複数の第２導体部材と、
    前記複数の第１導体部材の前記導体基板と逆側の面である露出面、前記複数の第２導体部材の前記導体基板と逆側の面である露出面、及び、前記導体基板の前記第１主面と逆側の第２主面を露出した状態で、前記複数の半導体素子、前記配線用素子、前記複数の第１導体部材の少なくとも一部、前記複数の第２導体部材の少なくとも一部、及び、前記導体基板の前記第１主面を覆う封止材と
    をさらに備える、半導体パッケージ。
  2. 請求項１に記載の半導体パッケージであって、
    前記複数の半導体素子と前記導体基板とを接合する接合材の融点は、はんだの融点よりも高い、半導体パッケージ。
  3. 請求項１または請求項２に記載の半導体パッケージであって、
    前記複数の半導体素子と前記導体基板とが、銀系材料または銅系材料によってシンター接合された、半導体パッケージ。
  4. 請求項１または請求項２に記載の半導体パッケージであって、
    前記複数の半導体素子と前記導体基板とが、拡散接合された、半導体パッケージ。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体パッケージであって、
    前記複数の半導体素子の端部を覆い、かつ、前記封止材よりもヤング率が低い保護膜をさらに備える、半導体パッケージ。
  6. 請求項５に記載の半導体パッケージであって、
    前記保護膜は、ポリイミドを含む、半導体パッケージ。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体パッケージであって、
    前記導体基板は、銅を主たる材料として含む、半導体パッケージ。
  8. 請求項１から請求項７のうちのいずれか１項に記載の半導体パッケージであって、
    前記導体基板の前記第１主面のうち前記複数の半導体素子及び前記配線用素子が接合された領域以外の領域に、凹部が配設されている、半導体パッケージ。
  9. 請求項１から請求項６のうちのいずれか１項に記載の半導体パッケージであって、
    前記導体基板は、炭素繊維を内在する積層板を含む、半導体パッケージ。
  10. 請求項９に記載の半導体パッケージであって、
    前記炭素繊維は、前記複数の半導体素子の前記第１基板の平面方向に沿って配列されている、半導体パッケージ。
  11. 請求項９または請求項１０に記載の半導体パッケージであって、
    前記積層板は、アルミニウムを主たる材料として含む、半導体パッケージ。
  12. 請求項１から請求項６のうちのいずれか１項に記載の半導体パッケージであって、
    前記導体基板は、３つ以上の金属膜を有する積層金属膜を含み、
    前記３つ以上の金属膜のうち積層方向において内側の金属膜の線膨張係数は、当該積層方向において外側の金属膜の線膨張係数よりも低い、半導体パッケージ。
  13. 請求項１２に記載の半導体パッケージであって、
    前記積層金属膜は、
    第１金属膜と、
    前記第１金属膜の一方面及び他方面にそれぞれ配設された第２金属膜及び第３金属膜と
    を含み、
    前記第２金属膜及び前記第３金属膜は、銅を主たる材料として含む、半導体パッケージ。
  14. 請求項１３に記載の半導体パッケージであって、
    前記第１金属膜は、ニッケル及び鉄を主たる材料として含む、半導体パッケージ。
  15. 請求項１から請求項１４のうちのいずれか１項に記載の半導体パッケージであって、
    前記複数の第１導体部材及び前記複数の第２導体部材は、銅を主たる材料として含む、半導体パッケージ。
  16. 請求項１から請求項１５のうちのいずれか１項に記載の半導体パッケージであって、
    前記複数の第１導体部材と前記複数の半導体素子の前記第１主電極部とが、はんだによって接合された、半導体パッケージ。
  17. 請求項１から請求項１６のうちのいずれか１項に記載の半導体パッケージであって、
    前記複数の半導体素子は、化合物半導体を含む、半導体パッケージ。
  18. 請求項１７に記載の半導体パッケージであって、
    前記複数の半導体素子は、炭化珪素を前記化合物半導体の主たる材料として含む、半導体パッケージ。
  19. 請求項１から請求項１８のうちのいずれか１項に記載の半導体パッケージであって、
    前記配線用素子の前記第２基板は、珪素を主たる材料として含む、半導体パッケージ。
  20. 請求項１から請求項１８のうちのいずれか１項に記載の半導体パッケージであって、
    前記配線用素子の前記第２基板は、樹脂を含む、半導体パッケージ。
  21. 請求項１から請求項２０のうちのいずれか１項に記載の半導体パッケージであって、
    前記半導体素子は前記配線用素子よりも薄い、半導体パッケージ。
  22. 請求項１から請求項２１のうちのいずれか１項に記載の半導体パッケージであって、
    前記複数の半導体素子のそれぞれは、
    スイッチング動作を行うＭＯＳＦＥＴと、還流動作を行うボディダイオードとを含み、
    前記ＭＯＳＦＥＴと前記ボディダイオードとの双方向通電が可能である、半導体パッケージ。
  23. 請求項３に記載の半導体パッケージの製造方法であって、
    前記複数の半導体素子と前記導体基板とを接合するシンター接合が、加圧を伴わずに銀系材料を用いて行われる、半導体パッケージの製造方法。
  24. 請求項５または請求項６に記載の半導体パッケージの製造方法であって、
    前記複数の半導体素子及び前記配線用素子を前記導体基板に接合した後に、ディスペンサを用いて前記保護膜の前駆体溶液を描画して、当該前駆体溶液を焼成することによって前記保護膜を形成する、半導体パッケージの製造方法。
  25. 請求項１から請求項２２のうちのいずれか１項に記載の半導体パッケージの製造方法であって、
    前記複数の第１導体部材を形成した後に、前記複数の半導体素子内の欠陥を検出するスクリーニング試験を行う、半導体パッケージの製造方法。
  26. 請求項１から請求項２２のうちのいずれか１項に記載の半導体パッケージを少なくとも１つ備える、半導体装置。
  27. 請求項２６に記載の半導体装置であって、
    少なくとも１つの前記半導体パッケージは、フルブリッジ回路を構成する６つの半導体パッケージを単位として含む、半導体装置。
  28. 請求項２６または請求項２７に記載の半導体装置であって、
    前記封止材から露出された前記導体基板の前記第２主面と、はんだによって接合された第１回路パターンをさらに備える、半導体装置。
  29. 請求項２８に記載の半導体装置であって、
    前記第１回路パターンはドレイン電極として用いられる、半導体装置。
  30. 請求項２６から請求項２９のうちのいずれか１項に記載の半導体装置であって、
    前記第２導体部材の前記露出面と、ワイヤによって接続された制御端子をさらに備える、半導体装置。
  31. 請求項２６から請求項３０のうちのいずれか１項に記載の半導体装置であって、
    前記第１導体部材の前記露出面と、ワイヤによって電気的に接続された主端子をさらに備える、半導体装置。
  32. 請求項３１に記載の半導体装置であって、
    前記第１導体部材の前記露出面と前記主端子とを電気的に接続する前記ワイヤは、銅を主たる材料として含む、半導体装置。
  33. 請求項２６から請求項３０のうちのいずれか１項に記載の半導体装置であって、
    前記第１導体部材の前記露出面と、導体フレームによって電気的に接続された主端子をさらに備える、半導体装置。
  34. 請求項３３に記載の半導体装置であって、
    前記第１導体部材の前記露出面と前記導体フレームとが、はんだによって接合された、半導体装置。
  35. 請求項３３に記載の半導体装置であって、
    前記第１導体部材の前記露出面と前記導体フレームとが、超音波接合された、半導体装置。
  36. 請求項２６または請求項２９に記載の半導体装置であって、
    前記第１導体部材の前記露出面及び前記第２導体部材の前記露出面と対向配置された絶縁基板と、
    前記絶縁基板に配設され、前記第１導体部材の前記露出面と接合された第２回路パターンと、
    前記絶縁基板に配設され、前記第２導体部材の前記露出面と接合された第３回路パターンと
    をさらに備える、半導体装置。
  37. 請求項３６に記載の半導体装置であって、
    前記第１導体部材の前記露出面と前記第２回路パターンとが、はんだによって接合され、
    前記第２導体部材の前記露出面と前記第３回路パターンとが、はんだによって接合された、半導体装置。
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