JP6168145B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6168145B2
JP6168145B2 JP2015519650A JP2015519650A JP6168145B2 JP 6168145 B2 JP6168145 B2 JP 6168145B2 JP 2015519650 A JP2015519650 A JP 2015519650A JP 2015519650 A JP2015519650 A JP 2015519650A JP 6168145 B2 JP6168145 B2 JP 6168145B2
Authority
JP
Japan
Prior art keywords
circuit board
semiconductor chip
passive element
printed circuit
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015519650A
Other languages
English (en)
Other versions
JPWO2014192298A1 (ja
Inventor
瑶子 中村
瑶子 中村
典弘 梨子田
典弘 梨子田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2014192298A1 publication Critical patent/JPWO2014192298A1/ja
Application granted granted Critical
Publication of JP6168145B2 publication Critical patent/JP6168145B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0263—High current adaptations, e.g. printed high current conductors or using auxiliary non-printed means; Fine and coarse circuit patterns on one circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32258—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10022—Non-printed resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10242—Metallic cylinders

Description

本発明は、パワーデバイス、高周波用途のスイッチングＩＣなどの半導体装置に関し、特にパワー半導体素子を備えたパワー半導体モジュールに関する。
電力変換装置、無停電電源装置、工作機械、産業用ロボット等では、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ等のパワー半導体素子を備えたパワー半導体モジュールが使用されている。
このパワー半導体モジュールとして、図９に示すように、絶縁基板２０２と、半導体チップ２０５と、プリント基板２０３と、導電ポスト２１１を備えた半導体モジュール２０１が提案されている（例えば、特許文献１参照）。
半導体モジュール２０１は、絶縁基板２０２と、絶縁基板２０２に対向するプリント基板２０３とが封止樹脂２０４により封止されて一体となった構造を有する。絶縁基板２０２上に、複数の半導体チップ２０５が固定されている。
絶縁基板２０２は、絶縁板２０６と、絶縁板２０６の裏面に固定された金属板２０７と、絶縁板２０６のおもて面に固定された回路板２０８を備えている。回路板２０８の表面には、半田２０９を介して半導体チップ２０５が固定されている。
また、プリント基板２０３は、樹脂層２１３が中心部に配置され、そのおもて面と裏面に金属層２１４が配置され、金属層２１４が保護層２１５で覆われている。また、プリント基板２０３には、複数のスルーホール２１０が設けられており、このスルーホール２１０内に導電ポスト２１１が挿入されている。そして、金属層２１４と導電ポスト２１１は、めっき層（図示せず）を介して電気的に接続されている。
さらに、半導体チップ２０５のおもて面電極には、半田層２１２を介して導電ポスト２１１が電気的かつ機械的に接続されている。
また、プリント基板２０３のおもて面には、図９（ａ）に示すように、金属層２１４以外の領域にキャパシタ２１６および抵抗２１７が設けられている。
特開２００９−６４８５２号公報
ところで、図９に記載した従来例にあっては、プリント基板２０３に金属層２１４を配置し、金属層２１４以外の所定の位置にキャパシタ２１６および抵抗２１７などの受動素子を配置している。一方、プリント基板上の受動素子の配置位置には微小なランド部が形成されていないため、受動素子をそのまま配置して接合した場合、受動素子の位置決めが困難である。すなわち、受動素子が位置ずれを起こして所定の位置に接合できず、パワー半導体モジュールが製造不良となる場合がある。
そこで、本発明では、上記課題に着目してなされたものであり、プリント基板に固定する受動素子の位置決めを容易に行うことができる半導体装置を提供することを目的としている。
上記目的を達成するために、本発明に係る半導体装置の一態様は、絶縁板および絶縁板の主面に配置された回路板を有する絶縁基板と、おもて面に電極を有し、裏面が回路板に固定された半導体チップと、金属層を有し、絶縁基板に対向したプリント基板と、一端が電極に電気的かつ機械的に接続され、他端が金属層に電気的かつ機械的に接続された導電ポストと、プリント基板に固定された受動素子と、受動素子を位置決めするように受動素子の隅に沿って配置され且つ受動素子と側面同士が対向するようにプリント基板に固定された、柱状の導電体からなる複数の位置決めポストと、受動素子と前記位置決めポストとを接続する半田と、を備えている。
本発明によれば、プリント基板上に固定される受動素子の周囲に、位置決めポストを配置するので、受動素子の位置決めを容易確実に行うことができ、半導体装置の良品率を向上させることができる。
本発明に係る半導体装置の第１の実施形態を示す斜視図である。 図１の半導体装置の縦断面図である。 図２の絶縁基板を示す図であって、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。 図２のプリント基板を示す図であって、（ａ）は平面図、（ｂ）は底面図である。 図２の半導体装置の等価回路を示す回路図である。 ゲート電圧変動を説明するための等価回路を示す回路図である。 絶縁基板上にプリント基板を装着した状態を示す斜視図である。 本発明に係る半導体装置の別の実施形態の等価回路を示す回路図である。 従来例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線上の断面図である。
以下、図１〜図８を参照して本発明の実施の形態について説明する。
なお、本出願の記載に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
本発明に係る半導体装置としてのパワー半導体モジュール２は、図２に示すように、絶縁基板３Ａ、３Ｂと、半導体チップ４Ａ、４Ｂと、プリント基板５と、円柱形状の導電ポスト１７ａ、１７ｂ、１７ｓと、受動素子１０Ａ、１０Ｂと、位置決めポスト１５を備えている。
第１半導体チップ４Ａは、パワーＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子である。第２半導体チップ４Ｂは、第１半導体チップ４Ａに逆並列で接続される還流ダイオード（Free Wheeling Diode，ＦＷＤ）である。
そして、２個の第２半導体チップ４Ｂが、図３（ａ）に示すように、絶縁基板３Ａ，３Ｂ上のそれぞれ長手方向の中心線上に所定の間隔を保って配置されている。また、これら第２半導体チップ４Ｂの両外側に、４個の第１半導体チップ４Ａが所定の間隔を保って配置されている。
ここで、第１半導体チップ４Ａは、図３（ａ）、（ｂ）に示すように、裏面側にドレイン電極４ｄを有し、おもて面側にソース電極４ｓおよびゲート電極４ｇを有する。そして、ゲート電極４ｇが、第２半導体チップ４Ｂとは反対側の端部側となるように配置されている。また、第２半導体チップ４Ｂは、裏面側にカソード電極を有し、おもて面側にアノード電極を有する。
これらの半導体チップ４Ａ、４Ｂは、上記のような各種パワーデバイスであるが、シリコン基板に形成したものでもよいし、ＳｉＣやその他の基板に形成したものでもよい。
絶縁基板３Ａは、方形状の絶縁板３ａと、絶縁板３ａの主面に固定された回路板３ｂと、絶縁板３ａの主面と反対側の裏面に固定された金属板３ｃを有する。
絶縁基板３Ａの回路板３ｂは、図３（ａ）に示すように、幅広部１４ａと、幅狭部１４ｂとからなり、平面形状がＴ字形状であるドレイン電極用の第３回路板１４ｃを有する。
また、回路板３ｂは、幅狭部１４ｂの外側に所定間隔を保って配置されたソース電極用の第２回路板１４ｄおよび１４ｅを有する。
ここで、第３回路板１４ｃには、第１半導体チップ４Ａのドレイン電極および第２半導体チップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｃには、Ｓ１／Ｄ２端子となる外部端子１９が圧入される孔１４ｆが設けられている。また、第２回路板１４ｄおよび１４ｅには、Ｓ２端子となる外部端子２０が圧入される孔１４ｇが設けられている。
また、絶縁基板３Ｂも、絶縁基板３Ａと同様に絶縁板３ａと、回路板３ｂおよび金属板３ｃを有する。絶縁基板３Ｂの回路板３ｂは、幅広部１４ｈおよび幅狭部１４ｉとからなるT字形状のドレイン電極用の第３回路板１４ｊを有する。さらに、この第３回路板１４ｊの幅狭部１４ｉの外側に所定間隔を保って配置された回路板１４ｋ、１４ｌ、１４ｍおよび１４ｎを有する。このうち、１４ｋおよび１４ｌは補助ソース電極用の第４回路板であり、１４ｍおよび１４ｎはゲート電極用の第１回路板である。
第３回路板１４ｊには、第１半導体チップ４Ａのドレイン電極および第２半導体チップ４Ｂのカソード電極が電気的かつ機械的に接続されている。そして、第３回路板１４ｊにはＤ１端子となる外部端子１８が圧入される孔１４ｏが設けられている。また、第４回路板１４ｋおよび１４ｌには、ＳＳ１、ＳＳ２端子となる外部端子２１ａ、２１ｂが圧入される孔１４ｐが設けられている。さらに、第１回路板１４ｍおよび１４ｎには、Ｇ１、Ｇ２端子となる外部端子２２ａ，２２ｂが圧入される孔１４ｑが設けられている。
ここで、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、導電性に優れた銅、あるいはアルミニウム系の材料であることが望ましい。さらに、回路板３ｂに半田で接合する場合、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂにはニッケルあるいは錫系の表面処理を施すことが有効である。
図５に示す等価回路図から分かるように、絶縁基板３Ｂには、上アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ１ａ、Ｄｉ１ｂ）が逆並列に接続されている。また、絶縁基板３Ａには、下アームを構成する第１半導体チップ４Ａ（ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄ）と、第２半導体チップ４Ｂ（ダイオードＤｉ２ａ、Ｄｉ２ｂ）が逆並列に接続されている。
そして、絶縁基板３Ｂと、絶縁基板３Ａに構成された２組の逆並列回路は、プリント基板５と、導電ポスト１７ｂを介して直列に接続される。
そして、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのドレイン電極４ｄは、第３回路板１４ｊを経由して、パワー半導体モジュール２のドレイン端子Ｄ１を構成する外部端子１８に接続されている。また、ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのドレイン電極４ｄは、第３回路板１４ｃを経由して、パワー半導体モジュール２のＳ１／Ｄ２端子を構成する外部端子１９に接続されている。
外部端子１８、１９、２０は、図１に示すようにパワー半導体モジュール２の幅方向の中心線に対して対称の位置に２本ずつ配置されている。また、パワー半導体モジュール２は、外部端子１８の長手方向外側に片側２本ずつ計４本の外部端子２１ａ、２１ｂ、２２ａおよび２２ｂをさらに有している。これらの外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂは、パワー半導体モジュール２の両側縁に沿って略直線状に二列に配置されている。
外部端子２１ａ、２１ｂは、補助ソース端子であって、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄ、Ｑ２ａ〜Ｑ２ｄのドレイン―ソース間に流れる電流をセンシングする電流検出端子ＳＳ１、ＳＳ２を構成している。また、外部端子２２ａ、２２ｂは、ハーフブリッジ回路のＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇにゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。
また、絶縁基板３Ａ、３Ｂの裏面側の金属板３ｃは、その下面が絶縁樹脂２４の底面と同一平面か、もしくは絶縁樹脂２４の底面より僅かに突出している。
プリント基板５のおもて面図を図４（ａ）に、裏面図を図４（ｂ）に示す。プリント基板５には、下アーム部１３Ａの電流路となるＴ字形状の第２金属層１６ａと、上アーム部１３Ｂの電流路となる第２金属層１６ｂとが配置されている。第２金属層１６ａおよび１６ｂと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのソース電極４ｓは、それぞれ第２導電ポスト１７ｓの両端と電気的かつ機械的に接続されている。なお、プリント基板５のおもて面および裏面の第２金属層１６ａは同電位であり、同様におもて面および裏面の第２金属層１６ｂも同電位である。
また、プリント基板５のおもて面には、下アーム部１３Ａおよび上アーム部１３Ｂの制御回路となる、第１金属層１６ｃおよび１６ｄが配置されている。第１金属層１６ｃおよび１６ｄと、下アーム部１３Ａおよび上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極４ｇは、それぞれ第１導電ポスト１７ｇの両端と電気的かつ機械的に接続されている。
第１金属層１６ｃは、１６ｅ１、１６ｅ２、１６ｅ３および１６ｈとで構成されている。
また、第１金属層１６ｄは、１６ｊ１、１６ｊ２、１６ｊ３、および１６ｍとで構成されている。
図４で示される通り、第１金属層１６ｃは、第１金属層１６ｅ１、１６ｅ２によって、各ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。同様に第１金属層１６ｄは、第１金属層１６ｊ１、１６ｊ２によって、各ＭＯＳＦＥＴＱ２ａ〜Ｑ２ｄのゲート電極４ｇへの配線長さが等しくなるように配置されている。
プリント基板５には、外部端子１８、１９および２０が非接触で挿し通されるスルーホール１６ｏ、１６ｐおよび１６ｑを有する。
さらに、プリント基板５の裏面には、下アーム部１３Ａおよび上アーム部１３Ｂの電流路となる、第２金属層１６ｒおよび１６ｓが配置されている。
これら第２金属層１６ｒおよび１６ｓは、おもて面側の第１金属層１６ｃおよび１６ｄと平面から見て重なるように配置されている。そして、第２金属層１６ｖおよび１６ｗに電気的に接続されている。
このように、ゲート配線である第１金属層１６ｈおよび１６ｍと、ソース配線である第２金属層１６ｒおよび１６ｓを対向する位置に配置することにより、両金属層の間の相互インダクタンスを低減することができる。この相互インダクタンスを低減することにより、ＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＱ２ａ〜Ｑ２ｄの制御を安定させることができる。
また、プリント基板５の第２金属層１６ｂは、複数の導電ポスト１７ｂによって絶縁基板３Ａの第３回路板１４ｃに電気的に接続され、下アーム部１３Ａと上アーム部１３Ｂとの間の電流路を構成している。
さらに、プリント基板５の第２金属層１６ａが、導電ポスト１７ｅを介して絶縁基板３Ａの第２回路板１４ｄおよび１４ｅと電気的に接続されている。また、プリント基板の第１金属層１６ｇおよび１６ｌが、導電ポスト１７ｅを介して絶縁基板３Ｂの第１回路板１４ｍおよび１４ｎと電気的に接続されている。さらに、プリント基板の第２金属層１６ｖおよび１６ｗが、導電ポスト１７ｅを介して絶縁基板３Ｂの第４回路板１４ｋおよび１４ｌと電気的に接続されている。
さらに、プリント基板５のおもて面側には、上アーム部１３Ｂの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｊと１６ｍとの接続領域と、そこに隣接する第２金属層１６ｂとの間に、受動素子であるキャパシタ１０Ａが電気的かつ機械的に接続されている。
また、同様にプリント基板５のおもて面側には、下アーム部１３Ａの第１半導体チップ４Ａのゲート電極に電気的に接続される第１金属層１６ｈと１６ｅとの接続領域と、そこに隣接する第２金属層１６ａとの間に、受動素子であるキャパシタ１０Ｂが電気的かつ機械的に接続されている。
ここで、キャパシタ１０Ａおよび１０Ｂのプリント基板５のおもて面の実装位置のそれぞれの角部には、円柱形状の位置決めポスト１５が配置されている。なお、本実施形態においては、キャパシタの実装位置に導電ポスト１７ａが配置されているので、これらの導電ポスト１７ａをプリント基板５のおもて面から突出させ、導電体の位置決めポストとしても用いている。
そして、それぞれの角部に配置された位置決めポスト１５により、キャパシタ１０Ａおよび１０Ｂを容易に位置決めすることができる。
なお、キャパシタ１０Ａおよび１０Ｂは、半導体チップ４Ａに内蔵されるＭＯＳＦＥＴＱ１ａ〜Ｑ１ｄおよびＱ２ａ〜Ｑ２ｄのゲート電圧の跳ね上がりによって意図しないターンオン状態となることを抑制するものである。
すなわち、前述した図５の等価回路の１つのブリッジ回路について図６を参照して説明する。上アームを構成するＭＯＳＦＥＴＱ１のドレイン電極Ｄ１が図示しない直流電源に接続されている。また、ソース電極Ｓ１が下アームを構成するＭＯＳＦＥＴＱ２のドレイン電極Ｄ２に接続されている。さらに、ＭＯＳＦＥＴＱ２のゲート電極Ｇ２は、ゲート抵抗Ｒおよび配線インダクタンスＬを通じて、バイアス電源Ｂの負極側に接続されている。そして、ＭＯＳＦＥＴＱ２のソース電極Ｓ２は、バイアス電源Ｂの正極側および接地に接続されている。
この図６の等価回路で、下アームのＭＯＳＦＥＴＱ２がオフ状態である時に、上アームのＭＯＳＦＥＴＱ１がターンオンすると、下アームのＭＯＳＦＥＴＱ２の寄生ダイオードＤｉ２が逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き（ｄＶ／ｄｔ）と、下アームのＭＯＳＦＥＴＱ２の帰還容量Ｃｒｓｓを乗算した値である電流が、ＭＯＳＦＥＴＱ２のゲート電位を上昇させる。そして、ＭＯＳＦＥＴＱ２のゲート電位がしきい値電圧を超えると、ＭＯＳＦＥＴＱ２は意図せずターンオンする。すなわちＭＯＳＦＥＴＱ１、Ｑ２いずれもオン状態となることから、ブリッジ回路は短絡状態となってしまう。
さらに具体的には、以下のとおりである。ＭＯＳＦＥＴＱ２には、図６に示すように、ゲート電極とドレイン電極との間に帰還容量（逆伝達容量）Ｃｒｓｓが寄生し、ゲート電極とソース電極との間に入力容量Ｃｉｓｓが寄生し、ドレイン電極とソース電極との間に出力容量Ｃｏｓｓが寄生している。このため、ゲート電極にはゲート抵抗Ｒ、ゲート配線のインダクタンスＬ、寄生容量ＣｉｓｓおよびＣｒｓｓが接続されることになり、これらによって直列ＲＬＣ回路が構成される。このため、直列ＲＬＣ回路の発振による電位変動分ΔＶｇが発生する。そして、ゲート電位Ｖｇに電位変動ΔＶｇを加えた値（Ｖｇ＋ΔＶｇ）がしきい値電圧Ｖｔｈを超えるとＭＯＳＦＥＴＱ２が意図せずターンオンし、上下アームが短絡状態となる。
この下アームのＭＯＳＦＥＴＱ２の意図しないターンオンを抑制するためには、ＭＯＳＦＥＴＱ２のゲートとソースとの間に電流バイパス効果を発揮する受動素子（ここではキャパシタ１０Ｂ）を接続することが有効であることが明らかとなった。
またさらに、この電流バイパス効果をより効果的に発揮させるには、ゲート配線のインダクタンスＬを小さくすると良いことも明らかとなった。このゲート配線のインダクタンスＬは、パワー半導体モジュール２内部の配線インダクタンスと駆動回路の配線インダクタンスとの和で表される。そして、パワー半導体モジュール２の内部の配線インダクタンスをできるだけ低減することが効果的である。
このため、本実施形態のように、ゲート配線として幅広の第１金属層と太い導電ポストを使用すれば、内部の配線インダクタンスを例えば１〜２ｎＨに抑制することができる。すなわち、ゲート配線にボンディングワイヤを使用する場合に比べ、大幅にゲート配線のインダクタンスを低減できる。
したがって、本実施形態によると、受動素子（キャパシタ１０Ｂ）による電流バイパス効果を効果的に発揮できる。これにより、ＭＯＳＦＥＴＱ２の意図しないターンオンを確実に防止できる。
なお、上記の意図しないターンオンは、上アームのＭＯＳＦＥＴＱ１がオフ状態である時に、下アームのＭＯＳＦＥＴＱ２がターンオンする場合にも発生する。このため、ＭＯＳＦＥＴＱ１のゲート電極Ｇ１とソース電極Ｓ１との間にも、意図しないターンオンを防止するキャパシタ１０Ａを接続することが有効である。
続いて、パワー半導体モジュール２の製造工程について説明する。
あらかじめ用意したプリント基板５の所定の位置に、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部を電気的かつ機械的に接続する。
これと並行して、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび回路板３ｂに半田ペーストを塗布する。その後、第１半導体チップ４Ａ、第２半導体チップ４Ｂのおもて面（導電ポスト１７a、１７ｂ、１７ｓが接続される部分）に半田ペーストを塗布する。また、キャパシタ１０Ａを固定する第１金属層１６ｊと１６ｍとの接続領域と、それに隣接する第２金属層１６ｂに半田ペーストを塗布する。さらに、キャパシタ１０Ｂを固定する第１金属層１６ｅと１６ｈとの接続領域と、それに隣接する第２金属層１６ａに半田ペーストを塗布する。さらに、絶縁基板３Ａおよび３Ｂに設けられた所定の孔に、外部端子１８、１９、２０、２１ａ、２１ｂ、２２ａおよび２２ｂを挿入して垂直に保持する。
そして、図７に示すように、絶縁基板３Ａおよび３Ｂの上に、プリント基板５を導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓが絶縁基板３Ａ、３Ｂ側となるように配置する。また、キャパシタ１０Ａ、１０Ｂをプリント基板５の所定の位置に配置する。
この状態で、リフロー処理することにより、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓの端部と、第１半導体チップ４Ａ、第２半導体チップ４Ｂおよび回路板３ｂが電気的かつ機械的に接続される。また、第１金属層１６ｃおよび１６ｄと、第２金属層１６ａおよび１６ｂとの間で、キャパシタ１０Ａおよび１０Ｂが電気的に接続される。
本発明においては、キャパシタ１０Ａおよび１０Ｂのリフロー処理を行う前に、キャパシタ１０Ａおよび１０Ｂの４隅に、位置決めポスト１５および位置決めポストとして機能する導電ポスト１７ａを配置する。(導電ポスト１７ａは、前述のプリント基板５に導電ポスト１７a、１７ｂ、１７e、１７ｇ、１７ｓを接続する際に、同時に接続していてもよい。)このため、キャパシタ１０Ａおよび１０Ｂの位置決めを正確に行うことができる。しかも、リフロー処理時に半田が毛管現象により位置決めポストに引っ張られることにより、良好な半田フィレットを形成することができる。このため、キャパシタ１０Ａおよび１０Ｂの実装品質を向上させることができる。
このように絶縁基板３Ａおよび３Ｂと、プリント基板５とを電気的かつ機械的に接続した後に、図示しない金型内に配置して、金型内に例えば熱硬化性樹脂のエポキシ樹脂材料を注入する。これにより、パワー半導体モジュール２の外形が、図１に示すように直方体状の絶縁樹脂２４として成型される。これらの工程によりパワー半導体モジュール２が製造される。
なお、絶縁樹脂２４には、その長手方向の両端部側に、図１に示すように、絶縁壁部２５Ａ、２５Ｂが形成されている。
また、これら絶縁壁部２５Ａ、２５Ｂを構成する凹部２６の底部に、取付孔２７が絶縁樹脂２４の底面に貫通して配置されている。
そして、上記構成を有するパワー半導体モジュール２を、外部端子２１ａ、２１ｂ、２２ａ、２２ｂを駆動回路に接続することにより、インバータ回路の１相を構成することができる。さらに、これらを３個組み合わせることにより、Ｕ相、Ｖ相およびＷ相の３相のインバータ回路を構成することができる。
このように、上記実施形態によると、プリント基板５のおもて面のキャパシタを実装する位置に接続パッドが配置されていない場合でも、位置決めポスト１５によってキャパシタの位置決めを正確に行うことができる。
なお、上記実施形態においては、２本の導電ポスト１７ａと、２本の位置決めポスト１５を受動素子の位置決めに用いた場合について説明したが、これに限定されるものではない。例えば、４本の位置決めポスト１５で受動素子を位置決めしてもよい。この場合は、プリント基板５上の受動素子の搭載位置が、導電ポストの配置と独立して決めることができるため、受動素子の搭載位置の自由度が増す。また、４本の導電ポスト１７で受動素子を位置決めしても良い。この場合は、新たな位置決めポストを設ける必要が無くなるため、製造コストを低減することができる。
また、上記実施形態では、受動素子としてキャパシタ１０Ａおよび１０Ｂを適用した場合について説明したが、これに限定されるものではない。例えば、図８に等価回路として示すように、絶縁基板３Ａに実装されるＭＯＳＦＥＴＱ２の制御タイミング調整用抵抗Ｒｃをプリント基板５のおもて面に実装する場合にも適用することもできる。
また、上記実施形態においては、下アーム部１３Ａおよび上アーム部１３Ｂ毎に絶縁基板３Ａおよび３Ｂを設けた場合について説明したが、これに限定されるものではない。例えば、絶縁基板と絶縁樹脂の線膨張係数差が問題にならない場合などでは、一枚の絶縁板３ａに下アーム部１３Ａおよび上アーム部１３Ｂ用の回路板３ｂを配置すると共に、共通の金属板３ｃを配置してもよい。
また、上記実施形態においては絶縁基板３Ａ，３Ｂは、上記構成に限定されるものではない。例えば、セラミックスと銅をロウ付けし、エッチングによって銅をパターニングした所謂ＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ）基板や、セラミックス基板と銅とを直接接合したＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板を適用することができる。また、絶縁板３ａとしては、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等を適用することができる。さらに、絶縁板３ａとしては樹脂基板を適用することもできる。要は絶縁性を確保できる基板であればよい。
また、上記実施形態においては、導電ポスト１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓを円柱形状にする場合について説明したが、これに限定されるものではない。例えば、四角柱、三角柱、多角柱、楕円柱等の任意の形状の導電ポストを適用することができ、要はインダクタンスの減少に寄与する導電ポストであれば良い。同様に、位置決めポスト１５も円柱状に限定されるものではなく、四角柱、三角柱、多角柱、楕円柱等の任意の形状とすることができる。さらに、位置決めポスト１５は、電流路とする必要はないので、絶縁体で構成することもできる。
また、上記実施形態においては、全ての外部端子を絶縁基板上に取り付けたが、これに限定されるものではなく、ゲート端子やソース補助端子など大電流が流れない外部端子は、プリント基板に直接取り付けても良い。
また、上記実施形態では、第１半導体チップ４ＡにパワーＭＯＳＦＥＴを用いる場合について説明したが、これに限定されるものではなく、第１半導体チップ４ＡをＩＧＢＴにしてもよい。この場合、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。また、その他の電圧制御型半導体素子を用いてもよい。
また、上記実施形態においては、絶縁基板３Ａおよび３Ｂに第１半導体チップ４Ａ（ＭＯＳＦＥＴ）および第２半導体チップ４Ｂ（ダイオード）を共に配置する場合について説明したが、これに限定されるものではない。例えば、ＭＯＳＦＥＴ内蔵ダイオードを使用できる場合や、同期整流方式を採用する場合などは、第２半導体チップ４Ｂを省略して第１半導体チップ４Ａのみで構成することもできる。さらには第１半導体チップ４Ａを、ＩＧＢＴとＦＷＤとをワンチップにしたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ）のみで構成することもできる。
また、外部端子としては、棒形状に代えてリードフレームや他の形状の端子を適用することができる。また、外部端子の突出方向としてはパワー半導体モジュール２の上面に限定されるものではなく、側面から突出させて上方に折り曲げるようにしてもよい。
また、本発明は、半導体モジュールの端子接続の組み合わせだけで所望する回路構成が得られることから、本発明は上述した電力変換用インバータ装置に限定されるものではない。例えば、パワー半導体モジュールを使用する他の電力変換装置や高周波用途のスイッチングＩＣ等の他の半導体装置に本発明を適用することができる。
２…パワー半導体モジュール
３Ａ，３Ｂ…絶縁基板
３ａ…絶縁板
３ｂ…回路板
３ｃ…金属板
４Ａ…第１半導体チップ
４Ｂ…第２半導体チップ
５…プリント基板
１０Ａ、１０Ｂ…受動素子（キャパシタ）
１３Ａ…下アーム部
１３Ｂ…上アーム部
１４…回路板
１５…位置決めポスト
１６…金属層
１７ａ、１７ｂ、１７ｅ、１７ｇ、１７ｓ…導電ポスト
１８、１９、２０、２１ａ、２１ｂ、２２ａ、２２ｂ…外部端子
２４…絶縁樹脂

Claims (7)

  1. 絶縁板、および前記絶縁板の主面に配置された回路板を有する絶縁基板と、
    おもて面に電極を有し、裏面が前記回路板に固定された半導体チップと、
    金属層を有し、前記絶縁基板に対向したプリント基板と、
    一端が前記電極に電気的かつ機械的に接続され、他端が前記金属層に電気的かつ機械的に接続された導電ポストと、
    前記プリント基板に固定された受動素子と、
    前記受動素子を位置決めするように前記受動素子の隅に沿って配置され且つ前記受動素子と側面同士が対向するように前記プリント基板に固定された、柱状の導電体からなる複数の位置決めポストと、
    前記受動素子と前記位置決めポストとを接続する半田と、
    を備えた半導体装置。
  2. 絶縁板、および前記絶縁板の主面に配置された回路板を有する絶縁基板と、
    おもて面に電極を有し、裏面が前記回路板に固定された半導体チップと、
    金属層を有し、前記絶縁基板に対向したプリント基板と、
    一端が前記電極に電気的かつ機械的に接続され、他端が前記金属層に電気的かつ機械的に接続された導電ポストと、
    前記プリント基板に固定された受動素子と、
    前記受動素子を位置決めするように前記受動素子の隅に沿って前記プリント基板に固定された、導電体からなる複数の位置決めポストと、
    前記受動素子と前記位置決めポストとを接続する半田と、
    を備え、
    前記位置決めポストの少なくとも一つが、前記導電ポストと一体である半導体装置。
  3. 前記半導体チップがスイッチング素子である請求項１又は請求項２に記載の半導体装置。
  4. 前記受動素子は、前記半導体チップの制御電圧変動を抑制するキャパシタで構成されている請求項３に記載の半導体装置。
  5. 前記受動素子は、前記半導体チップの制御タイミング調整用抵抗で構成されている請求項３に記載の半導体装置。
  6. 前記半導体チップ、前記回路板および前記プリント基板が絶縁樹脂で覆われている請求項１又は請求項２に記載の半導体装置。
  7. 上アームを構成する前記半導体チップと、
    下アームを構成する前記半導体チップと、
    を備え、
    前記上アームを構成する前記半導体チップ、または前記下アームを構成する前記半導体チップのいずれかに前記受動素子が電気的に接続されている請求項１又は請求項２に記載の半導体装置。
JP2015519650A 2013-05-30 2014-05-28 半導体装置 Expired - Fee Related JP6168145B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013114270 2013-05-30
JP2013114270 2013-05-30
PCT/JP2014/002825 WO2014192298A1 (ja) 2013-05-30 2014-05-28 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2014192298A1 JPWO2014192298A1 (ja) 2017-02-23
JP6168145B2 true JP6168145B2 (ja) 2017-07-26

Family

ID=51988349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015519650A Expired - Fee Related JP6168145B2 (ja) 2013-05-30 2014-05-28 半導体装置

Country Status (3)

Country Link
US (1) US9773767B2 (ja)
JP (1) JP6168145B2 (ja)
WO (1) WO2014192298A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020162354A (ja) * 2019-03-27 2020-10-01 富士電機株式会社 半導体モジュールの製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105103289B (zh) * 2013-05-16 2018-08-24 富士电机株式会社 半导体装置
JP6206494B2 (ja) * 2013-06-19 2017-10-04 富士電機株式会社 半導体装置
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置
CN112219352A (zh) * 2018-06-04 2021-01-12 罗姆股份有限公司 半导体器件
JP7279324B2 (ja) * 2018-09-14 2023-05-23 富士電機株式会社 半導体モジュール
US11183440B2 (en) 2018-12-10 2021-11-23 Gan Systems Inc. Power modules for ultra-fast wide-bandgap power switching devices
JP7392308B2 (ja) 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
DE102020214734A1 (de) 2020-01-23 2021-07-29 Fuji Electric Co., Ltd. Halbleitervorrichtung

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3279842B2 (ja) * 1994-09-29 2002-04-30 オリジン電気株式会社 電力用半導体装置
JPH1022602A (ja) * 1996-07-04 1998-01-23 Omron Corp 電子部品実装基板および製造方法
JP3269481B2 (ja) * 1999-03-11 2002-03-25 日本電気株式会社 半導体装置
EP1148547B8 (en) 2000-04-19 2016-01-06 Denso Corporation Coolant cooled type semiconductor device
JP3578335B2 (ja) * 2000-06-29 2004-10-20 株式会社デンソー 電力用半導体装置
JP2004221372A (ja) * 2003-01-16 2004-08-05 Seiko Epson Corp 半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法
JP3960230B2 (ja) * 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
US7258549B2 (en) * 2004-02-20 2007-08-21 Matsushita Electric Industrial Co., Ltd. Connection member and mount assembly and production method of the same
DE102007013186B4 (de) * 2007-03-15 2020-07-02 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
JP2008300434A (ja) * 2007-05-29 2008-12-11 Sekisui Chem Co Ltd チップ部品及びチップ部品固定方法
JP5090088B2 (ja) * 2007-07-05 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
JP2013197365A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置
US9275938B1 (en) * 2012-08-31 2016-03-01 Cree Fayetteville, Inc. Low profile high temperature double sided flip chip power packaging
US9095054B1 (en) * 2012-10-12 2015-07-28 Arkansas Power Electronics International, Inc. High temperature equalized electrical parasitic power packaging method for many paralleled semiconductor power devices
US9407251B1 (en) * 2012-12-07 2016-08-02 Cree Fayetteville, Inc. Method for reworkable packaging of high speed, low electrical parasitic power electronics modules through gate drive integration
JP5713032B2 (ja) * 2013-01-21 2015-05-07 トヨタ自動車株式会社 半導体装置の製造方法
US9426883B2 (en) * 2014-01-30 2016-08-23 Cree Fayetteville, Inc. Low profile, highly configurable, current sharing paralleled wide band gap power device power module

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020162354A (ja) * 2019-03-27 2020-10-01 富士電機株式会社 半導体モジュールの製造方法

Also Published As

Publication number Publication date
US9773767B2 (en) 2017-09-26
JPWO2014192298A1 (ja) 2017-02-23
US20150380393A1 (en) 2015-12-31
WO2014192298A1 (ja) 2014-12-04

Similar Documents

Publication Publication Date Title
JP6202094B2 (ja) 半導体装置
JP6168145B2 (ja) 半導体装置
JP6075380B2 (ja) 半導体装置
KR101194609B1 (ko) 전력용 반도체 모듈
JP6685414B2 (ja) 電力用半導体モジュール及び電力用半導体装置
US9967991B2 (en) Semiconductor device and busbar
WO2017163612A1 (ja) パワー半導体モジュール
US20230187431A1 (en) Semiconductor module
US20200194415A1 (en) Semiconductor device
JP2016195223A (ja) 半導体装置及びその製造方法
JP7447480B2 (ja) 電子回路、半導体モジュール及び半導体装置
US20190258302A1 (en) Power supply module
US11251162B2 (en) Semiconductor device with reduced thermal resistance
CN113748509B (zh) 半导体装置
JP6352556B1 (ja) 半導体装置
JP2005197554A (ja) 半導体装置
JP2016201442A (ja) 半導体装置及び三端子コンデンサ
JP6373901B2 (ja) 高効率モジュール
JP2023119393A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170612

R150 Certificate of patent or registration of utility model

Ref document number: 6168145

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees